JP2003152098A - 無線周波数用集積回路 - Google Patents
無線周波数用集積回路Info
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Abstract
(57)【要約】
【課題】 基板と集積回路との間のカプリングを抑制す
る。 【解決手段】 ＲＦ回路３１０が、２つの逆バイアスさ
れた接合部を作る三重ウェル３１６，３１８，３２０上
に形成される。これらの接合部に加わるバイアスを調整
することによって、接合部にかかる容量を減少させて、
ＲＦ回路３１０から基板３１６への容量性の結合または
カプリングを減らし、インダクタの自己共振周波数を向
上させ、下側の基板から能動回路素子及びコンデンサや
インダクタなどの受動素子への不要な信号とノイズのカ
プリングとを小さくすることができる。結果として、ラ
ジオなどの無線周波数のデバイスと、ブルートゥース規
格のトランシーバなどの携帯電話及びトランシーバと、
論理デバイスと、フラッシュメモリ素子及びＳＲＡＭメ
モリ素子とを、ＣＭＯＳ製造プロセスを用いて、同じ集
積回路のダイの中に全て形成することができる。
る。 【解決手段】 ＲＦ回路３１０が、２つの逆バイアスさ
れた接合部を作る三重ウェル３１６，３１８，３２０上
に形成される。これらの接合部に加わるバイアスを調整
することによって、接合部にかかる容量を減少させて、
ＲＦ回路３１０から基板３１６への容量性の結合または
カプリングを減らし、インダクタの自己共振周波数を向
上させ、下側の基板から能動回路素子及びコンデンサや
インダクタなどの受動素子への不要な信号とノイズのカ
プリングとを小さくすることができる。結果として、ラ
ジオなどの無線周波数のデバイスと、ブルートゥース規
格のトランシーバなどの携帯電話及びトランシーバと、
論理デバイスと、フラッシュメモリ素子及びＳＲＡＭメ
モリ素子とを、ＣＭＯＳ製造プロセスを用いて、同じ集
積回路のダイの中に全て形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、携帯電話
などの無線周波数のデバイスと、ブルートゥース（Blue
tooth）や他の無線デバイスや携帯情報端末などの無線
ネットワーク用デバイスとに使用される、能動素子とイ
ンダクタやコンデンサなどの受動素子とを含む無線周波
数（radio frequency：以下、「ＲＦ」とよぶ。）の集積
回路に関する。
などの無線周波数のデバイスと、ブルートゥース（Blue
tooth）や他の無線デバイスや携帯情報端末などの無線
ネットワーク用デバイスとに使用される、能動素子とイ
ンダクタやコンデンサなどの受動素子とを含む無線周波
数（radio frequency：以下、「ＲＦ」とよぶ。）の集積
回路に関する。
【０００２】
【従来の技術】集積回路を製造する技術は、従来から、
プロセスの互換性や別の理由に基づいて、集積回路を種
々のカテゴリに分けてきた。一般に、無線周波数の回路
は、同じ集積回路の中で論理回路と混載（mix）される
ことはなかった。無線周波数の回路は、携帯電話の信号
などの無線周波数の信号のフィルタリング及び検出を行
うアナログ回路である。対照的に、論理回路は、デジタ
ルの集積回路デバイスを形成するトランジスタと他の能
動素子とを一般に含んでいる。従って、例えば、バイポ
ーラ技術を利用して無線周波数の回路を製造することが
でき、標準的な相補型金属酸化膜半導体（以下、「ＣＭ
ＯＳ」とよぶ。）プロセスを利用して論理回路を製造す
ることができる。
プロセスの互換性や別の理由に基づいて、集積回路を種
々のカテゴリに分けてきた。一般に、無線周波数の回路
は、同じ集積回路の中で論理回路と混載（mix）される
ことはなかった。無線周波数の回路は、携帯電話の信号
などの無線周波数の信号のフィルタリング及び検出を行
うアナログ回路である。対照的に、論理回路は、デジタ
ルの集積回路デバイスを形成するトランジスタと他の能
動素子とを一般に含んでいる。従って、例えば、バイポ
ーラ技術を利用して無線周波数の回路を製造することが
でき、標準的な相補型金属酸化膜半導体（以下、「ＣＭ
ＯＳ」とよぶ。）プロセスを利用して論理回路を製造す
ることができる。
【０００３】メモリ回路は、さらに別のカテゴリとみな
すことができる。一般に、複数のゲート電極や特別な電
源が必要なこと等の設計上特に考慮すべき事項があるた
め、特別なプロセスがメモリ回路の製造に関して利用さ
れる。このため、メモリ回路は論理回路と別に製造され
ることが多い。
すことができる。一般に、複数のゲート電極や特別な電
源が必要なこと等の設計上特に考慮すべき事項があるた
め、特別なプロセスがメモリ回路の製造に関して利用さ
れる。このため、メモリ回路は論理回路と別に製造され
ることが多い。
【０００４】さらに別のカテゴリは、デジタル及びアナ
ログの構成要素の両方を含む、いわゆる混載された信号
回路（mixed signal circuit）である。これらの信号は
別々のものとみなすこともできるので、ＲＦ信号処理部
とＲＦ集積回路と混載された信号回路と論理回路とメモ
リ回路とを含むデバイスは、多数の別個に製造された集
積回路のチップから構成される。
ログの構成要素の両方を含む、いわゆる混載された信号
回路（mixed signal circuit）である。これらの信号は
別々のものとみなすこともできるので、ＲＦ信号処理部
とＲＦ集積回路と混載された信号回路と論理回路とメモ
リ回路とを含むデバイスは、多数の別個に製造された集
積回路のチップから構成される。
【０００５】
【発明が解決しようとする課題】電子デバイスのコスト
は、可能とされる集積の程度と密接に相関を取ることが
できる。単一の集積回路へと集積することができ、高度
なレプリカ技術を用いて製造することができるデバイス
とデバイスの種類とが多くなると、結果として価格はそ
れだけ低下する。残念なことに、様々な種類の集積回路
間に互換性がないために、これまで、無線周波数の回路
と混載された信号回路と論理回路とメモリ回路とを共に
同じ標準的なＣＭＯＳ集積回路のプロセスで製造するこ
とは不可能とされていた。
は、可能とされる集積の程度と密接に相関を取ることが
できる。単一の集積回路へと集積することができ、高度
なレプリカ技術を用いて製造することができるデバイス
とデバイスの種類とが多くなると、結果として価格はそ
れだけ低下する。残念なことに、様々な種類の集積回路
間に互換性がないために、これまで、無線周波数の回路
と混載された信号回路と論理回路とメモリ回路とを共に
同じ標準的なＣＭＯＳ集積回路のプロセスで製造するこ
とは不可能とされていた。
【０００６】ＣＭＯＳプロセス中の無線周波数の回路に
関係して生ずる１つの問題は、コンデンサやインダクタ
などの受動素子が、それらが形成されている基板によっ
て悪影響を受ける可能性があることである。特に、基板
と、例えば集積回路のインダクタとの間にカプリング
（coupling、または、結合）が発生することがある。こ
のカプリングは、結果として誘導性回路の性能を劣化さ
せることがある。結果として、誘導性回路は、標準的な
ＣＭＯＳ論理プロセスを用いることによってではなく、
バイポーラ又はシリコンオーバーインシュレータ（sili
con over insulator：以下、「ＳＯＩ」とよぶ。）の集積
回路の中で形成される。このため、２つ以上の集積回路
が必要とされる。すなわち、１つは論理回路用に、１つ
はＲＦ回路用に、１つはメモリ用に、１つは混載された
信号用にという具合である。
関係して生ずる１つの問題は、コンデンサやインダクタ
などの受動素子が、それらが形成されている基板によっ
て悪影響を受ける可能性があることである。特に、基板
と、例えば集積回路のインダクタとの間にカプリング
（coupling、または、結合）が発生することがある。こ
のカプリングは、結果として誘導性回路の性能を劣化さ
せることがある。結果として、誘導性回路は、標準的な
ＣＭＯＳ論理プロセスを用いることによってではなく、
バイポーラ又はシリコンオーバーインシュレータ（sili
con over insulator：以下、「ＳＯＩ」とよぶ。）の集積
回路の中で形成される。このため、２つ以上の集積回路
が必要とされる。すなわち、１つは論理回路用に、１つ
はＲＦ回路用に、１つはメモリ用に、１つは混載された
信号用にという具合である。
【０００７】
【課題を解決するための手段】このカプリングの問題を
克服するために、いくつかの努力が行われている。例え
ば、Silicon Wave Inc.社は、同じダイ上に論理素子と
無線周波数の素子との両方を集積する、いわゆるＳＯＩ
のＢｉＣＭＯＳ（またはバイポーラＣＭＯＳ）集積回路
を発明している。しかしながら、絶縁体上でシリコンを
使用する技術は、製造プロセスを極めて複雑にすると共
にコストを増大させる。さらに、大部分の米国内及び海
外部門の半導体製造設備は、金属酸化膜半導体技術によ
る製造に専念している。ＳＯＩプロセスは、多数の極め
て高価で、すでに存在する製造設備における広く行き渡
った製造方法に対して従うことはできない。
克服するために、いくつかの努力が行われている。例え
ば、Silicon Wave Inc.社は、同じダイ上に論理素子と
無線周波数の素子との両方を集積する、いわゆるＳＯＩ
のＢｉＣＭＯＳ（またはバイポーラＣＭＯＳ）集積回路
を発明している。しかしながら、絶縁体上でシリコンを
使用する技術は、製造プロセスを極めて複雑にすると共
にコストを増大させる。さらに、大部分の米国内及び海
外部門の半導体製造設備は、金属酸化膜半導体技術によ
る製造に専念している。ＳＯＩプロセスは、多数の極め
て高価で、すでに存在する製造設備における広く行き渡
った製造方法に対して従うことはできない。
【０００８】無線周波数の素子を他のデバイスと集積す
ることから発生する別の問題は、オンチップの論理回路
を含めるという必要性である。これらの論理回路は、あ
る場合では、無線周波数の集積回路全体をコントロール
するために使用されるプロセサ又は他のデバイスを含
む。衝撃イオン化といくつかの論理回路の中にある高速
のスイッチングスイッチング動作を含む他の原因とによ
り、論理回路はオンチップの無線周波数の素子の動作に
悪影響を与えるようなノイズを発生する可能性がある。
ることから発生する別の問題は、オンチップの論理回路
を含めるという必要性である。これらの論理回路は、あ
る場合では、無線周波数の集積回路全体をコントロール
するために使用されるプロセサ又は他のデバイスを含
む。衝撃イオン化といくつかの論理回路の中にある高速
のスイッチングスイッチング動作を含む他の原因とによ
り、論理回路はオンチップの無線周波数の素子の動作に
悪影響を与えるようなノイズを発生する可能性がある。
【０００９】このため、無線周波数の回路と論理回路と
の両方を同じチップ上に集積化する方法に対する要望が
ある。
の両方を同じチップ上に集積化する方法に対する要望が
ある。
【００１０】
【発明の実施の形態】図１を参照すると、集積回路１０
は、ＲＦ素子１２のような１００ＭＨｚ以上で動作する
アナログ回路素子と、混載された信号素子１４と、論理
素子及びメモリ素子１６とを含んでおり、全ての素子は
同じモノリシックの集積回路の中に集積されている。イ
ンダクタやコンデンサやトランジスタなどの無線周波数
の回路素子と基板との間のカプリングは、無線周波数の
素子と基板との間に有効な逆バイアスされたダイオード
を作ることによって、効率的に除去できないとしても、
減少させることができる。この逆バイアスされたダイオ
ードは、三重ウェル製造プロセスを用いて形成すること
ができる。三重ウェル製造プロセスでは、誘導性回路素
子とトランジスタとが分離された三重ウェルの上に形成
される。
は、ＲＦ素子１２のような１００ＭＨｚ以上で動作する
アナログ回路素子と、混載された信号素子１４と、論理
素子及びメモリ素子１６とを含んでおり、全ての素子は
同じモノリシックの集積回路の中に集積されている。イ
ンダクタやコンデンサやトランジスタなどの無線周波数
の回路素子と基板との間のカプリングは、無線周波数の
素子と基板との間に有効な逆バイアスされたダイオード
を作ることによって、効率的に除去できないとしても、
減少させることができる。この逆バイアスされたダイオ
ードは、三重ウェル製造プロセスを用いて形成すること
ができる。三重ウェル製造プロセスでは、誘導性回路素
子とトランジスタとが分離された三重ウェルの上に形成
される。
【００１１】さらに、フラッシュメモリやスタティック
ランダムアクセスメモリ（ＳＲＡＭ）などのメモリ素子
は、マイクロプロセサやデジタルシグナルプロセサなど
の論理回路を形成するために利用される同じプロセス上
で、同一基板上に作ることができる。例えば、本願の譲
受人に譲渡された、米国特許第５，９２６，４１８号公
報と米国特許第５，８６７，４２５号公報との中で開示
されたプロセスを利用して、論理デバイスとフラッシュ
メモリとの両方を形成することができる。
ランダムアクセスメモリ（ＳＲＡＭ）などのメモリ素子
は、マイクロプロセサやデジタルシグナルプロセサなど
の論理回路を形成するために利用される同じプロセス上
で、同一基板上に作ることができる。例えば、本願の譲
受人に譲渡された、米国特許第５，９２６，４１８号公
報と米国特許第５，８６７，４２５号公報との中で開示
されたプロセスを利用して、論理デバイスとフラッシュ
メモリとの両方を形成することができる。
【００１２】図２に示された、携帯電話１０ａにおいて
有用な無線周波数のトランシーバは、アンテナ１８と、
無線周波数部２０と、論理部２２と、メモリ２６と、イ
ンターフェース２４とを含む。インターフェース２４
は、ディスプレイスクリーン上に表示して携帯電話１０
ａの機能を実行することができる、グラフィカルユーザ
インターフェースを提供する。論理回路２２は、メモリ
２６を使用して動作するマイクロプロセサも含んでい
る。本発明の１つの実施形態では、メモリ２６はフラッ
シュメモリである。無線周波数部２０は、誘導性回路を
含む多数の受動素子を含みうる。
有用な無線周波数のトランシーバは、アンテナ１８と、
無線周波数部２０と、論理部２２と、メモリ２６と、イ
ンターフェース２４とを含む。インターフェース２４
は、ディスプレイスクリーン上に表示して携帯電話１０
ａの機能を実行することができる、グラフィカルユーザ
インターフェースを提供する。論理回路２２は、メモリ
２６を使用して動作するマイクロプロセサも含んでい
る。本発明の１つの実施形態では、メモリ２６はフラッ
シュメモリである。無線周波数部２０は、誘導性回路を
含む多数の受動素子を含みうる。
【００１３】アンテナ１８と同様に無線周波数部２０
も、本発明の１つの実施形態に基づいて、全ての構成要
素１８と２０と２２と２４と２６とを含む単一の集積回
路を作るために、集積回路技術を用いて形成することが
できる。別の実施形態では、全てではないがいくつかの
アナログ及びデジタルの素子を、同一の集積回路のチッ
プ上に製造することができる。
も、本発明の１つの実施形態に基づいて、全ての構成要
素１８と２０と２２と２４と２６とを含む単一の集積回
路を作るために、集積回路技術を用いて形成することが
できる。別の実施形態では、全てではないがいくつかの
アナログ及びデジタルの素子を、同一の集積回路のチッ
プ上に製造することができる。
【００１４】一般に、ＣＭＯＳ技術を利用して、図２に
示した全ての素子を単一のチップ上に形成することがで
きる。しかしながら、場合によっては、特定の素子を２
つ以上の集積回路の中に分割することができる。しかし
ながら、設計者は、プロセス上及び技術上の不適合性で
はなく設計上の検討に基づいて、特定の素子を特定の集
積回路上に自由に位置決めすることができる。また、無
線周波数部２０内に含まれるＲＦ素子に対して不要な信
号をカプリングする問題は、携帯電話１０ａの全ての素
子を形成するために利用される共通基板内に、有効な逆
バイアスされたダイオードを形成することによって回避
することができる。
示した全ての素子を単一のチップ上に形成することがで
きる。しかしながら、場合によっては、特定の素子を２
つ以上の集積回路の中に分割することができる。しかし
ながら、設計者は、プロセス上及び技術上の不適合性で
はなく設計上の検討に基づいて、特定の素子を特定の集
積回路上に自由に位置決めすることができる。また、無
線周波数部２０内に含まれるＲＦ素子に対して不要な信
号をカプリングする問題は、携帯電話１０ａの全ての素
子を形成するために利用される共通基板内に、有効な逆
バイアスされたダイオードを形成することによって回避
することができる。
【００１５】同様に、例えば、ブルートゥースの仕様に
基づく無線ネットワーク用の集積したトランシーバ１０
ｂは、同じ原理を使用して製造することができる。ブル
ートゥース規格のトランシーバ１０ｂは、ラジオ３０に
接続されたアンテナ２８を含んでいる。このラジオ３０
は、リンクベースバンド用コントローラまたはリンクコ
ントローラ３２に接続されている。中央処理装置（以
下、「ＣＰＵ」とよぶ。）３４は、インターフェース３６
とメモリ３８とを接続する。本発明のいくつかの実施形
態では、メモリ３８はフラッシュメモリとすることがで
きる。１つの実施形態では、全ての素子を単一のチップ
内に集積することができる。
基づく無線ネットワーク用の集積したトランシーバ１０
ｂは、同じ原理を使用して製造することができる。ブル
ートゥース規格のトランシーバ１０ｂは、ラジオ３０に
接続されたアンテナ２８を含んでいる。このラジオ３０
は、リンクベースバンド用コントローラまたはリンクコ
ントローラ３２に接続されている。中央処理装置（以
下、「ＣＰＵ」とよぶ。）３４は、インターフェース３６
とメモリ３８とを接続する。本発明のいくつかの実施形
態では、メモリ３８はフラッシュメモリとすることがで
きる。１つの実施形態では、全ての素子を単一のチップ
内に集積することができる。
【００１６】図２及び図３の実施形態のＲＦ部２０ある
いはラジオ３０、又は誘導性素子を使用する全ての他の
集積回路に関連して利用することができる集積された無
線周波数（ＲＦ）素子４０が、図４に示されている。こ
の場合には、三重ウェル（triple well）が、Ｐ型ウェ
ル４６と深部Ｎ型ウェル４４とＰ型基板４２とによって
基板４２内に定義される。Ｐ型ウェル４６は、深部Ｎ型
ウェル４４内のウェル又はタブ(tub)である。
いはラジオ３０、又は誘導性素子を使用する全ての他の
集積回路に関連して利用することができる集積された無
線周波数（ＲＦ）素子４０が、図４に示されている。こ
の場合には、三重ウェル（triple well）が、Ｐ型ウェ
ル４６と深部Ｎ型ウェル４４とＰ型基板４２とによって
基板４２内に定義される。Ｐ型ウェル４６は、深部Ｎ型
ウェル４４内のウェル又はタブ(tub)である。
【００１７】２つの逆バイアスされたｐｎ接合が作られ
る。すなわち、１つはＰ型ウェル４６とＮ型ウェル４４
との並列によって、別の１つはＰ型基板４２とＮ型ウェ
ル４４との並列によって作られる。両方のｐｎ接合は、
Ｎ型ウェル４４上の電位ＶBによってバイアスすること
ができる。例えば、Ｐ型ウェル４６とＰ型基板４２とが
グラウンドされると、Ｎ型ウェル４４上のバイアス電位
が増加して、それぞれの接合上のバイアスが増加する。
いくつかの実施例では、Ｎ型ウェル４４がバイアスされ
ると、Ｐ型ウェル４６がフロート（float）する。
る。すなわち、１つはＰ型ウェル４６とＮ型ウェル４４
との並列によって、別の１つはＰ型基板４２とＮ型ウェ
ル４４との並列によって作られる。両方のｐｎ接合は、
Ｎ型ウェル４４上の電位ＶBによってバイアスすること
ができる。例えば、Ｐ型ウェル４６とＰ型基板４２とが
グラウンドされると、Ｎ型ウェル４４上のバイアス電位
が増加して、それぞれの接合上のバイアスが増加する。
いくつかの実施例では、Ｎ型ウェル４４がバイアスされ
ると、Ｐ型ウェル４６がフロート（float）する。
【００１８】空乏領域が接合バイアスによって形成され
て、Ｐ型ウェル４６とＮ型ウェル４４との間と、Ｎ型ウ
ェル４４とＰ型基板４２との間とのｐｎ接合にわたって
空乏層容量が加わる。これらの空乏層容量は、ｐｎ接合
に加わるバイアスを増加することによって減少させるこ
とができる。接合バイアスを高くすればそれだけ、接合
容量が減少して、容量全体が減少することになる。全体
の容量が減少すると、基板に対するＲＦ回路の容量性カ
プリングと誘導性素子４０の自己共振周波数とが減少す
る。逆バイアスされた接合により、基板４２と、誘導性
素子５０のように基板４２上に形成されたＲＦ集積回路
の素子との間の、ノイズ又は他の不要な信号のカプリン
グが減少される。
て、Ｐ型ウェル４６とＮ型ウェル４４との間と、Ｎ型ウ
ェル４４とＰ型基板４２との間とのｐｎ接合にわたって
空乏層容量が加わる。これらの空乏層容量は、ｐｎ接合
に加わるバイアスを増加することによって減少させるこ
とができる。接合バイアスを高くすればそれだけ、接合
容量が減少して、容量全体が減少することになる。全体
の容量が減少すると、基板に対するＲＦ回路の容量性カ
プリングと誘導性素子４０の自己共振周波数とが減少す
る。逆バイアスされた接合により、基板４２と、誘導性
素子５０のように基板４２上に形成されたＲＦ集積回路
の素子との間の、ノイズ又は他の不要な信号のカプリン
グが減少される。
【００１９】層５４は、従来技術では酸化物から形成さ
れる。もちろん、本発明は、誘導性素子５０のような受
動素子がどのような所望の金属層の中にも形成される多
層金属プロセスにも等しく適用することができる。
れる。もちろん、本発明は、誘導性素子５０のような受
動素子がどのような所望の金属層の中にも形成される多
層金属プロセスにも等しく適用することができる。
【００２０】１つの実施形態においては、三重ウェルの
ガードリング５５がＮ型ウェル４４を取り巻いている。
このガードリング５５は、バイアス電位ＶBを供給する
接点を収容している。
ガードリング５５がＮ型ウェル４４を取り巻いている。
このガードリング５５は、バイアス電位ＶBを供給する
接点を収容している。
【００２１】三重ウェルを形成する技術は周知である。
例えば、（本願の譲受人に譲渡されている）米国特許第
５，９２６，４１８号公報と米国特許第５，８６７，４
２５号公報とは、三重ウェルを形成する典型的なプロセ
スを説明している。三重ウェルのプロセスは、フラッシ
ュメモリのデバイスの製造にも等しく適用することがで
きる。三重ウェルのプロセスを用いることによって、プ
ロセサやデジタルシグナルプロセサなどの論理ファミリ
ー素子と同じ集積回路内にフラッシュメモリを形成する
ことができる。
例えば、（本願の譲受人に譲渡されている）米国特許第
５，９２６，４１８号公報と米国特許第５，８６７，４
２５号公報とは、三重ウェルを形成する典型的なプロセ
スを説明している。三重ウェルのプロセスは、フラッシ
ュメモリのデバイスの製造にも等しく適用することがで
きる。三重ウェルのプロセスを用いることによって、プ
ロセサやデジタルシグナルプロセサなどの論理ファミリ
ー素子と同じ集積回路内にフラッシュメモリを形成する
ことができる。
【００２２】本発明の１つの実施形態においては、高エ
ネルギー注入法を用いて深部Ｎ型ウェルを形成すること
によって、Ｎ型ウェル４４を作ることができる。結果と
して生ずるＮ型ウェルは、基板４２の表面に一般に平行
に伸びる。この後、注入されたＮ型ウェルが形成され
て、深部Ｎ型ウェルのそれぞれの横方向のエッジと接続
し、また基板４２の表面に向かって上方に伸びる。Ｎ型
ウェルの抵抗率が低くなればそれだけ、結果として生ず
る構造体のシールデイング（shielding）が向上する。
一般に、Ｎ型ウェル４４を形成するために使用されるド
ーパントの濃度を増加することによって、この抵抗率を
低くすることができる。
ネルギー注入法を用いて深部Ｎ型ウェルを形成すること
によって、Ｎ型ウェル４４を作ることができる。結果と
して生ずるＮ型ウェルは、基板４２の表面に一般に平行
に伸びる。この後、注入されたＮ型ウェルが形成され
て、深部Ｎ型ウェルのそれぞれの横方向のエッジと接続
し、また基板４２の表面に向かって上方に伸びる。Ｎ型
ウェルの抵抗率が低くなればそれだけ、結果として生ず
る構造体のシールデイング（shielding）が向上する。
一般に、Ｎ型ウェル４４を形成するために使用されるド
ーパントの濃度を増加することによって、この抵抗率を
低くすることができる。
【００２３】次に図５を参照する。誘導性素子５０は、
基板４２上、例えば、酸化被膜５４の頂部に定義された
平らな螺旋状の層から形成することができる。従来は、
この誘導性素子５０は、パターニング技術と蒸着技術と
によって形成される。しかしながら、誘導性素子５０を
形成するどのような技術も利用することができる。結果
として生ずる構造体は、セクション５８ａ及び５８ｂの
ような、複数の相互接続された真っ直ぐなセクションを
含む螺旋状の平らなリボンから形成することができる。
有利には、素子５０は、三重ウェル４０のＰ型ウェル４
６上に配置される。適当な電気的接続を種々の層を通っ
て作り、誘導性素子５０の端部を集積回路の残りの部分
に電気的に結合することができる。
基板４２上、例えば、酸化被膜５４の頂部に定義された
平らな螺旋状の層から形成することができる。従来は、
この誘導性素子５０は、パターニング技術と蒸着技術と
によって形成される。しかしながら、誘導性素子５０を
形成するどのような技術も利用することができる。結果
として生ずる構造体は、セクション５８ａ及び５８ｂの
ような、複数の相互接続された真っ直ぐなセクションを
含む螺旋状の平らなリボンから形成することができる。
有利には、素子５０は、三重ウェル４０のＰ型ウェル４
６上に配置される。適当な電気的接続を種々の層を通っ
て作り、誘導性素子５０の端部を集積回路の残りの部分
に電気的に結合することができる。
【００２４】代わりに、図７に示すように、また例え
ば、Koulliasへの米国特許第５，５４５，９１６号公報
の中に説明されているように、非平坦な断面形状（non-
planarcross-section）を使用することができる。図５
に示した螺旋状の誘導性素子５０は、長方形部分７０と
円形部分７２とを含む、図７に示すような非平坦な断面
形状を有している。それぞれのトレース素子５８ｃ及び
５８ｄは、材料の厚さが最も奥のエッジ「Ｏ」に合うよ
うに配置される。このため、図７に示したトレースは、
（図５に示す）螺旋状の誘導性素子５０の左側からのも
のである。材料は、電流が高い周波数で流れるエッジ
「Ｏ」に近付けて加えられる。
ば、Koulliasへの米国特許第５，５４５，９１６号公報
の中に説明されているように、非平坦な断面形状（non-
planarcross-section）を使用することができる。図５
に示した螺旋状の誘導性素子５０は、長方形部分７０と
円形部分７２とを含む、図７に示すような非平坦な断面
形状を有している。それぞれのトレース素子５８ｃ及び
５８ｄは、材料の厚さが最も奥のエッジ「Ｏ」に合うよ
うに配置される。このため、図７に示したトレースは、
（図５に示す）螺旋状の誘導性素子５０の左側からのも
のである。材料は、電流が高い周波数で流れるエッジ
「Ｏ」に近付けて加えられる。
【００２５】他の代替態様では、螺旋状の誘導性素子５
０は、例えば、米国特許第５，５５９，３６０号公報の
中に説明され、また図８に示すように、多層で多数素子
が付いた多角形の設計等の長方形でない構造を有する。
図８を参照すると、ワイヤＡ 1〜Ａ10を有する層が、連
結構造体ＣＯＮ１によって示した第１の端部Ａを備えて
いる。１０本の連結ワイヤＡ1'，Ａ2'．．．Ａ10'のグ
ループが、螺旋の中心に示されている。図９に示す第２
の層のワイヤＢ1〜Ｂ10が、逆の順序でワイヤＡ1〜Ａ10
に中央で接続されている。螺旋の誘導性素子の出力部
は、Ｂレベルの全ての素子の並列接続を形成する、図９
の並列接続部ＣＯＮ２として示される。（単一素子の導
電性の経路の代わりに）基板上に配置された複数の並列
導電素子を使用することによって、抵抗を減少させ、自
己インダクタンスを増加させることができる。この抵抗
の減少やインダクタンスの増加によって、結果として品
質係数（quality factor）（Ｑ）を向上させることがで
きる。
０は、例えば、米国特許第５，５５９，３６０号公報の
中に説明され、また図８に示すように、多層で多数素子
が付いた多角形の設計等の長方形でない構造を有する。
図８を参照すると、ワイヤＡ 1〜Ａ10を有する層が、連
結構造体ＣＯＮ１によって示した第１の端部Ａを備えて
いる。１０本の連結ワイヤＡ1'，Ａ2'．．．Ａ10'のグ
ループが、螺旋の中心に示されている。図９に示す第２
の層のワイヤＢ1〜Ｂ10が、逆の順序でワイヤＡ1〜Ａ10
に中央で接続されている。螺旋の誘導性素子の出力部
は、Ｂレベルの全ての素子の並列接続を形成する、図９
の並列接続部ＣＯＮ２として示される。（単一素子の導
電性の経路の代わりに）基板上に配置された複数の並列
導電素子を使用することによって、抵抗を減少させ、自
己インダクタンスを増加させることができる。この抵抗
の減少やインダクタンスの増加によって、結果として品
質係数（quality factor）（Ｑ）を向上させることがで
きる。
【００２６】図１０から図１５に示すように、多層の非
プレーナ形集積インダクタの設計は、米国特許第６，０
０８，１０２号の中に説明されているように、誘導性素
子５０（図５）として使用することもできる。一連の３
つの導電層１と２と３とは、図１０に示すように、一方
の層が他方の上部に逐次コーディングされている。３つ
の層が結合して、図１５に示すように、集積された螺旋
コイルを形成する。第１の層は図１２に示す形状の導電
材料から形成され、第２の層は図１３に示す形状の導電
材料から形成され、第３の層は図１４に示す形状の導電
材料から形成される。３つの層の最終的な外見は、図１
５に示すコイルである。図１１に示される角張ったコイ
ル４５０は、基板の面に垂直に設定された一連の複数の
ループを有している。
プレーナ形集積インダクタの設計は、米国特許第６，０
０８，１０２号の中に説明されているように、誘導性素
子５０（図５）として使用することもできる。一連の３
つの導電層１と２と３とは、図１０に示すように、一方
の層が他方の上部に逐次コーディングされている。３つ
の層が結合して、図１５に示すように、集積された螺旋
コイルを形成する。第１の層は図１２に示す形状の導電
材料から形成され、第２の層は図１３に示す形状の導電
材料から形成され、第３の層は図１４に示す形状の導電
材料から形成される。３つの層の最終的な外見は、図１
５に示すコイルである。図１１に示される角張ったコイ
ル４５０は、基板の面に垂直に設定された一連の複数の
ループを有している。
【００２７】再度、図１０を参照する。層３０４は、不
動態化されたウェハ（passivated wafer）の上にコーデ
ィングされている。層３０４は、チタン−タングステン
（ＴｉＷ）などの導電材料で形成してバリア層を作り、
その後にスパッタされた銅の層３０６の接着を行う。最
初のフォトレジスト層４０６及び第２のフォトレジスト
層４０８は、介在する導電材料を規定する。層４１４は
スパッタされた導体とすることができ、層４２０はプレ
ートされた金属の第３の層であり、材料４１６はフォト
レジストでありうる。
動態化されたウェハ（passivated wafer）の上にコーデ
ィングされている。層３０４は、チタン−タングステン
（ＴｉＷ）などの導電材料で形成してバリア層を作り、
その後にスパッタされた銅の層３０６の接着を行う。最
初のフォトレジスト層４０６及び第２のフォトレジスト
層４０８は、介在する導電材料を規定する。層４１４は
スパッタされた導体とすることができ、層４２０はプレ
ートされた金属の第３の層であり、材料４１６はフォト
レジストでありうる。
【００２８】図６に示すように、誘導性素子５０（図
５）についての等価回路は、螺旋状の誘導性素子５０の
全て又は任意の部分から生じる可能性があるインダクタ
ンス６２ａを含んでいる。この誘導性素子５０は、螺旋
状の誘導性素子５０を形成するために利用した材料の固
有抵抗から生ずる抵抗６２ｂによって表すこともでき
る。容量６４は、誘導性素子５０（又はトランジスタや
コンデンサなどの任意の他のＲＦ素子）と基板４２との
間の容量、特に、介在する誘電層５４により発生する。
付加的な抵抗６６ａは、Ｐ型ウェル４６を形成するため
に使用された材料に起因する。
５）についての等価回路は、螺旋状の誘導性素子５０の
全て又は任意の部分から生じる可能性があるインダクタ
ンス６２ａを含んでいる。この誘導性素子５０は、螺旋
状の誘導性素子５０を形成するために利用した材料の固
有抵抗から生ずる抵抗６２ｂによって表すこともでき
る。容量６４は、誘導性素子５０（又はトランジスタや
コンデンサなどの任意の他のＲＦ素子）と基板４２との
間の容量、特に、介在する誘電層５４により発生する。
付加的な抵抗６６ａは、Ｐ型ウェル４６を形成するため
に使用された材料に起因する。
【００２９】Ｐ型ウェル４６とＮ型ウェル４４とによっ
て作られたｐｎ接合の影響は、ダイオード６６ｂによっ
て表される、また、Ｎ型ウェル４４とＰ型の基板４２と
によって作られたｐｎ接合の影響は、ダイオード６６ｃ
によって示されている。容量６７ｂとダイオード６６ｃ
とは、基板４２からインダクタ５０に戻るカプリングを
減少させる。
て作られたｐｎ接合の影響は、ダイオード６６ｂによっ
て表される、また、Ｎ型ウェル４４とＰ型の基板４２と
によって作られたｐｎ接合の影響は、ダイオード６６ｃ
によって示されている。容量６７ｂとダイオード６６ｃ
とは、基板４２からインダクタ５０に戻るカプリングを
減少させる。
【００３０】ダイオード６６ｃとは反対方向に向いた、
逆バイアスされたダイオード６６ｂは、誘導性素子５０
の基板４２に対する容量性結合の損失を減少させる。ダ
イオード６６ｃを作ることによって、実際上無限大の抵
抗が作られて、基板からの信号による素子５０（及び他
の全てのＲＦ回路）との干渉が低減される。特に、誘導
性素子５０は、基板４２の中に存在するノイズや他の不
要な信号によって悪影響を受ける、高度に同調された素
子となりうる。これらの信号は、同じ集積回路内に他の
各種の回路素子を形成することにより、基板４２内に存
在することがある。これらの不要な信号は、逆バイアス
されたダイオード６６ｃによって、敏感な誘導性素子５
０から絶縁される。
逆バイアスされたダイオード６６ｂは、誘導性素子５０
の基板４２に対する容量性結合の損失を減少させる。ダ
イオード６６ｃを作ることによって、実際上無限大の抵
抗が作られて、基板からの信号による素子５０（及び他
の全てのＲＦ回路）との干渉が低減される。特に、誘導
性素子５０は、基板４２の中に存在するノイズや他の不
要な信号によって悪影響を受ける、高度に同調された素
子となりうる。これらの信号は、同じ集積回路内に他の
各種の回路素子を形成することにより、基板４２内に存
在することがある。これらの不要な信号は、逆バイアス
されたダイオード６６ｃによって、敏感な誘導性素子５
０から絶縁される。
【００３１】結果として、無線周波数の回路素子と、混
載された信号の回路素子と、論理素子と、フラッシュメ
モリ素子を含むメモリ素子とを包含する様々な異なった
回路の種類を、同一の基板４２内の同じ集積回路の中に
全て形成することができる。このため、より大きな集積
が可能であり、またより効率的で低いコストの、ブルー
トゥース規格のトランシーバや携帯電話用の無線ローカ
ルエリアネットワークなどの無線周波数のデバイスを製
造することができる。
載された信号の回路素子と、論理素子と、フラッシュメ
モリ素子を含むメモリ素子とを包含する様々な異なった
回路の種類を、同一の基板４２内の同じ集積回路の中に
全て形成することができる。このため、より大きな集積
が可能であり、またより効率的で低いコストの、ブルー
トゥース規格のトランシーバや携帯電話用の無線ローカ
ルエリアネットワークなどの無線周波数のデバイスを製
造することができる。
【００３２】三重ウェルの利点は、三重ウェルによる方
法と、深部Ｎ型ウェルのような単一のウェルが誘導性素
子５０の下で使用される方法とを比較することによっ
て、さらに評価することができる。深部Ｎ型ウェルを使
用する実施形態において、深部Ｎ型ウェルによって生じ
たインピーダンスは、値ＲWによって表すことができ
る。ここで、誘導性素子５０から基板への全インピーダ
ンスＺは、次の（数１）によって表すことができる。
法と、深部Ｎ型ウェルのような単一のウェルが誘導性素
子５０の下で使用される方法とを比較することによっ
て、さらに評価することができる。深部Ｎ型ウェルを使
用する実施形態において、深部Ｎ型ウェルによって生じ
たインピーダンスは、値ＲWによって表すことができ
る。ここで、誘導性素子５０から基板への全インピーダ
ンスＺは、次の（数１）によって表すことができる。
【数１】
ここで、Ｃは、誘導性素子５０と基板との間の酸化膜か
ら結果として生ずる容量と基板の容量とであり、ωは周
波数である。同様に、直列の全容量ＣWは、次の（数
２）ように表現される。
ら結果として生ずる容量と基板の容量とであり、ωは周
波数である。同様に、直列の全容量ＣWは、次の（数
２）ように表現される。
【数２】
ここで、ＣOXは、誘導性素子５０と基板との間の誘電体
による容量であり、ＣSU Bは、誘導性素子５０と基板と
の間の容量である。
による容量であり、ＣSU Bは、誘導性素子５０と基板と
の間の容量である。
【００３３】対照的に、三重ウェルの全インピーダンス
ＺTは、次の（数３）ように表される。
ＺTは、次の（数３）ように表される。
【数３】
ここで、ＲjはＮ型ウェルとＰ型基板と埋め込まれたＰ
型ウェルとの抵抗６６ａであり、ＣTは三重ウェルの容
量（図６では、参照番号６４で示してある）である。
型ウェルとの抵抗６６ａであり、ＣTは三重ウェルの容
量（図６では、参照番号６４で示してある）である。
【００３４】同様に、三重ウェルによって作られた直列
容量ＣTは、次の（数４）ように表される。
容量ＣTは、次の（数４）ように表される。
【数４】
ここで、ＣOXは、誘導性素子５０と基板との間の酸化膜
による容量６４であり、Ｃjは、Ｐ型ウェルとＮ型ウェ
ルとの間の接合部から生じた容量６７ａであり、ＣSUB
は、Ｎ型ウェルと基板との間の容量６７ｂである。
による容量６４であり、Ｃjは、Ｐ型ウェルとＮ型ウェ
ルとの間の接合部から生じた容量６７ａであり、ＣSUB
は、Ｎ型ウェルと基板との間の容量６７ｂである。
【００３５】接合から生ずるインピーダンスＺjは接合
抵抗以外のインピーダンスよりもはるかに大きいので、
三重ウェルの効果は、単一の深部Ｎ型ウェルと比較する
場合には、インピーダンスを著しく増加させることにな
る。さらに、三重ウェルによって作られた容量は、深部
Ｎ型ウェルによって作られる容量よりも小さくなるよう
に、Ｎ型ウェルのバイアスによって調整することができ
る。このため、三重ウェル内の容量から結果として生ず
るカプリングは、著しく小さくなる。三重ウェルの全イ
ンピーダンスは深部Ｎ型ウェルのインピーダンスよりも
はるかに大きく、三重ウェルの容量は小さいので、基板
への容量と抵抗によるカプリングとが小さくなり、深部
Ｎ型ウェルだけを使用する場合と比較すると、三重ウェ
ルを使用することによって生ずる、基板からＲＦ回路へ
のノイズをよりよく分離することができる。
抵抗以外のインピーダンスよりもはるかに大きいので、
三重ウェルの効果は、単一の深部Ｎ型ウェルと比較する
場合には、インピーダンスを著しく増加させることにな
る。さらに、三重ウェルによって作られた容量は、深部
Ｎ型ウェルによって作られる容量よりも小さくなるよう
に、Ｎ型ウェルのバイアスによって調整することができ
る。このため、三重ウェル内の容量から結果として生ず
るカプリングは、著しく小さくなる。三重ウェルの全イ
ンピーダンスは深部Ｎ型ウェルのインピーダンスよりも
はるかに大きく、三重ウェルの容量は小さいので、基板
への容量と抵抗によるカプリングとが小さくなり、深部
Ｎ型ウェルだけを使用する場合と比較すると、三重ウェ
ルを使用することによって生ずる、基板からＲＦ回路へ
のノイズをよりよく分離することができる。
【００３６】いくつかの実施形態では、全容量を減少す
ることによって、自己共振周波数を向上することもでき
る。この自己共振周波数は１／ＬＣに比例するので、容
量が小さくなれば、それだけ自己共振周波数が高くな
る、すなわち、インダクタ５０の高周波特性が向上す
る。容量性カプリングが減少すると、インダクタ５０の
品質係数Ｑも向上する。
ることによって、自己共振周波数を向上することもでき
る。この自己共振周波数は１／ＬＣに比例するので、容
量が小さくなれば、それだけ自己共振周波数が高くな
る、すなわち、インダクタ５０の高周波特性が向上す
る。容量性カプリングが減少すると、インダクタ５０の
品質係数Ｑも向上する。
【００３７】三重ウェルを用いる例証となる実施形態を
説明したが、別の実施形態において、追加のウェルを組
み込んで、一連の１つ以上の追加のダイオードを形成す
ることができる。
説明したが、別の実施形態において、追加のウェルを組
み込んで、一連の１つ以上の追加のダイオードを形成す
ることができる。
【００３８】図１６を参照する。本発明の１つの実施形
態によれば、それぞれのインダクタ５０ａと５０ｂと５
０ｃとを自分自身の分離された三重ウェルの上に形成す
ることができる。これらの三重ウェルの周囲は、ガード
リング５５ａ，５５ｂ又は５５ｃによって規定されてい
る。螺旋状に形成されたそれぞれのインダクタ５０は、
中心で下側の金属層に接続し、外側で平坦な螺旋を規定
する金属層に接続することができる。
態によれば、それぞれのインダクタ５０ａと５０ｂと５
０ｃとを自分自身の分離された三重ウェルの上に形成す
ることができる。これらの三重ウェルの周囲は、ガード
リング５５ａ，５５ｂ又は５５ｃによって規定されてい
る。螺旋状に形成されたそれぞれのインダクタ５０は、
中心で下側の金属層に接続し、外側で平坦な螺旋を規定
する金属層に接続することができる。
【００３９】トランジスタ８０は、自分自身の分離され
たガードリング５５ｄ及び５５ｅによって囲まれてい
る。換言すると、それぞれのトランジスタ８０は自分自
身の分離した三重ウェル内に形成され、その周辺部はガ
ードリング５５ｄ又は５５ｅによって規定されている。
このように、トランジスタ８０は、下側の基板からのノ
イズから隔離されている。
たガードリング５５ｄ及び５５ｅによって囲まれてい
る。換言すると、それぞれのトランジスタ８０は自分自
身の分離した三重ウェル内に形成され、その周辺部はガ
ードリング５５ｄ又は５５ｅによって規定されている。
このように、トランジスタ８０は、下側の基板からのノ
イズから隔離されている。
【００４０】金属対金属の積層コンデンサとして複数の
コンデンサ８２を基板上に形成する。これらのコンデン
サ８２をフィールド酸化膜８６上に形成する。これによ
り、他方のプレートの上に高く置かれた一方のプレート
を含むコンデンサ８２は、フィールド酸化膜８６によっ
て基板から絶縁することができる。いくつかの実施形態
においては、コンデンサ８２の下側に三重ウェルを備え
る必要がない。同様に、ある実施形態では、抵抗８８を
基板上に形成するので、抵抗８８に対して三重ウェルを
設けない。
コンデンサ８２を基板上に形成する。これらのコンデン
サ８２をフィールド酸化膜８６上に形成する。これによ
り、他方のプレートの上に高く置かれた一方のプレート
を含むコンデンサ８２は、フィールド酸化膜８６によっ
て基板から絶縁することができる。いくつかの実施形態
においては、コンデンサ８２の下側に三重ウェルを備え
る必要がない。同様に、ある実施形態では、抵抗８８を
基板上に形成するので、抵抗８８に対して三重ウェルを
設けない。
【００４１】このため、本発明のいくつかの実施形態で
は、それぞれのインダクタをそれ自身の三重ウェルの中
に形成し、それぞれ自分自身の分離された三重ウェルの
中に１つ以上のトランジスタを含む。個別の三重ウェル
を使用することによって、隔離された回路素子の電気的
性能を向上させることができる。
は、それぞれのインダクタをそれ自身の三重ウェルの中
に形成し、それぞれ自分自身の分離された三重ウェルの
中に１つ以上のトランジスタを含む。個別の三重ウェル
を使用することによって、隔離された回路素子の電気的
性能を向上させることができる。
【００４２】例えば、トランジスタとバラクタとインダ
クタとがそれぞれ自分自身の分離された三重ウェルの上
又は中に形成される、電圧制御オッシレータ（以下、
「ＶＣＯ」とよぶ。）を形成することができる。いくつか
の実施形態では、抵抗及びコンデンサは、下側に三重ウ
ェルを設けずに、基板の上に形成することができる。
クタとがそれぞれ自分自身の分離された三重ウェルの上
又は中に形成される、電圧制御オッシレータ（以下、
「ＶＣＯ」とよぶ。）を形成することができる。いくつか
の実施形態では、抵抗及びコンデンサは、下側に三重ウ
ェルを設けずに、基板の上に形成することができる。
【００４３】図４に示すようにＰ型ウェル４６とＮ型ウ
ェル４４とを通って下側の基板４２まで伸びる、基板４
２の表面からの仮想のドーピングプロファイルを図１７
に示す。この実施例では、Ｐ型ウェル４６（例証となる
深さは約1.5ミクロン）は、非逆方向的な又は対称的な
プロファイルを有しており、例証となるピーク濃度は10
17原子／cm3である。Ｎ型ウェル４４（この実施例で
は、深さは1.5〜2.5ミクロンで、例証となるピーク濃度
は1018原子／cm3）は、対称的なドーピングプロファイ
ルを有している。最後に、Ｐ型基板はＮ型ウェル４４の
下にあり下側に向かって伸びている（例証となるピーク
ドーピング濃度は1016原子／cm3）。
ェル４４とを通って下側の基板４２まで伸びる、基板４
２の表面からの仮想のドーピングプロファイルを図１７
に示す。この実施例では、Ｐ型ウェル４６（例証となる
深さは約1.5ミクロン）は、非逆方向的な又は対称的な
プロファイルを有しており、例証となるピーク濃度は10
17原子／cm3である。Ｎ型ウェル４４（この実施例で
は、深さは1.5〜2.5ミクロンで、例証となるピーク濃度
は1018原子／cm3）は、対称的なドーピングプロファイ
ルを有している。最後に、Ｐ型基板はＮ型ウェル４４の
下にあり下側に向かって伸びている（例証となるピーク
ドーピング濃度は1016原子／cm3）。
【００４４】基板４２のドーピング濃度を最小にするこ
とによって（実際に、ある実施例では、それに従来のバ
ックグラウンドのドーピングを行うことによって）、結
果として生ずる製品の容量と高周波の性能とを向上する
ことができる。特に、基板４２のドーピング濃度を高く
すると、それだけ抵抗が小さくなり低周波の性能が向上
する。逆に、そのような場合では、高い方の周波数の性
能が劣化することがある。従って、基板内のドーピング
濃度を減らすことによって、高周波の性能を向上させる
ことができる。特に、Ｎ型ウェル４４と直接に隣接する
か、境界を接するか又は接触する基板４２領域のドーピ
ングは、Ｐ型ウェル４６のドーピングよりも濃度を低く
することができる。
とによって（実際に、ある実施例では、それに従来のバ
ックグラウンドのドーピングを行うことによって）、結
果として生ずる製品の容量と高周波の性能とを向上する
ことができる。特に、基板４２のドーピング濃度を高く
すると、それだけ抵抗が小さくなり低周波の性能が向上
する。逆に、そのような場合では、高い方の周波数の性
能が劣化することがある。従って、基板内のドーピング
濃度を減らすことによって、高周波の性能を向上させる
ことができる。特に、Ｎ型ウェル４４と直接に隣接する
か、境界を接するか又は接触する基板４２領域のドーピ
ングは、Ｐ型ウェル４６のドーピングよりも濃度を低く
することができる。
【００４５】場合によっては、低い方の周波数の性能
も、Ｐ型ウェル４６に加えるバイアス（ＶA）を変える
ことによって向上することができる。換言すると、Ｐ型
ウェル４６に印加するバイアスを高くすれば、それだけ
高周波の性能が優れることになる。
も、Ｐ型ウェル４６に加えるバイアス（ＶA）を変える
ことによって向上することができる。換言すると、Ｐ型
ウェル４６に印加するバイアスを高くすれば、それだけ
高周波の性能が優れることになる。
【００４６】Ｐ型ウェル４６のドーピングレベルは、Ｐ
型ウェル４６のＮ型ウェル４４の接合部への突き抜け現
象を防止するためにちょうど十分なレベルとすることが
できる。ある実施形態では、３つの層のみを使用する。
型ウェル４６のＮ型ウェル４４の接合部への突き抜け現
象を防止するためにちょうど十分なレベルとすることが
できる。ある実施形態では、３つの層のみを使用する。
【００４７】図１８及び図１９に示す従来技術による実
施形態では、複数の層１３５と１２１と１１９と１１７
と１１０とを用いて、ＢｉＣＭＯＳデバイス内の絶縁を
行っている。Reussらへの米国特許第５，２６８，３１
２号公報を参照のこと。Reussへの特許では、５つの独
立した領域が利用され、グラウンドシールド１１７が必
要である。グラウンドシールド１１７のドーピング濃度
を増加することによって、抵抗を最小にして、これによ
り、低周波の性能を向上させることができる。しかしな
がら、デバイスの特性はここで固定されるので、高い周
波数における性能を向上させるためには殆ど又は何も行
うことはできない。さらに、領域１３５及び１２１内の
逆方向ドーピングプロファイル（retrograde doping pr
ofile）が必要である。逆方向プロファイルを達成する
ために、分離した層を設ける必要がある。
施形態では、複数の層１３５と１２１と１１９と１１７
と１１０とを用いて、ＢｉＣＭＯＳデバイス内の絶縁を
行っている。Reussらへの米国特許第５，２６８，３１
２号公報を参照のこと。Reussへの特許では、５つの独
立した領域が利用され、グラウンドシールド１１７が必
要である。グラウンドシールド１１７のドーピング濃度
を増加することによって、抵抗を最小にして、これによ
り、低周波の性能を向上させることができる。しかしな
がら、デバイスの特性はここで固定されるので、高い周
波数における性能を向上させるためには殆ど又は何も行
うことはできない。さらに、領域１３５及び１２１内の
逆方向ドーピングプロファイル（retrograde doping pr
ofile）が必要である。逆方向プロファイルを達成する
ために、分離した層を設ける必要がある。
【００４８】本発明によるいくつかの実施形態では、そ
のような逆方向プロファイルは必要としない。さらに、
図４で開示されたＣＭＯＳ構造体では、エピタキシャル
層１３５は不要である。
のような逆方向プロファイルは必要としない。さらに、
図４で開示されたＣＭＯＳ構造体では、エピタキシャル
層１３５は不要である。
【００４９】図２０を参照する。集積回路２００は、論
理部２０１と無線周波数部２０３とを含んでいる。論理
部２０１は、トランジスタ２０５のような従来の論理ト
ランジスタを含んでいる。このトランジスタ２０５は、
一例として、プロセサ又はコントローラなどの従来の論
理機能を行うように使用することができる。
理部２０１と無線周波数部２０３とを含んでいる。論理
部２０１は、トランジスタ２０５のような従来の論理ト
ランジスタを含んでいる。このトランジスタ２０５は、
一例として、プロセサ又はコントローラなどの従来の論
理機能を行うように使用することができる。
【００５０】ある実施形態では、論理部２０１を使用し
て、無線周波数の用途を持つ集積回路２００をコントロ
ールすることができる。論理部２０１は、Ｐ型ウェル４
６ａとＮ型ウェル４４ａと基板４２とを有する三重ウェ
ルの内部に形成することができる。ＶB1として示される
バイアス電位をＮ型ウェル４４ａに加える。バイアス電
位ＶAはＰ型ウェル４６ａに印加される。
て、無線周波数の用途を持つ集積回路２００をコントロ
ールすることができる。論理部２０１は、Ｐ型ウェル４
６ａとＮ型ウェル４４ａと基板４２とを有する三重ウェ
ルの内部に形成することができる。ＶB1として示される
バイアス電位をＮ型ウェル４４ａに加える。バイアス電
位ＶAはＰ型ウェル４６ａに印加される。
【００５１】三重ウェル２０１の配置は、論理部２０１
から基板４２の残りの部分、特に、無線周波数部２０３
への（矢印Ａで示す）ノイズの混入を防止するのに有効
である。このノイズは、例えば、論理部２０１内のトラ
ンジスタ２０５のスイッチングによって発生する。
から基板４２の残りの部分、特に、無線周波数部２０３
への（矢印Ａで示す）ノイズの混入を防止するのに有効
である。このノイズは、例えば、論理部２０１内のトラ
ンジスタ２０５のスイッチングによって発生する。
【００５２】同様に、無線周波数部２０３は、Ｐ型ウェ
ル４６上に配置された少なくとも１つのインダクタ５０
を含む。このＰ型ウェル４６は、Ｎ型ウェル４４と基板
４２とを含む三重ウェルの一部である。前述したよう
に、また矢印Ｂで示すように、三重ウェルは無線周波数
部２０３内のインダクタ５０又は他の素子への又はそれ
らからのノイズの混入を防止することに有効である。
ル４６上に配置された少なくとも１つのインダクタ５０
を含む。このＰ型ウェル４６は、Ｎ型ウェル４４と基板
４２とを含む三重ウェルの一部である。前述したよう
に、また矢印Ｂで示すように、三重ウェルは無線周波数
部２０３内のインダクタ５０又は他の素子への又はそれ
らからのノイズの混入を防止することに有効である。
【００５３】例証となる実施形態においては、Ｎ型ウェ
ル４４にはバイアスＶB2が加えられる。同様に、Ｐ型ウ
ェル４６にはバイアスＶAが印加される。
ル４４にはバイアスＶB2が加えられる。同様に、Ｐ型ウ
ェル４６にはバイアスＶAが印加される。
【００５４】論理部２０１と無線周波数部２０３とに対
しては、別個の電源を使用する。これにより、これらの
セクション間でのクロストークの可能性が減少する。特
に、別個の電源を使用してクロストークを減少させるよ
うに、集積回路２００上のピンを分離するためにＶB1及
びＶB2を接続することが望ましい。しかしながら、Ｖ B1
及びＶB2が異なった電源である必要はない。さらに、複
数の無線周波数の素子に対して、複数の三重ウェルを使
用することができる。ある場合では、これらの無線周波
数の素子は異なるバイアス電圧ＶB2を使用するか、又は
全て同じバイアス電圧ＶB2を使用する。しかしながら、
実施形態によっては、同じ集積回路２００上の論理素子
と無線周波数の素子とに対して、別々の電源ＶB1及びＶ
B2を使用することが望ましい。
しては、別個の電源を使用する。これにより、これらの
セクション間でのクロストークの可能性が減少する。特
に、別個の電源を使用してクロストークを減少させるよ
うに、集積回路２００上のピンを分離するためにＶB1及
びＶB2を接続することが望ましい。しかしながら、Ｖ B1
及びＶB2が異なった電源である必要はない。さらに、複
数の無線周波数の素子に対して、複数の三重ウェルを使
用することができる。ある場合では、これらの無線周波
数の素子は異なるバイアス電圧ＶB2を使用するか、又は
全て同じバイアス電圧ＶB2を使用する。しかしながら、
実施形態によっては、同じ集積回路２００上の論理素子
と無線周波数の素子とに対して、別々の電源ＶB1及びＶ
B2を使用することが望ましい。
【００５５】いくつかの実施形態では、Ｐ型ウェル４６
ａよりも浅いドーピングをＰ型ウェル４６に対して使用
することが望ましい。浅いドーピングは、誘導性素子５
０からの渦電流を減少させる効果がある。ある実施形態
では、標準的なドーピングレベルをＰ型ウェル４６ａに
対して使用している。例えば、Ｐ型ウェル４６について
のドーピングレベルは、約1015原子／cm3であり、Ｐ型
ウェル４６ａについてのドーピングレベルは1016〜1017
原子／cm3である。
ａよりも浅いドーピングをＰ型ウェル４６に対して使用
することが望ましい。浅いドーピングは、誘導性素子５
０からの渦電流を減少させる効果がある。ある実施形態
では、標準的なドーピングレベルをＰ型ウェル４６ａに
対して使用している。例えば、Ｐ型ウェル４６について
のドーピングレベルは、約1015原子／cm3であり、Ｐ型
ウェル４６ａについてのドーピングレベルは1016〜1017
原子／cm3である。
【００５６】いくつかの実施形態では、論理回路は、Ｎ
チャネルとＰチャネルとの両方のトランジスタを含む、
ＣＭＯＳ技術を使用することができる。もちろん、Ｐチ
ャネルのトランジスタは、一般に、三重ウェルの中に含
まれないが、Ｎチャネルのトランジスタは非常によく含
まれる。しかしながら、結果的にノイズを発生する衝撃
イオン化は、Ｐチャネルトランジスタにおけるよりも、
Ｎチャネルトランジスタの場合の方が著しく大きい。こ
のため、本願で説明した技術は、Ｎチャネルのトランジ
スタのみを三重ウェル内に配置するような実施形態にお
いてさえ、基板４２においてノイズの混入を減らすこと
に有効である。一般に、無線周波数の回路はＮチャネル
技術を使用するため、三重ウェルを使用するのは効果的
である。
チャネルとＰチャネルとの両方のトランジスタを含む、
ＣＭＯＳ技術を使用することができる。もちろん、Ｐチ
ャネルのトランジスタは、一般に、三重ウェルの中に含
まれないが、Ｎチャネルのトランジスタは非常によく含
まれる。しかしながら、結果的にノイズを発生する衝撃
イオン化は、Ｐチャネルトランジスタにおけるよりも、
Ｎチャネルトランジスタの場合の方が著しく大きい。こ
のため、本願で説明した技術は、Ｎチャネルのトランジ
スタのみを三重ウェル内に配置するような実施形態にお
いてさえ、基板４２においてノイズの混入を減らすこと
に有効である。一般に、無線周波数の回路はＮチャネル
技術を使用するため、三重ウェルを使用するのは効果的
である。
【００５７】ここで図２１を参照する。１つのチップ上
に無線周波数部２０３と、フラッシュメモリ２０４と、
混載信号部２０６と、ランダムアクセスメモリ（ＲＡ
Ｍ）２０８と、論理部２０１とを集積する集積回路２０
０についての具体例としてのレイアウトが示されてい
る。いくつかの場合では、それぞれのセクション２０１
〜２０８は、別個のバイアス電圧を使用すると共に、分
離された三重ウェル内に収納されている。いくつかの場
合では、いずれかのセクション２０１〜２０８の中の個
々の素子は、自分自身の三重ウェルの中にある。
に無線周波数部２０３と、フラッシュメモリ２０４と、
混載信号部２０６と、ランダムアクセスメモリ（ＲＡ
Ｍ）２０８と、論理部２０１とを集積する集積回路２０
０についての具体例としてのレイアウトが示されてい
る。いくつかの場合では、それぞれのセクション２０１
〜２０８は、別個のバイアス電圧を使用すると共に、分
離された三重ウェル内に収納されている。いくつかの場
合では、いずれかのセクション２０１〜２０８の中の個
々の素子は、自分自身の三重ウェルの中にある。
【００５８】混載信号部２０６は、例えば、デジタルア
ナログ変換器とアナログ−デジタル変換器とを含んでい
る。無線周波数部２０３は、いくつかの例として、周波
数シンセサイザや、位相ロックループ（ＰＬＬ）装置
や、電圧制御形オッシレータ（ＶＣＯ）や、ミキサや、
電力増幅器や、低ノイズ増幅器（ＬＮＡ）や、クロック
のような素子を含んでいる。いくつかの実施形態では、
混載信号部２０６を無線周波数部２０３から間隔を空け
ることが望ましい。
ナログ変換器とアナログ−デジタル変換器とを含んでい
る。無線周波数部２０３は、いくつかの例として、周波
数シンセサイザや、位相ロックループ（ＰＬＬ）装置
や、電圧制御形オッシレータ（ＶＣＯ）や、ミキサや、
電力増幅器や、低ノイズ増幅器（ＬＮＡ）や、クロック
のような素子を含んでいる。いくつかの実施形態では、
混載信号部２０６を無線周波数部２０３から間隔を空け
ることが望ましい。
【００５９】もちろん、図２１に示したレイアウトは、
単なる１つの具体例としてのレイアウトであり、種々の
レイアウトのいずれをも使用することができる。いくつ
かの場合では、例えば、無線周波数部２０３を論理部２
０１から物理的に分離することが望ましい。
単なる１つの具体例としてのレイアウトであり、種々の
レイアウトのいずれをも使用することができる。いくつ
かの場合では、例えば、無線周波数部２０３を論理部２
０１から物理的に分離することが望ましい。
【００６０】次に、図２２を参照する。本発明の１つの
実施形態による無線周波数の集積回路２００のブロック
図が示されている。この実施例では、レシーバ２１６
と、送信器２１８と、電圧制御形オッシレータ２２０
と、周波数シンセサイザ２２２とにベースバンドコント
ローラ２２４を接続することができる。このベースバン
ドコントローラ２２４は論理回路を含み、前述したよう
に、論理素子によって実行される。ベースバンドコント
ローラ２２４は、バス２２６を介して、フラッシュメモ
リ２０４と、ＲＡＭメモリ２０８と、ブリッジ２２８と
に接続される。
実施形態による無線周波数の集積回路２００のブロック
図が示されている。この実施例では、レシーバ２１６
と、送信器２１８と、電圧制御形オッシレータ２２０
と、周波数シンセサイザ２２２とにベースバンドコント
ローラ２２４を接続することができる。このベースバン
ドコントローラ２２４は論理回路を含み、前述したよう
に、論理素子によって実行される。ベースバンドコント
ローラ２２４は、バス２２６を介して、フラッシュメモ
リ２０４と、ＲＡＭメモリ２０８と、ブリッジ２２８と
に接続される。
【００６１】ブリッジ２２８は、バス２３０を介して、
入出力装置２３２と、カウンタ及びタイマのグループ２
３４と、割り込みコントローラ２３６とに接続する。集
積回路２００は、位相ロックループ２１２と、例えば、
ＪＴＡＧ手順用のテスト回路２１４とを含む種々の他の
素子を含みうる。従って、集積回路２００は、論理素
子、無線周波数の素子、又は混載信号用の素子を含む複
数のデバイスを機能的に使用することができる。もしこ
れらのタイプの素子が論理部２０１やフラッシュメモリ
部２０４などの種々のセクションをブリッジする接続部
によって接続されていても、集積回路上で物理的に分離
されるように、これらの素子をレイアウトすることがで
きる。
入出力装置２３２と、カウンタ及びタイマのグループ２
３４と、割り込みコントローラ２３６とに接続する。集
積回路２００は、位相ロックループ２１２と、例えば、
ＪＴＡＧ手順用のテスト回路２１４とを含む種々の他の
素子を含みうる。従って、集積回路２００は、論理素
子、無線周波数の素子、又は混載信号用の素子を含む複
数のデバイスを機能的に使用することができる。もしこ
れらのタイプの素子が論理部２０１やフラッシュメモリ
部２０４などの種々のセクションをブリッジする接続部
によって接続されていても、集積回路上で物理的に分離
されるように、これらの素子をレイアウトすることがで
きる。
【００６２】無線周波数部２０３の素子と論理部２０１
の素子とを別個の三重ウェルの中に配置することによっ
て、例えば、衝撃イオン化や高速なスイッチング率によ
り論理素子が発生するノイズから、敏感な無線周波数の
素子を分離することができる。
の素子とを別個の三重ウェルの中に配置することによっ
て、例えば、衝撃イオン化や高速なスイッチング率によ
り論理素子が発生するノイズから、敏感な無線周波数の
素子を分離することができる。
【００６３】図２３を参照する。カスコード回路３１０
は、三重ウェルの中に形成された共通ゲート形トランジ
スタ３１４に接続された第１のトランジスタ３１２を含
んでいる。この三重ウェルは、Ｐ型ウェル３２０とＮ型
ウェル３１８とＰ型基板３１６とを含む。トランジスタ
３１４のドレイン３３６は出力ノード３３０に接続さ
れ、ソース３３４はトランジスタ３１２のドレイン３３
６にライン３３２を介して接続されている。それぞれの
トランジスタ３１２又は３１４のゲート３２２は、ゲー
ト用ノード３２８に接続される。接点３３２は、基板３
１６内に形成された接点拡散部に接続する。ライン３３
２をグラウンドに接続することができる。トランジスタ
３１４のウェル３１８及び３２０は、抵抗３２４を介し
てバイアスされたノード３２６に接続することができ
る。
は、三重ウェルの中に形成された共通ゲート形トランジ
スタ３１４に接続された第１のトランジスタ３１２を含
んでいる。この三重ウェルは、Ｐ型ウェル３２０とＮ型
ウェル３１８とＰ型基板３１６とを含む。トランジスタ
３１４のドレイン３３６は出力ノード３３０に接続さ
れ、ソース３３４はトランジスタ３１２のドレイン３３
６にライン３３２を介して接続されている。それぞれの
トランジスタ３１２又は３１４のゲート３２２は、ゲー
ト用ノード３２８に接続される。接点３３２は、基板３
１６内に形成された接点拡散部に接続する。ライン３３
２をグラウンドに接続することができる。トランジスタ
３１４のウェル３１８及び３２０は、抵抗３２４を介し
てバイアスされたノード３２６に接続することができ
る。
【００６４】カスコード３１０の共通ゲート形トランジ
スタ３１４に与えられた三重ウェルの使用は、出力のシ
ャント容量を減少させ、より高い出力帯域幅を実現す
る。ウェル３２０は、軽度にドープされたＮ型ウェル３
１８の内部の軽度にドープされたＰ型ウェルとすること
ができる。共通ゲート形トランジスタ３１４は三重ウェ
ルの内部に配置されて、共通ゲート段の出力のドレイン
ノード３３０から基板ノードに２つの直列コンデンサを
加えることによって、出力のシャント容量を減少させ
る。２つの直列コンデンサは、２つの三重ウェルのＰ−
Ｎ接合によって、すなわち、Ｐ型ウェル３２０とＮ型ウ
ェル３１８との間の接合とＮ型ウェル３１８と基板３１
６との間の接合とによって形成される。三重ウェルの軽
度にドープされた性質は、結果として生ずるＰ−Ｎ接合
の容量を減少させることにより、さらなる向上を可能に
する。その上、ウェル３１８及び３２０は、高抵抗３２
４を介してバイアスされて、ドレイン用ノード３３０と
基板３１６との間の絶縁を維持する。
スタ３１４に与えられた三重ウェルの使用は、出力のシ
ャント容量を減少させ、より高い出力帯域幅を実現す
る。ウェル３２０は、軽度にドープされたＮ型ウェル３
１８の内部の軽度にドープされたＰ型ウェルとすること
ができる。共通ゲート形トランジスタ３１４は三重ウェ
ルの内部に配置されて、共通ゲート段の出力のドレイン
ノード３３０から基板ノードに２つの直列コンデンサを
加えることによって、出力のシャント容量を減少させ
る。２つの直列コンデンサは、２つの三重ウェルのＰ−
Ｎ接合によって、すなわち、Ｐ型ウェル３２０とＮ型ウ
ェル３１８との間の接合とＮ型ウェル３１８と基板３１
６との間の接合とによって形成される。三重ウェルの軽
度にドープされた性質は、結果として生ずるＰ−Ｎ接合
の容量を減少させることにより、さらなる向上を可能に
する。その上、ウェル３１８及び３２０は、高抵抗３２
４を介してバイアスされて、ドレイン用ノード３３０と
基板３１６との間の絶縁を維持する。
【００６５】このように、カスコード回路３１０は、例
えば無線周波数の回路を形成するために、集積されたイ
ンダクタ及びコンデンサも含む任意の集積回路の中にも
形成することができる。その結果、出力容量が減少さ
れ、利用可能な出力の帯域幅が増加する。
えば無線周波数の回路を形成するために、集積されたイ
ンダクタ及びコンデンサも含む任意の集積回路の中にも
形成することができる。その結果、出力容量が減少さ
れ、利用可能な出力の帯域幅が増加する。
【００６６】本発明を限られた数の実施形態に関して説
明してきたが、当業者はこれらの実施形態からの多くの
修正例及び変更例を理解されよう。特許請求の範囲は、
全てのそのような修正例や変更例を本発明の真の精神及
び範囲の中に入るものとしてカバーするものとする。
明してきたが、当業者はこれらの実施形態からの多くの
修正例及び変更例を理解されよう。特許請求の範囲は、
全てのそのような修正例や変更例を本発明の真の精神及
び範囲の中に入るものとしてカバーするものとする。
【図１】本発明の実施形態による、同一の集積回路上に
製造することができる集積回路技術の種々のファミリー
を示す概略図である。
製造することができる集積回路技術の種々のファミリー
を示す概略図である。
【図２】本発明の１つの実施形態による携帯電話のブロ
ック図である。
ック図である。
【図３】本発明の１つの実施形態によるブルートゥース
規格のトランシーバのブロック図である。
規格のトランシーバのブロック図である。
【図４】本発明の１つの実施形態による誘導性回路素子
の大きく拡大された断面図である。
の大きく拡大された断面図である。
【図５】本発明の１つの実施形態による誘導性素子の大
きく拡大された平面図である。
きく拡大された平面図である。
【図６】図４及び図５に示した誘導性素子の等価回路で
ある。
ある。
【図７】図５に示した誘導性素子の実施形態の斜視図で
ある。
ある。
【図８】本発明の中で使用することができる誘導性素子
の２つの異なった層の平面図である。
の２つの異なった層の平面図である。
【図９】本発明の中で使用することができる誘導性素子
の２つの異なった層の平面図である。
の２つの異なった層の平面図である。
【図１０】本発明に関連して利用することができる誘導
性素子のさらに別の実施形態の拡大断面図である。
性素子のさらに別の実施形態の拡大断面図である。
【図１１】図１０に示した誘導性素子の斜視図である。
【図１２】図１０に示した実施形態における層１の平面
図である。
図である。
【図１３】図１０に示した実施形態における層２の平面
図である。
図である。
【図１４】図１０に示した実施形態における層３の平面
図である。
図である。
【図１５】誘導性素子を形成するために、層１〜層３を
結合した効果を示す正面図である。
結合した効果を示す正面図である。
【図１６】本発明の別の実施形態による平面図である。
【図１７】本発明の１つの典型的な実施形態による、濃
度対距離のプロットを示す概略図である。
度対距離のプロットを示す概略図である。
【図１８】従来技術の実施形態の拡大断面図である。
【図１９】図１８に示した実施形態の濃度対基板の中へ
の距離のプロットを示す概略図である。
の距離のプロットを示す概略図である。
【図２０】本発明の１つの実施形態による、大きく拡大
された集積回路の断面図である。
された集積回路の断面図である。
【図２１】図２０に示した回路の本発明の１つの実施形
態によるレイアウトである。
態によるレイアウトである。
【図２２】図２０及び図２１に示した集積回路の１つの
実施形態のブロック図である。
実施形態のブロック図である。
【図２３】本発明の別の実施形態の拡大断面図である。
３１０ ＲＦ回路
３１２ 第１のトランジスタ
３１４ 共通ゲート形トランジスタ
３１６ 基板
３１８ Ｎ型ウェル
３２０ Ｐ型ウェル
３２２ ゲート
３２４ 抵抗
３２６ ノード
３２８ ゲート用ノード
３３０ ドレイン用ノード
３３２ ライン
３３４ ソース
３３６ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
(72)発明者 チョン・エル・ウー
アメリカ合衆国カリフォルニア州94538,
フリーモント，フィッツシモンズ・コモン
3430
Ｆターム(参考） 5F038 AV04 AV06 AZ04 BH01 BH09
BH19 CA02 DF04 DF05 DF11
DF12 EZ20
5F048 AA01 AB01 AC03 AC10 BA01
BB05 BE02 BE03 BE05 BE09
CC13
Claims (15)
- 【請求項１】 カスコード回路の共通ゲート形トランジ
スタを基板内の三重ウェルの上に形成するステップと、 該三重ウェルのウェルを、抵抗器を介してバイアスする
ステップとを含んでなる方法。 - 【請求項２】 集積されたインダクタを三重ウェルの上
に形成するステップを含む請求項１に記載の方法。 - 【請求項３】 前記基板内に形成されたＮ型ウェル内に
Ｐ型ウェルを形成するステップを含む請求項１に記載の
方法。 - 【請求項４】 抵抗を介して前記Ｎ型ウェルと前記Ｐ型
ウェルとをバイアスするステップを含む請求項３に記載
の方法。 - 【請求項５】 前記共通ゲート形トランジスタのソース
を別のトランジスタのソースに接続するステップを含む
請求項１に記載の方法。 - 【請求項６】 前記共通ゲート形トランジスタのドレイ
ンから前記カスコード回路の出力を得るステップを含む
請求項５に記載の方法。 - 【請求項７】 前記領域にバイアスを加えて、前記カス
コード回路の出力を前記基板から絶縁するステップを含
む請求項４に記載の方法。 - 【請求項８】 前記三重ウェルを用いて、出力のシャン
ト容量を減少させるステップを含む請求項７に記載の方
法。 - 【請求項９】 基板と、該基板の上に形成されたカスコ
ード回路と、 該カスコード回路の下の前記基板内に形成された三重ウ
ェルとを含んでなる集積回路。 - 【請求項１０】 前記カスコード回路が、前記三重ウェ
ルの上に形成された共通ゲート形トランジスタを含む請
求項９に記載の回路。 - 【請求項１１】 前記三重ウェルのそれぞれが、前記基
板内に形成されたＮ型ウェル内に、形成されたＰ型ウェ
ルを含む請求項１０に記載の回路。 - 【請求項１２】 前記ウェルに接続されており、バイア
ス電位に接続されている抵抗を含む請求項１１に記載の
回路。 - 【請求項１３】 前記共通ゲート形トランジスタのソー
スに接続されたトランジスタを含む請求項１２に記載の
回路。 - 【請求項１４】 前記共通ゲート形トランジスタのドレ
インに接続された出力ノードを含む請求項１３に記載の
回路。 - 【請求項１５】 前記ウェルをバイアスして、前記出力
ノードと前記基板とが絶縁されている請求項１４に記載
の回路。
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|---|---|---|---|
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| US09/948271 | 2001-09-06 |
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| Publication Number | Publication Date |
|---|---|
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ID=25487571
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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| EP (1) | EP1291918B1 (ja) |
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| CN (1) | CN1224094C (ja) |
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| TW (1) | TW559864B (ja) |
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