KR100883036B1 - 반도체 소자용 인덕터 및 그 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자에서 사용하는 인덕터 및 그 제조 방법을 제공하는 데 있다. 실시예에 따른 반도체 소자용 인덕터는, 트랜지스터를 포함하는 반도체 소자에서, 실리콘 기판 상에 제 1형 불순물이 주입되어 형성된 제 1 쉴드 영역 및 상기 제 1 쉴드 영역과 교대로 형성되며 제 2형 불순물이 주입되어 형성된 제 2 쉴드 영역, 상기 실리콘 기판 상에 형성된 절연막 및 상기 절연막 상에 인덕터를 형성하는 금속 배선을 포함한다. 실시예는 별도의 추가 마스크 및 공정 없이 고효율의 인덕터를 제조할 수 있으므로 공정이 단순하고 제조가 용이하며 설계 및 모델링이 간단하며, 기생 캐패시턴스에 의한 자기 공진 주파수(SRF)의 감소를 억제하는 효과가 있다.
인덕터

Description

반도체 소자용 인덕터 및 그 제조 방법{INDUCTOR FOR SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예는 반도체 소자에서 사용하는 인덕터 및 그 제조 방법을 제공하는 데 있다.
최근 무선 이동 통신 분야의 급속한 기술 발전에 따라 고주파 자원이 필요하게 되었고, 고주파에서 동작하는 소자 및 회로의 요구가 증대되었다. 이들은 주파수가 높은 영역에서 사용되므로 RF(Radio Frequency) 부품 및 IC로 분류되고 있다.
또한, CMOS(Complementary Metal-Oxide Semiconductor)는 미세 가공 기술이 발전함에 따라 양호한 고주파 특성을 갖게 되었다. 이는 실리콘을 기반으로 하므로 잘 개발된 공정 기술을 이용하여 저가격의 칩을 제작할 수 있을 뿐만 아니라, SOC(System ON Chip)의 경우 시스템의 중간 주파수 밴드, 디지털 부까지 집적화할 수 있어서 단일 칩으로 제조하는데 가장 적합한 기술로 부상되고 있다.
한편, RF IC 기술은 소자 제작 기술, 회로 설계 기술 및 고주파 패키지 기술의 조합으로 이루어지며, 각 기술이 균형적으로 발전하여야만 경쟁력있는 RF-CMOS 소자를 개발할 수 있으며, 가장 중요한 것은 제조 단가를 줄이는 것이다. 이를 위 하여, 공정을 단순화하고 안정화하는 것이 요구되는데, RF-CMOS 또는 바이폴라/BiCMOS 소자의 주된 구성요소들은 RF MOSFET, 인덕터(Inductor), 버랙터(Varactor), MIM 캐패시터, 저항(Risistor)으로 되어 있다.
특히, 인덕터는 단일 소자로서 칩의 면적을 가장 많이 차지하며, 주변의 재질, 구조 및 내부 물질에 따른 기생 커패시턴스 및 저항 성분 때문에 고주파 특성에 많은 제약을 받는다.
실시예는 고효율의 인덕터를 제공한다.
실시예는 공정이 단순하고 칩 내에 실장이 가능한 인덕터 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자용 인덕터는, 트랜지스터를 포함하는 반도체 소자에서, 실리콘 기판 상에 제 1형 불순물이 주입되어 형성된 제 1 쉴드 영역 및 상기 제 1 쉴드 영역과 교대로 형성되며 제 2형 불순물이 주입되어 형성된 제 2 쉴드 영역, 상기 실리콘 기판 상에 형성된 절연막 및 상기 절연막 상에 인덕터를 형성하는 금속 배선을 포함한다.
실시예에 따른 반도체 소자용 인덕터는, 실리콘 기판 상에 쉴드 영역들을 격리하는 소자 격리 패턴을 형성하는 단계, 상기 쉴드 영역들 중 일부에 제 1형 불순물을 주입하여 제 1 쉴드 영역을 형성하는 단계, 상기 쉴드 영역들 중 일부에 제 2형 불순물을 주입하여 상기 제 1 쉴드 영역과 교대로 배치된 제 2 쉴드 영역을 형성하는 단계, 상기 실리콘 기판 상에 절연막을 형성하는 단계 및 상기 제 1 및 제 2 쉴드 영역들 상부의 상기 절연막 상에 인덕터를 이루는 금속 배선을 형성하는 단계를 포함한다.
실시예는 하이 Q 팩터(high Q factor)를 갖는 인덕터를 칩 내에 구현할 수 있어 효용가치가 뛰어난 효과가 있다.
실시예는 별도의 추가 마스크 및 공정 없이 고효율의 인덕터를 제조할 수 있으므로 공정이 단순하고 제조가 용이하며 설계 및 모델링이 간단한 효과가 있다.
실시예는 기생 캐패시턴스에 의한 자기 공진 주파수(SRF)의 감소를 억제하는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 마스크에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 패키지 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 인덕터를 보여주는 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 인덕터의 단면도이다.
실시예에 따른 인덕터(100)는 반도체 소자 제조시에 구현할 수 있다. 예를 들어, 상기 반도체 소자는 CMOS 소자, NMOS 소자, PMOS 소자 등이 있다.
상기 인덕터(100)는 금속 배선(157) 및 쉴드 영역(130, 140)을 포함한다.
상기 인덕터(100)에서 금속 배선(157) 자체의 저항과 상기 금속 배선을 흐르는 전류에 의해 발생되는 자기장은 Q 팩터를 저하시키는 요소가 되는데, 이와 같은 요소를 실시예는 쉴드 영역(130, 140)에서 제거할 수 있다.
실시예에 의한 상기 쉴드 영역(130, 140)은 실리콘 기판(110)에 불순물을 주입하여 형성하고, 상기 인덕터(100)에서 발생하는 변위전류(displacement current) 가 접지와 연결된 상기 쉴드 영역(130, 140)을 통하여 빠져나갈 수 있도록 한다.
실시예에 따른 인덕터(100)는 실리콘 기판(110) 상에 반도체 소자를 제조하는 공정에서 상기 쉴드 영역(130, 140) 및 금속 배선(157)을 제조할 수 있으므로 별도의 공정 및 별도의 마스크 공정이 필요없어 공정이 단순하고 소형화된 인덕터(100)를 제조할 수 있다. 또한, 실시예는 인덕터(100)와 같은 단일 수동 소자를 다른 반도체 소자들과 함께 하나의 칩 내에 구현할 수 있다.
도 1 및 도 2에 도시한 바와 같이, 제 2형 불순물이 주입된 실리콘 기판(110) 상에 깊은 제 1형 불순물 웰 영역(121)이 형성되어 있다.
상기 깊은 제 1형 불순물 웰 영역(121)이 형성된 상기 실리콘 기판(110)은 소자 격리 패턴(111)이 형성되어 있다.
상기 소자 격리 패턴(111)은 상기 실리콘 기판(110) 내에 트렌치(trench)를 형성하고, 상기 트렌치 내에 산화막을 매립하여 형성한 것으로, 예를 들어, 셀로우 트렌치 격리 패턴(shallow trench isolation pattern)일 수 있다.
상기 소자 격리 패턴(111)에 의해 정의된 실리콘 기판(110)의 액티브 영역들은 쉴드 영역(130, 140) 형성을 위하여 불순물이 주입된다.
상기 쉴드 영역(130, 140)은 규칙적이고 반복적인 패턴으로 형성될 수 있다. 예를 들어, 도 1에 도시한 바와 같이, 상기 쉴드 영역들은 복수의 행렬로 배치될 수 있다.
상기 실리콘 기판(110)의 상기 액티브 영역들에 제 1형 불순물 쉴드 영역(130) 및 제 2형 불순물 쉴드 영역(140)을 형성한다.
상기 제 1형 불순물 쉴드 영역(130)은 상기 소자 격리 패턴(111) 사이에 제 1형 불순물을 주입하여 형성된 제 1형 불순물 웰 영역(131)과 제 1형 고농도 불순 물 주입 영역(133)을 포함한다.
상기 제 2형 불순물 쉴드 영역(140)은 상기 소자 격리 패턴(111) 사이에 제 2형 불순물을 주입하여 형성된 제 2형 불순물 웰 영역(141)과 제 2형 고농도 불순물 주입 영역(143)을 포함한다.
상기 제 1형 불순물 쉴드 영역(130) 및 상기 제 2형 불순물 쉴드 영역(140)은 서로 이웃하며 교대로 배치될 수 있다.
여기서, 상기 제 1형 불순물은 N형 불순물일 수 있다. 상기 제 2형 불순물은 P형 불순물일 수 있다.
인근에 형성된 상기 제 1형 불순물 쉴드 영역(130)의 상기 제 1형 불순물 웰 영역(131)과 상기 제 2형 불순물 쉴드 영역(140)의 상기 제 2형 불순물 웰 영역(141)은 서로 다른 타입의 불순물이 주입된 영역이므로 캐패시터 효과에 의해 서로 접해 있다고 하더라도 전류가 흐르지 못한다.
따라서, 서로 같은 타입의 불순물이 주입되어 형성된 제 1형 불순물 쉴드 영역(130)에서 제 1형 고농도 불순물 주입 영역(133) 및 제 1형 불순물 웰 영역(131)은 전류 패스가 형성되므로 인덕터에서 발생하는 변위 전류를 접지시켜 제거할 수 있다.
이와 같이, 서로 같은 타입의 불순물이 주입되어 형성된 제 2형 불순물 쉴드 영역(140)에서 제 2형 고농도 불순물 주입 영역(143) 및 제 2형 불순물 웰 영역(141)은 전류 패스가 형성되므로 인덕터에서 발생하는 변위 전류를 접지를 통해 제거할 수 있다.
상기 제 1형 불순물 쉴드 영역(130) 및 상기 제 2형 불순물 쉴드 영역(140)을 통해 유입된 변위 전류는 접지와 연결된 상기 깊은 제 1형 불순물 웰 영역(121)을 통하여 접지로 흐른다.
한편, 상기 제 1형 고농도 불순물 주입 영역(133) 및 상기 제 1형 불순물 웰 영역(131)은 실리콘 기판(110) 상에 형성되는 제 1형 MOS 소자의 소스 영역 및 드레인 영역 형성을 위한 이온 주입 공정에서 형성할 수 있다.
또한, 상기 제 2형 고농도 불순물 주입 영역(143) 및 상기 제 2형 불순물 웰 영역(141)은 제 2형 MOS 소자의 소스 영역 및 드레인 영역 형성을 위한 이온 주입 공정에서 형성할 수 있다.
실시예는 상기 쉴드 영역 형성을 위한 별도의 이온 주입 마스크 공정이 필요없으므로 공정이 단순할 뿐만 아니라 비용이 절감될 수 있다.
상기와 같이 제 1 및 제 2형 불순물 쉴드 영역들(130, 140)이 반복적으로 형성된 상기 실리콘 기판(110) 상에 제 1 절연막(161)이 형성된다.
상기 제 1 불순물 쉴드 영역(130)과 상기 제 2형 불순물 쉴드 영역(140)은 다양한 형태로 형성될 수 있으며, 상기 제 1 불순물 쉴드 영역(130)과 상기 제 2 불순물 쉴드 영역(140)을 서로 교대로 형성하여 상기 인덕터(100)에서 발생한 변위 전류가 하부의 접지로 빠져나갈 수 있도록 한다.
상기 실리콘 기판(110) 상에는 트랜지스터, 커패시터 등 다양한 반도체 소자들이 형성될 수 있는데, 상기 제 1 절연막(161)은 게이트 절연막으로 사용하는 열 산화막일 수도 있다.
상기 제 1 절연막(161) 상에 연결 배선(151)이 형성된다. 상기 연결 배선(151)은 상기 인덕터에 전류를 인가하기 위한 것이다.
상기 연결 배선(151)이 형성된 상기 제 1 절연막(161) 상에 제 2 절연막(162)이 형성된다.
상기 제 2 절연막(162)은 상기 연결 배선(151)의 일부를 노출시키는 비아홀(152)을 포함하며, 상기 비아홀(152) 내에는 비아 플러그(153)가 형성되어 있다.
상기 제 2 절연막(162) 상에 인덕터가 형성되며, 상기 인덕터는 금속 배선(157) 형태로 이루어진다.
상기 인덕터(100)는 복수의 절곡부가 형성된 평면 회절 기하(Planar Spiral Geometries) 방식으로 형성될 수 있다.
상기와 같은 구조를 갖는 인덕터(100)는 하이 Q 팩터(high Q factor)를 갖는 인덕터(100)를 칩 내에 구현할 수 있어 효용가치가 뛰어나다.
실시예는 별도의 추가 마스크 및 공정 없이 고효율의 인덕터(100)를 제조할 수 있으므로 공정이 단순하고 제조가 용이하며 설계 및 모델링이 간단할 수 있다.
또한, 상기와 같은 구조를 갖는 인덕터(100)는 기생 캐패시턴스에 의한 자기 공진 주파수(SRF)의 감소를 억제할 수 있다.
도 3은 실시예에 따른 인덕터의 제조 공정 순서를 보여주는 순서도이다.
실시예에 따른 인덕터(100)는 트랜지스터, 커패시터와 같은 반도체 소자시에 함께 형성할 수 있으므로 하나의 칩 내 실장 될 수 있다.
먼저, 실리콘 기판(110)에 소자 격리 패턴(111) 및 웰 영역을 형성한 다(S100).
상기 소자 격리 패턴(111)은 상기 인덕터(100)에서 원치 않게 발생되는 전계 및 자계를 방지하기 위한 쉴드 영역(130, 140)을 정의하기 위한 것이다.
상기 쉴드 영역(130, 140)은 상기 인덕터(100)에서 발생되는 변위 전류를 접지시켜 상기 인덕터의 Q 팩터를 향상시킬 수 있도록 한다.
상기 실리콘 기판(110) 상에 선택적으로 제1형 불순물을 주입하여 제 1형 불순물 쉴드 영역(130)을 형성한다(S110).
이때, 상기 제 1형 불순물 쉴드 영역(130) 이외에는 포토레지스트 패턴으로 덮어 제 1형 불순물이 주입되는 것을 차단한다.
상기 제 1형 불순물 쉴드 영역(130)을 형성할 때 상기 실리콘 기판(110)의 다른 영역에는 제 1형 MOS 트랜지스터의 웰 영역, 소스 영역 및 드레인 영역을 형성할 수 있다.
상기 제 1형 불순물 쉴드 영역(130)의 제 1형 불순물 웰 영역(131)을 형성할 때 상기 제 1형 MOS 트랜지스터의 웰 영역을 형성할 수 있다.
상기 제 1형 불순물 쉴드 영역(130)의 제 1형 고농도 불순물 주입 영역(133)을 형성할 때 상기 제 1형 MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성할 수 있다.
이후, 상기 실리콘 기판(110) 상에 선택적으로 제 2형 불순물을 주입하여 제 2형 불순물 쉴드 영역(140)을 형성한다(S120).
이때, 상기 제 1형 불순물 쉴드 영역(140)은 포토레지스트 패턴으로 덮어 제 2형 불순물이 주입되는 것을 차단한다.
상기 제 2형 불순물 쉴드 영역(140)을 형성할 때 상기 실리콘 기판(110)의 다른 영역에는 제 2형 MOS 트랜지스터의 웰 영역, 소스 영역 및 드레인 영역을 형성할 수 있다.
상기 제 2형 불순물 쉴드 영역(140)의 제 2형 불순물 웰 영역(141)을 형성할 때 상기 제 2형 MOS 트랜지스터의 웰 영역을 형성할 수 있다.
상기 제 2형 불순물 쉴드 영역(140)의 제 2형 고농도 불순물 주입 영역(143)을 형성할 때 상기 제 2형 MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성할 수 있다.
상기 제 1형 및 제 2형 불순물 쉴드 영역들(130, 140)이 형성된 상기 실리콘 기판(110) 상에 절연막(161, 162)을 형성한다(S130).
상기 절연막(161, 162)이 형성된 상기 실리콘 기판(110) 상부에 상기 언급한 바와 같은 구조를 갖는 인덕터(100)를 형성할 수 있다(S140).
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 인덕터를 보여주는 사시도.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 인덕터의 단면도.
도 3은 실시예에 따른 인덕터의 제조 공정 순서를 보여주는 순서도.
<도면의 주요부분에 대한 부호 설명>
100 : 인덕터 110 : 실리콘 기판
111 : 소자 격리 패턴
121 : 깊은 제 1형 불순물 웰 영역
130 : 제 1형 불순물 쉴드 영역 131 : 제 1형 불순물 웰 영역
133 : 제 1형 고농도 불순물 주입 영역 140 : 제 2형 불순물 쉴드 영역
141 : 제 2형 불순물 웰 영역
143 : 제2형 고농도 불순물 주입 영역
151 : 연결 배선 152 : 비아홀
153 : 비아 플러그 157 : 금속 배선
161 : 제 1 절연막 162 : 제 2 절연막

Claims (8)

  1. MOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 반도체 소자에서,
    복수 개의 제 1 쉴드 영역 및 복수 개의 제 2 쉴드 영역이 각 액티브 영역들에 행렬로 형성되며 상기 제 1 쉴드 영역 및 상기 제 2 쉴드 영역이 서로 엇갈려 교대로 배치되는 실리콘 기판;
    상기 실리콘 기판 상에 제 1형 불순물이 주입되어 형성된 상기 제 1 쉴드 영역의 제 1형 불순물 웰 영역 및 상기 MOS 트랜지스터의 웰 영역;
    상기 실리콘 기판 상에 상기 제 1형 불순물보다 고농도의 제 1형 불순물이 주입되어 형성되며, 상기 제 1 형 불순물 웰 영역 상부에 형성된 상기 제 1 쉴드 영역의 제 1형 고농도 불순물 주입 영역 및 상기 MOS 트랜지스터의 웰 영역 상부에 형성된 소스 및 드레인 영역;
    상기 실리콘 기판 상에 제 2 형 불순물이 주입되어 형성된 제 2 쉴드 영역의 제 2형 불순물 웰 영역 및 상기 PMOS 트랜지스터의 웰 영역;
    상기 실리콘 기판 상에 상기 제 2형 불순물보다 고농도의 제 2형 불순물이 주입되어 형성되며 상기 제 2형 불순물 웰 영역 상부에 형성된 상기 제 2 쉴드 영역의 제 2형 고농도 불순물 주입 영역 및 상기 PMOS 트랜지스터의 웰 영역 상부에 형성된 소스 및 드레인 영역;
    상기 제 1 쉴드 영역 및 상기 제 2 쉴드 영역을 분리시키며 상기 제 1 쉴드 영역 및 상기 제 2 쉴드 영역 사이에 형성된 소자 격리 패턴;
    상기 제 1 쉴드 영역, 상기 제 2 쉴드 영역 및 상기 소자 격리 패턴 하부에 형성되며 접지와 연결된 깊은 제 1형 불순물 웰 영역;
    상기 실리콘 기판 상에 형성된 절연막; 및
    상기 절연막 상에 인덕터를 형성하는 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자용 인덕터.
  2. 제 1항에 있어서,
    상기 제 1형 불순물은 N형 불순물이고, 상기 제 2형 불순물은 P형 불순물인 것을 특징으로 하는 반도체 소자용 인덕터.
  3. 삭제
  4. 실리콘 기판 상에 행렬로 배치된 액티브 영역들을 격리시키는 소자 격리 패턴을 형성하는 단계;
    상기 액티브 영역들 중 일부에 제 1형 불순물을 주입하여 제 1 쉴드 영역의 제 1형 불순물 웰 영역 및 MOS 트랜지스터의 웰 영역을 동시에 형성하는 단계;
    상기 실리콘 기판 상에 상기 제 1형 불순물보다 고농도의 제 1형 불순물을 주입하여 상기 제 1 형 불순물 웰 영역 상부에 상기 제 1 쉴드 영역의 제 1형 고농도 불순물 주입 영역 및 상기 MOS 트랜지스터의 웰 영역 상부에 소스 및 드레인 영역을 동시에 형성하는 단계;
    상기 제 1 쉴드 영역이 형성된 액티브 영역들과 엇갈려 교대로 배치된 상기 액티브 영역들 중 다른 일부에 제 2 형 불순물이 주입되어 제 2 쉴드 영역의 제 2형 불순물 웰 영역 및 PMOS 트랜지스터의 웰 영역을 형성하는 단계;
    상기 실리콘 기판 상에 상기 제 2형 불순물보다 고농도의 제 2형 불순물을 주입하여 상기 제 2형 불순물 웰 영역 상부에 형성된 상기 제 2 쉴드 영역의 제 2형 고농도 불순물 주입 영역 및 상기 PMOS 트랜지스터의 웰 영역 상부에 소스 및 드레인 영역을 형성하는 단계;
    상기 실리콘 기판 상에 절연막을 형성하는 단계; 및
    상기 제 1 및 제 2 쉴드 영역들 상부의 상기 절연막 상에 인덕터를 이루는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 인덕터의 제조 방법.
  5. 제 4항에 있어서,
    상기 실리콘 기판은 접지와 연결된 것을 특징으로 하는 반도체 소자용 인덕터의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 4항에 있어서,
    상기 제 1형 불순물은 N형 불순물이고, 상기 제 2형 불순물은 P형 불순물인 것을 특징으로 하는 반도체 소자용 인덕터의 제조 방법.
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