KR20030035900A - 집적회로 및 그 제조방법 - Google Patents

집적회로 및 그 제조방법 Download PDF

Info

Publication number
KR20030035900A
KR20030035900A KR1020020062530A KR20020062530A KR20030035900A KR 20030035900 A KR20030035900 A KR 20030035900A KR 1020020062530 A KR1020020062530 A KR 1020020062530A KR 20020062530 A KR20020062530 A KR 20020062530A KR 20030035900 A KR20030035900 A KR 20030035900A
Authority
KR
South Korea
Prior art keywords
insulating film
inductor
integrated circuit
forming
insulating
Prior art date
Application number
KR1020020062530A
Other languages
English (en)
Inventor
오쿠보히로아키
나카시바야스타카
Original Assignee
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 코포레이션 filed Critical 엔이씨 일렉트로닉스 코포레이션
Publication of KR20030035900A publication Critical patent/KR20030035900A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

p-형 또는 p--형으로 만들어지고 대략 700㎛의 두께 및 10Ωㆍ㎝ 내지 1000Ωㆍ㎝의 저항률을 갖는 반도체기판이 제공되며, 0.2㎛ 내지 10㎛의 두께를 갖는 매립절연산화물(BOX)층이 반도체기판 위에 제공되며 p-형 SOI층이 BOX층 위에 제공된다. BOX층과 접하게 되는 제1절연막은 p-형 SOI층의 영역에 국부적으로 매립되고, p-형 SOI층의 영역에서, 전술한 제1절연막이 제공되지 않은 영역에는 CMOS가 형성된다. 제2절연막이 제1절연막 및 CMOS 위에 CMOS를 덮도록 제공되며, 인덕터가 제2절연막에서 제1절연막에 대응하는 영역 위에 제공된다.

Description

집적회로 및 그 제조방법{Integrated circuit and manufacturing method thereof}
본 발명은 상보형금속산화물반도체(CMOS), 박막트랜지스터(TFT) 등과 같은 능동소자와 인덕터를 구비한 집적회로와 그 제조방법에 관한 것으로, 특히, 능동소자의 속도증가를 달성하고 인덕터의 특성향상도 달성하는 집적회로 및 그 제조방법에 관한 것이다.
CMOS, TFT 등과 같은 능동소자를 구비한 집적회로에서, 인덕터가 종래에는 표준기판 상에 제조되었고 p형불순물을 포함한 에피택셜층은 p+벌크기판 상에 형성되었다.
도 1은 종래의 집적회로를 보여주는 단면도이다. 이 종래의 집적회로의 기판에는 p-에피택셜층(52)이 p+벌크기판(51) 상에 형성된 표준기판이 이용된다. p+벌크기판(51)은 대략 0.01Ωㆍ㎝의 저항률과 대략 700㎛의 두께를 가지는 반면 p-에피택셜층(52)은 대략 10Ωㆍ㎝의 저항률과 대략 5㎛의 두께를 가진다. 능동소자인 CMOS(55)가 p-에피택셜층(52)의 표면 영역의 일부에 제공되며 P웰(53) 및 N웰(54)을 구비한다. 절연막(56)은 CMOS(55)가 제공되지 않은 p-에피택셜층(52)의 영역에 마련되고 절연막(57)이 CMOS(55) 및 절연막(56) 상에 제공된다. 인덕터(58)가 절연막(56)에 대응하는 절연막(57)의 영역 부분에 제공된다. 도 1에 보인 집적회로에서는, CMOS(55)에서 래치업(latch-up)이 억제되고 CMOS(55)에서의 불순물들의 게터링(gettering)은 p+벌크기판(51) 및 p-에피택셜층(52)으로 만들어진 표준기판을 이용하여 촉진될 수 있다.
그러나, 도 1에 보인 종래의 집적회로에서, p+벌크기판(51)의 저항률은 대략 0.01Ωㆍ㎝의 낮은 값을 가지며, 그러므로, 와전류(eddy current)가 p+벌크기판(51) 내를 흘러 와전류 손실이 인덕터(58)의 동작 시에 발생한다는 문제가 발생하게 된다. 그 결과, 인덕터(58)의 Q값은 낮아져 인덕터(58)의 특성이 나빠진다. 또, 인덕터(58)와 p+벌크기판(51) 사이에서 기생용량이 발생하여 인덕터(58)의 특성이 나빠진다. 게다가, CMOS(55)와 p+벌크기판(51) 사이에서도 기생용량이 발생하여CMOS(55)의 속도증가를 달성할 수 없다는 문제가 발생한다.
인덕터 아래의 기판의 표면층에 트렌치를 만들고 이 트렌치 속에 절연재료를 채우는 기법이 일본공개특허공보 제1998-321802호에 개시되어 있다. 여기서의 설명에 따르면, 와전류의 경로는 짧아질 수 있어 와전류의 발생은 억제될 수 있다.
또, 일본특개평 제1998-321802호의 기법과 유사한 기법, 즉, 트렌치가 인덕터 아래의 기판의 표면층에 만들어지고 절연재료가 이 트렌치 속에 채워지는 기법이 일본특개평 제1999-274412호에 개시되어 있다. 여기서의 설명에 따르면, 기판의 유효표면적은 감소될 수 있어 기생용량이 줄어들 수 있다.
그러나, 전술한 종래의 기법들은 아래에서 보인바와 같은 문제들을 가진다. 일본특개평 제1998-321802호에 개시된 기법과 일본특개평 제1999-274412호에 따라 깊은 트렌치를 만드는 것은 극히 어렵다. 그러므로, 충분히 깊은 트렌치가 이러한 기법들에 따라 만들어질 수 없고 인덕터의 특성들을 현저히 향상시키기에 충분한 두께를 갖는 절연막이 만들어질 수 없다. 따라서, 일본특개평 제1998-321802호에 개시된 기법에 따라 얻어진 효과들은 인덕터의 특성들을 향상시키기에는 충분하지 않다. 또, 능동소자의 속도 증가는 이 기법에 따라 달성될 수 없다. 더구나, 충분한 두께를 갖는 절연막이 일본특개평 제1999-274412호에 개시된 기법에 따라 만들어질 수 없고, 그러므로, 인덕터의 특성들을 향상시키는 효과들도 불충분하다. 그에 더하여, 능동소자의 속도 증가는 이 기법에 따라 달성될 수 없다. 따라서, 일본특개평 제1998-321802호 및 일본특개평 제1999-274412호에 개시된 기술들이 적용되는 경우에도 능동소자 및 인덕터의 특성들은 현저히 향상될 수 없다.
본 발명의 목적은, CMOS와 같은 능동소자와 인덕터를 가지며, 능동소자의 속도 증가가 달성되면서도 능동소자의 래치업 특성들은 유지되고 동시에 인덕터의 특성들의 향상이 이루어지는 집적회로와 그 제조방법을 제공함에 있다.
도 1은 종래의 집적회로를 보여주는 단면도,
도 2는 본 발명의 제1실시예에 따른 집적회로를 보여주는 단면도,
도 3은 이 실시예에 따른 집적회로를 보여주는 평면도,
도 4는 이 실시예에 따른 집적회로를 위한 제조방법을 그 공정단계들의 순서에 따라 보여주는 단면도들,
도 5는 본 발명의 제2실시예에 따른 집적회로를 보여주는 단면도,
도 6은 이 실시예에 따른 집적회로를 보여주는 평면도,
도 7a 내지 7c는 이 실시예에 따른 집적회로를 위한 제조방법을 그 공정단계들의 순서에 따라 보여주는 단면도들,
도 8은 본 발명의 제3실시예에 따른 집적회로를 보여주는 단면도,
도 9는 이 실시예에 따른 집적회로를 보여주는 평면도,
도 10a 내지 10c는 이 실시예에 따른 집적회로를 위한 제조방법을 그 공정단계들의 순서에 따라 보여주는 단면도들,
도 11은 본 발명의 제4실시예에 따른 집적회로를 보여주는 단면도,
도 12는 이 실시예에 따른 집적회로를 보여주는 평면도,
도 13a 내지 13c는 이 실시예에 따른 집적회로를 위한 제조방법을 그 공정단계들의 순서에 따라 보여주는 단면도들.
*도면의 주요부분에 대한 부호의 설명
2 : 반도체기판3 : 매립절연산화물(BOX)층
4 : p-형 SOI층5, 22, 26, 28, 29, 36 : 절연막
6 : P웰7 : N웰
21 : CMOS23, 30 : 인덕터
25, 27, 33, 34, 37 : 트렌치
본 발명에 따른 집적회로는, 반도체기판; 반도체기판 위에 제공된 제1절연막; 제1절연막 위에 국부적으로 형성된 제2절연막; 제2절연막이 형성되지 않은, 제1절연막 상의 영역에 형성된 반도체층; 반도체층의 표면에 형성된 소자분리절연체들; 소자분리절연체들에 의해 구획된 능동소자형성영역에 형성된 능동소자; 제2절연막 및 반도체층 위에 형성된 제3절연막; 및 제2절연막 위쪽에 위치된 상기 제3절연막의 부분 위에 형성된 인덕터를 포함한다.
본 발명에 따르면, 제1절연막이 능동소자 및 반도체기판 사이에 제공되며, 이로써, 능동소자 및 반도체기판 사이의 기생용량이 줄어들 수 있어 능동소자의 동작속도는 증가될 수 있다. 또, 능동소자의 래치업이 방지될 수 있다. 게다가, 연속하는 절연층이 인덕터 및 반도체기판 사이의 제1 내지 제3절연막들로 형성되고, 그로 인해, 반도체기판 내의 와전류가 억제될 수 있고, 동시에, 인덕터 및 기판 사이의 기생용량이 감소될 수 있다. 그 결과, 인덕터의 Q값은 증가될 수 있고 인덕터의 특성은 향상될 수 있다.
본 발명에 따른 집적회로의 다른 양태는, 반도체기판; 반도체기판 위에 제공된 제1절연막; 제1절연막 위에 국부적으로 형성된 제2절연막; 제2절연막 위에 형성된 제4절연막; 제2절연막과 제4절연막의 어느 것도 형성되지 않은 제1절연막 상의 영역에 형성된 반도체층; 반도체층의 표면에 형성된 소자분리절연체들; 소자분리절연체들에 의해 구획된 능동소자형성영역에 형성된 능동소자; 제4절연막 및 반도체층 위에 형성된 제3절연막; 및 제2절연막 위쪽에 위치된 제3절연막의 부분 위에 형성된 인덕터를 포함한다.
또, 반도체기판이 반도체층의 저항률보다 큰 저항률을 갖도록 하는 것이 바람직하고, 반도체기판의 저항률이 10Ωㆍ㎝ 이상이 되게 하는 것이 바람직하다. 이로 인해, 반도체기판 내의 와전류는 더욱 억제될 수 있다.
게다가, 제2절연막은 반도체기판의 표면에 수직한 방향에서 보았을 때 격자형으로 형성될 수 있거나, 제2절연막은, 반도체기판의 표면에 수직한 방향에서 보았을 때, 방사형태로 배치되거나 서로 평행하도록 배치되는 얇은 직사각형 스트립형상의 복수개의 부분들로 형성될 수 있다. 이로 인해, 제2절연막의 형성이 간단해진다.
본 발명에 따른 집적회로를 위한 제조방법에 따라, 제1절연막이 반도체기판 위에 형성되며; 반도체층이 제1절연막 위에 형성되며; 제1절연막에 도달하는 트렌치가 반도체층 내에 만들어지며; 반도체층과 동일한 층에 있는 제2절연막이 절연재료를 트렌치에 채움으로써 형성되며; 제2절연막이 형성되지 않은 반도체층의 표면에 소자분리절연체들이 형성되며; 소자분리절연체들에 의해 구획된 능동소자형성영역에 능동소자가 형성되며; 반도체층 및 제2절연막 위에 제3절연막이 형성되며; 그리고 제2절연막 위쪽의 제3절연막의 부분 위에 인덕터가 형성된다.
본 발명에 따른 집적회로를 위한 제조방법의 다른 양태에 따라, 반도체기판 위에 제1절연막이 형성되며; 제1절연막 위에 반도체층이 형성되며; 반도체층의 표면에 제1트렌치가 국부적으로 만들어지며; 제1절연막에 도달하는 제2트렌치가 반도체층의 표면에 만들어지며; 절연재료를 제1트렌치에 채움으로써 소자분리절연체들이 형성되며; 절연재료를 제2트렌치에 채움으로써 제2절연막이 형성되며; 소자분리절연체들에 의해 구획된 능동소자형성영역에 능동소자가 형성되며; 반도체층 및 제2절연막 위에 제3절연막이 형성되며; 그리고 제2절연막 위쪽의 제3절연막의 부분 위에 인덕터가 형성된다.
본 발명에 따른 집적회로를 위한 제조방법의 또 다른 양태에 따라, 반도체기판 위에 제1절연막이 형성되며; 제1절연막 위에 반도체층이 형성되며; 반도체층의 표면에 제1트렌치 및 제2트렌치가 만들어지며; 제1절연막에 도달하는 제3트렌치가 제2트렌치 내에 국부적으로 만들어지며; 절연재료를 제1 내지 제3트렌치들에 채움으로써, 제1트렌치 내에 소자분리절연체들이 형성되고, 동시에, 제2 및 제3트렌치들 내에 2층의 절연막이 되는 제4 및 제2절연막들이 형성되며; 소자분리절연체들에 의해 구획된 능동소자형성영역에 능동소자가 형성되며; 반도체층 및 제2절연막 위에 제3절연막이 형성되며; 그리고 제4절연막 위쪽의 제3절연막의 부분 위에 인덕터가 형성된다.
전술한 설명에 따라, CMOS와 같은 능동소자와 인덕터를 구비한 집적회로로서, 능동소자의 동작속도의 증가가 달성되면서도 농동소자의 래치업특성이 유지되고 인덕터의 특성향상이 달성되는 집적회로가 본 발명에 따라 얻어질 있다.
본 발명의 발명자들은 전술한 문제들의 해결을 겨냥한 강도 높은 실험 및 연구의 결과로서 다음에 보인바와 같은 지식을 얻었다. 다시 말하면, 일본특개평 제1998-321802호에 개시된 기법에 의하면, 트렌치가 기판의 표면층에 만들어지고 절연막이 이 트렌치 속에 채워져 트렌치를 깊게 형성하는 것이 곤란하고, 그래서, 형성된 절연막의 두께가 불충분하였다. 그에 더하여, 와전류가 트렌치들 사이의 기판 부분에서 발생한다. 그러므로, 얻어진 효과는 인덕터의 특성향상에 불충분하였다.
더구나, 일본특개평 제1999-274412호에 개시된 기법에 의하면, 기판의 유효표면적이 감소되지만, 이 기법에 따라 깊은 트렌치를 만드는 것은 어렵고, 그래서, 형성된 절연막의 두께는 불충분하였다. 그러므로, 기생용량의 감소는 충분하지 않고, 따라서, 얻어진 효과도 인덕터의 특성향상에 불충분하였다.
그러므로, 본 발명에 따르면, 인덕터의 특성들을 향상시키면서도 능동소자의 래치업특성을 유지하고 능동소자의 속도 증가를 달성하는 기법이 개발되었고, 이 기법에서는, 절연막이 반도체기판 상에 형성되며, 능동소자를 형성하기 위한 반도체층이 절연막 상에 형성되고, 전술한 절연막에 도달하는 트렌치가 반도체층에 만들어져 절연재료가 이 트렌치를 채우도록 함으로써, 전술한 절연막과, 전술한 능동소자 위에 형성된 절연막을 서로 연결하여, 연속하는 절연막이 인덕터 및 반도체기판 사이에 제공되도록 하고, 이로써 본 발명이 완성된다.
다음으로, 본 발명의 실시예들이 첨부 도면들을 참조하여 구체적으로 설명된다. 먼저, 본 발명의 제1실시예가 설명된다. 도 2는 본 발명의 제1실시예에 따른집적회로를 보여주는 단면도이고, 도 3은 이 집적회로를 보여주는 평면도이다.
도 2에 보인바와 같이, p-형 또는 p--형 실리콘으로 만들어진 반도체기판(2)이, 이 실시예에 따른 집적회로(1)에 제공된다. 반도체기판(2)의 두께는 예를 들면 대략 700㎛이고 이것의 저항률은 예를 들면 10Ωㆍ㎝ 내지 1000Ωㆍ㎝이다. 매립산화막인 절연성 BOX층(3)이 반도체기판(2)상에 제공된다. BOX층(3)의 두께는 예를 들면 0.2㎛ 내지 10㎛이다. p-형 SOI층(4)이 BOX층(3)상에 제공된다. p-형 SOI층(4)의 두께는 예를 들면 대략 0.2㎛이고 이것의 저항률은, 예를 들면 반도체기판(2)의 저항률인 대략 10Ωㆍ㎝보다 낮다. 절연막(5)이 p-형 SOI층(4)의 일부에 국부적으로 매립된다. 절연막(5)은 p-형 SOI층(4)과 동일한 층에 있고 BOX층(3)과 접촉한다. 다시 말하면, p-형 SOI층(4)은 절연막(5)이 형성된 영역에 존재하지 않는다. 절연막(5)은 예를 들면 실리콘산화막이다.
P웰(6)이 p-형 SOI층(4)의 표면에 제공되며 N웰(7)이 P웰(6) 부근에 제공된다. 쌍을 이루는 n+형 소스 및 드레인영역들(8)은 P웰(6)의 표면에서 서로 마주하게 제공되고 n+형 소스 및 드레인영역들(8)간의 영역은 채널영역(9)이 된다. 게이트절연막(10)이 채널영역(9)상에 제공되며 게이트전극(11)이 게이트절연막(10)상에 제공된다. 게이트절연막(10) 및 게이트전극(11)을 사이에 끼우고 있는 한 쌍의 측벽들(12)이, 게이트절연막(10) 및 게이트전극(11)에 인접하며 n+형 소스 및 드레인영역들(8)의 위쪽에 있는 영역들에 각각 제공된다.
쌍을 이루는 p+형 소스 및 드레인영역들(13)이 N웰(7)의 표면에서 전술한 바와 동일한 방식으로 서로 마주하게 제공되며 p+형 소스 및 드레인영역들(13)사이의 영역은 채널영역(14)이 된다. 게이트절연막(15)이 채널영역(14)상에 제공되며 게이트전극(16)이 게이트절연막(15)상에 제공된다. 게이트절연막(15) 및 게이트전극(16)을 사이에 끼우고 있는 한 쌍의 측벽들(17)이, 게이트절연막(15) 및 게이트전극(16)에 인접하며 p+형 소스 및 드레인영역들(13)의 위쪽에 있는 영역들에 각각 제공된다. 게다가, p+영역으로 이루어진 전극(18)이 P웰(6)에서의 N웰(7)에 인접하지 않은 쪽의 영역에 제공되는 반면, n+영역으로 이루어진 전극(19)이 N웰(7)의 P웰(6)에 인접하지 않은 쪽의 영역에 제공된다. 더욱이, 소자분리절연체들(isolation dielectrics; 20)이 전극(18)과 n+형 소스 또는 드레인영역(8) 사이, n+형 소스 또는 드레인영역(8)과 p+형 소스 또는 드레인영역(13) 사이, 그리고 n+형 소스 또는 드레인영역(8)과 전극(19) 사이에 각각 제공된다. 소자분리절연체들(20)의 바닥면들은 BOX층(3)의 상단표면과 접촉하지 않는다. CMOS(21)는 P웰(6), N웰(7), 한 쌍의 n+형 소스 및 드레인영역들(8), 한 쌍의 p+형 소스 및드레인영역들(13)과, 각각 쌍을 이루는 채널영역들(9 및 14), 게이트절연막들(10 및 15), 게이트전극들(11 및 16), 측벽들(12 및 17) 및 전극들(18 및 19)과, 소자분리절연체들(20) 및 P웰(6) 및 N웰(7) 부근의 p-형 SOI층(4)으로 형성된다.
절연막(22)이 CMOS(21)를 덮도록 CMOS(21)의 전체 표면과 절연막(5) 위에 제공된다. 절연막(22)의 바닥면은 절연막(5)의 상단표면과 접한다. 절연막(22)의 두께는, 예를 들면, 대략 5㎛이고 4개의 층들로 된 전선들(미도시)이, 예를 들면, 절연막(22) 내에 매립된다. 게다가, 인덕터(23)가 CMOS(21) 위쪽의 영역으로부터 떨어져 있는 절연막(22)상의 영역에, 즉, 절연막(5)에 대응하는 영역에 형성된다. 인덕터(23)는, 예를 들면, 알루미늄으로 이루어지고, 그 두께는, 예를 들면, 대략 2㎛이다.
도 3에 보인바와 같이, 인덕터(23)는 원형고리모양으로 한번 감겨있는 전선이고, 이것의 내경은 예를 들면 50㎛이고 전선의 폭은 예를 들면 10㎛이다. 쌍을 이루는 단자부들(24)은 인덕터(23)의 개개의 끝들에 연결된다. 게다가, 도 3에 보인바와 같이, 절연막(22)은 인덕터(23) 및 단자부들(24) 아래에 제공되고 절연막(5)은 인덕터(23) 아래에 위치된 절연막(22) 위의 영역에 제공된다. 절연막(5)의 바깥가장자리는 평면으로 보았을 때 인덕터(23)의 바깥가장자리의 바깥쪽에 놓인다. 더욱이, CMOS(21)는 인덕터(23) 바로 아래의 영역으로부터 떨어져 있는 영역 내에 있고 절연막(22) 아래가 되는 일부에 형성된다.
절연BOX층(3)은 이 실시예의 집적회로(1)에서 CMOS(21) 바로 아래에 제공되고, 그러므로, CMOS(21) 및 반도체기판(2)간의 기생용량은 CMOS(21)의 동작속도가 증가될 수 있도록 하는 낮은 값을 가진다. 또, CMOS(21)의 래치업특성도 우수하다. 게다가, BOX층(3)은 이 실시예에서 반도체기판(2)상에 제공되고, 그러므로, 반도체기판(2)은 CMOS(21)에 대한 영향을 고려할 필요 없이 임의로 선택될 수 있다. 그러므로, 반도체기판(2)의 저항률은 10Ωㆍ㎝ 내지 1000Ωㆍ㎝ 범위의 값으로 향상될 수 있고 와전류가 인덕터(23)의 동작 시에 반도체기판(2) 내에 흐르는 것이 방지될 수 있다. 게다가, 연속하는 절연층이 BOX층(3), 인덕터(23) 및 반도체기판(2)간의 절연막들(5 및 22)로 형성되므로, 와전류가 반도체기판(2) 내에 흐르는 것이 더욱 잘 방지될 수 있고, 이와 동시에, 인덕터(23) 및 반도체기판(2)간의 기생용량은 감소될 수 있다. 그 결과, 인덕터(23)의 Q값은 증가될 수 있고 인덕터(23)의 특성은 향상될 수 있다. 시뮬레이션에 따른 본 실시예의 집적회로(1)에서의 인덕터(23)의 평가 결과, 인덕터(23)의 Q값은 대략 4.8이다. 이와는 대조적으로, 도 1에 보인 종래의 집적회로에서 인덕터(58)의 Q값의 평가 결과, 대략 3.0의 값이 유사한 시뮬레이션에 따라 얻어진다.
지금까지, 이 실시예에서는 인덕터(23)가 원형 형상인 예가 보여졌지만, 인덕터의 형상은, 원형 형상이외에도, 사각형, 팔각형 등과 같은 다각형일 수 있다. 또, 이 실시예에서는 인덕터(23)의 감긴 수가 하나인 예가 보여졌지만, 감긴 수는 복수 일 수 있다. 인덕터(23)의 재료, 형상 및 감긴 수는 인덕터(23)에 요구되는 특성들에 따라 적절히 선택될 수 있다. 게다가, 이 실시예에서는 p형 실리콘기판이 반도체기판으로서 사용되는 예가 보여졌지만, 반도체기판은 이것에 한정되는 것은아니고, n형 실리콘기판이라도 좋고 다른 반도체재료로 만들어진 기판이라도 좋다. 더욱이, 이 실시예에서는 평면도로 보았을 때 절연막(5)의 바깥가장자리가 인덕터(23)의 바깥가장자리의 바깥쪽에 위치되는 예가 보여졌지만, 절연막(5)이 인덕터(23) 아래쪽의 영역의 적어도 일부에 존재하는 경우에는 어떤 효과가 얻어질 수 있다.
다음으로, 이 실시예에 따른 집적회로(1)를 위한 제조방법이 설명된다. 도 4a 내지 4c는 이 실시예에 따른 집적회로를 위한 제조방법을 그것의 공정순서로 보여주는 단면도들이다. 먼저, 도 4a에 보인바와 같이, p-형 또는 p--형 실리콘으로 만들어지고 예를 들면 대략 700㎛의 두께를 갖는 반도체기판(2)이 준비된다. 반도체기판(2)이 저항률은 예를 들면 대략 10Ωㆍ㎝ 내지 1000Ωㆍ㎝의 범위에 있다. 다음으로, 매립절연산화(Buried insulating OXide)막인 BOX층(3)이 반도체기판(2)상에 형성된다. BOX층(3)의 두께는 예를 들면 0.2㎛ 내지 10㎛의 범위에 있다. 다음으로, p-형 SOI층(4)이 BOX층(3)상에 형성된다.
다음으로, 도 4b에 보인바와 같이, BOX층(3)에 도달하는 깊은 트렌치(25)가 p-형 SOI층(4)의 일부에 만들어지고 절연재료가 깊은 트렌치(25)에 채워져, 절연막(5)이 국부적으로 형성된다. 후속하는 공정에서, 절연막(5)은 인덕터(23)가 형성된 인덕터형성영역에 형성된다.
다음으로, 도 4c에 보인바와 같이, CMOS(21)가 기존의 방법에 따라 p-형 SOI층(4)의 표면에 형성된다. CMOS(21)의 구성은 전술한 바와 같다.
다음으로, 도 2에 보인바와 같이, 절연막(22)이 CMOS(21) 및 절연막(5)상에 형성된다. 4개의 층들로 된 전선들(미도시)이 예를 들면 절연막(22)에 형성되고 절연재료가 전선들 사이를 채운다. 절연막(22)의 두께는 예를 들면 대략 5㎛이다. 다음으로, 인덕터(23)를 제조하기 위해, 원형고리형상(도 3 참조)으로 한번 감긴 전선이 절연막(5) 위쪽에 위치된 절연막(22)상의 영역에 알루미늄으로 형성된다. 또, 쌍을 이루는 단자부들(24)이, 인덕터(23)와 접속하도록 인덕터(23)의 각각의 끝들에 형성된다. 단자부들(24)은 절연막(22)의 전선들(미도시)에 연결된다. 이로써, 이 실시예에 따른 집적회로(1)가 제조된다.
다음으로, 본 발명의 제2실시예가 설명된다. 도 5는 본 발명의 제2실시예에 따른 집적회로를 보여주는 단면도이고 도 6은 이 집적회로를 보여주는 평면도이다. 전술한 제1실시예에 따른 집적회로(1)의 것들과 동일한 부호들이 이 실시예에 따른 집적회로의 구성요소들 중의 동일 구성요소들에 부여되고, 그것들의 상세한 설명은 생략된다.
도 5에 보인바와 같이, 이 실시예에 따른 집적회로(31)는, 제1실시예에 따른 집적회로(1)(도 2 참조)의 절연막(5)이 절연막(26)에 의해 대체되는 구성을 가진다. 집적회로(31)의 구성에서 전술한 것 이외의 부분들은 제1실시예에 따른 집적회로(1)의 구성과 동일하다. 즉, p-형 또는 p--형 실리콘으로 만들어진 반도체기판(2)이 집적회로(31)에 제공된다. 매립산화막인 BOX층(3)이 반도체기판(2)상에 제공된다. BOX층(3)의 두께는 예를 들면 0.2㎛ 내지 10㎛의 범위에 있다. p-형 SOI층(4)이 BOX층(3)상에 제공된다. 절연막(26)이 p-형 SOI층(4)의 일부에 매립된다. 절연막(26)은 예를 들면 실리콘산화막이고 그것의 바닥면은 BOX층(3)과 접하게 된다. 절연막(26)은 반도체기판(2)의표면에 수직한 방향에서 보았을 때 격자형으로 형성된다. 절연막(26)은 인덕터형성영역에 형성된다. 또, p-형 SOI층(4)의 영역에서 절연막(26)이 매립되지 않은 부분에 CMOS(21)가 형성된다. CMOS(21)의 구성은 전술한 제1실시예에 따른 CMOS(21)의 구성과 동일하다.
절연막(22)이 절연막(26) 위쪽과 CMOS(21)의 위에 CMOS(21)를 덮도록 제공된다. 절연막(22)의 바닥면은 절연막(26)의 상단표면과 접하게 된다. 또, 인덕터(23)가 절연막(22)상에 있으며 CMOS(21) 위쪽 영역으로부터 떨어져 위치한 영역, 즉, 절연막(26)에 대응하는 영역에 형성된다. 절연막(22) 및 인덕터(23)의 구성들은 전술한 제1실시예에 따른 절연막(22) 및 인덕터(23)의 구성들과 동일하다.
도 6에 보인바와 같이, 인덕터(23)는 원형고리형상으로 한번 감긴 전선이고 그것의 직경은 예를 들면 50㎛이고 전선폭은 예를 들면 10㎛이다. 쌍을 이루는 단자부들(24)은 인덕터(23)의 각각의 끝들에 연결된다. 또, 도 6에 보인바와 같이, 절연막(22)은 인덕터(23) 및 단자부들(24) 아래에 제공되며, 절연막(26)은 인덕터(23) 아래에 위치된 절연막(22) 아래 영역에 격자형으로 제공된다. 그리고, 절연막(26)의 바깥가장자리는 평면도로 보았을 때 인덕터(23)의 바깥가장자리 바깥쪽에 놓인다. 또, CMOS(21)는 절연막(22) 아래의 영역으로부터 떨어져 있는 위치의영역에서 인덕터(23) 바로 아래에 위치된 부분에 형성된다.
다음으로, 이 실시예에 따른 집적회로(31)를 위한 제조방법이 설명된다. 도 7a 내지 7c는 이 실시예에 따른 집적회로를 위한 제조방법을 공정순서로 보여주는 단면도들이다. 먼저, 도 7a에 보인바와 같이, p-형 또는 p--형 실리콘으로 만들어지고 예를 들면 대략 700㎛의 두께를 갖는 반도체기판(2)이 준비된다. 다음으로, 매립절연산화막인 BOX층(3)이 반도체기판(2)상에 형성된다. BOX층(3)의 두께는 예를 들면 0.2㎛ 내지 10㎛의 범위에 있다. 다음에, p-형 SOI층(4)이 BOX층(3)상에 형성된다.
다음으로, 도 7b에 보인바와 같이, BOX층(3)에 도달하는 깊은 트렌치(27)가, p-형 SOI층(4)의 일부에, 반도체기판(2)의 표면에 수직한 방향에서 보았을 때, 격자형으로 만들어지고, 절연재료가 깊은 트렌치(27)를 채워, 격자형의 절연막(26)이 형성된다.
다음으로, 도 7c에 보인바와 같이, CMOS(21)가 절연막(26)이 형성되지 않은 p-형 SOI층(4)의 표면층부분의 영역에 기존의 방법에 따라 형성된다. CMOS(21)의 구성은 전술한 바와 같다.
다음으로, 인덕터(23)를 제조하기 위해, 도 5에 보인바와 같이, 절연막(22)이 CMOS(21) 및 절연막(26) 위에 형성되고 원형고리형상으로 한번 감긴 전선(도 6 참조)이 절연막(26) 위쪽에 위치된 절연막(22)상의 영역에 알루미늄으로 형성된다.또, 쌍을 이루는 단자부들(24)이 인덕터(23)와의 접속을 이루도록 인덕터(23)의 각각의 끝들에 형성된다. 단자부들(24)은 절연막(22)의 전선들(미도시)에 연결된다. 이로써, 이 실시예에 따른 집적회로(31)가 제조된다.
이 실시예에 따르면, 전술한 제1실시예에 따른 효과 이외에도, 절연막(26)이 격자형으로 형성되기 때문에, 집적회로(1)에서 절연막(26)을 형성하는 것이 절연막(5)을 형성하는 것보다 쉽게 되는 효과가 얻어진다.
다음으로, 이 발명의 제3실시예가 설명된다. 도 8은 이 발명의 제3실시예에 따른 집적회로를 보여주는 단면도이고 도 9는 이 집적회로를 보여주는 단면도이다. 이 실시예에 따른 집적회로의 구성요소들 중에서 전술한 제1실시예에 따른 집적회로(1)의 구성요소들과 동일한 구성요소들에는 동일한 부호들이 부여되고 그 상세한 설명은 생략된다.
도 8에 보인바와 같이, 이 실시예에 따른 집적회로(32)는 제1실시예에 따른 집적회로의 절연막(5)(도 2 참조)이 2층의 절연막들(28 및 29)에 의해 대체된 구성을 가진다. 집적회로(32)의 구성에서 위의 설명한 것 이외의 부분들은 제1실시예에 따른 집적회로(1)의 구성과 동일하다. 즉, 이 실시예에 따른 집적회로(32)에는 p-형 또는 p--형으로 만들어진 반도체기판(2)이 제공되며 BOX층(3)이 반도체기판(2)상에 제공되고, 또, p-형 SOI층(4)이 BOX층(3)상에 제공된다. 절연막들(28 및 29)은 p-형 SOI층(4)이 부분들에 매립된다. 절연막들(28 및 29)은 예를 들면 실리콘산화막들이고 절연막(28)의 바닥면은 BOX층(3)의 상단표면과 접하게 되고 절연막(28)의 상단표면은 절연막(29)의 바닥면과 접하게 된다. 절연막들(28 및 29)은 후속하는 공정에서 인덕터(30)가 형성되는 인덕터형성영역에 형성된다. 또, 절연막들(28 및 29)이 매립되지 않은 p-형 SOI층(4)의 표면 영역의 일부에 CMOS(21)가 형성된다. CMOS(21)의 구성은 전술한 제1실시예에 따른 CMOS(21)의 구성과 동일하다.
절연막(22)이 절연막(29)의 위쪽에 제공되며 CMOS(21)상에 CMOS(21)를 덮도록 제공된다. 절연막(22)의 바닥면은 절연막(29)의 상단표면과 접하게 된다. 또, 인덕터(30)가 CMOS(21)로부터 떨어져 위치된 절연막(22)의 영역 위에, 즉, 절연막(29)에 대응하는 영역에 형성된다. 절연막(22)의 구성은 전술한 제1실시예에 따른 절연막(22)의 구성과 동일하다.
도 9에 보인바와 같이, 인덕터(30)는 정사각형 형상으로 한번 감긴 전선이고 알루미늄으로 만들어지며, 이 전선고리 안쪽의 가로방향 및 세로방향 길이들은 예를 들면 50㎛이며, 이 전선의 폭은 예를 들면 10㎛이고 그 두께는 예를 들면 2㎛이다. 쌍을 이루는 단자부들(24)은 인덕터(30)의 끝들에 각각 연결된다. 또, 도 9에 보인바와 같이, 절연막(22)은 인덕터(20)의 아래와 단자부들(24) 및 절연막(29) 아래에 제공되며(도 8 참조), 절연막(28)은 인덕터(30) 아래에 위치된 절연막(22) 아래에 형성된다. 여기서, 절연막(28)의 바깥가장자리는 평면도로 보았을 때 인덕터(30)의 주변가장자리의 바깥쪽에 놓인다. 또, CMOS(21)는 인덕터(30) 바로 아래 영역으로부터 떨어져 위치된 절연막(22) 아래 영역의 일부에 형성된다.
다음으로, 이 실시예에 따른 집적회로(32)를 위한 제조방법이 설명된다. 도10a 내지 10c는 이 실시예에 따른 집적회로를 위한 제조방법을 공정순서로 보여주는 단면들이다. 먼저, 도 10a에 보인바와 같이, 매립절연산화막이 되는 BOX층(3)이, p-형 또는 p--형 실리콘으로 만들어지고 예를 들면 대략 700㎛의 두께를 갖는 반도체기판(2)상에 형성된다. 그 후, p-형 SOI층(4)이 BOX층(3)상에 형성된다.
다음으로, 도 10b에 보인바와 같이, 얕은 트렌치들(33)이 p-형 SOI층(4)의 표면층부분에 만들어진다. 얕은 트렌치들(33)은, 후속하는 공정에서 CMOS(21)가 형성되는 능동소자형성영역과 후속하는 공정에서 인덕터(30)가 형성되는 인턱터형성영역 둘 다에 만들어진다. 다음으로, BOX층(3)에 도달하는 깊은 트렌치(34)가 인덕터형성영역에 만들어진 얕은 트렌치(33)의 바닥에 만들어진다. 이어서, 절연재료가 얕은 트렌치들(33)과 깊은 트렌치들(34)에 채워져, 소자분리절연체들(20)이 능동소자형성영역의 얕은 트렌치들(33) 내에 형성되고 절연막들(28 및 29)이 인덕터형성영역의 깊은 트렌치(34) 내와 얕은 트렌치들(33) 내에 각각 형성된다.
다음으로, 도 10c에 보인바와 같이, CMOS(21)가 p-형 SOI층(4)의 표면의 소자분리절연체들(20)에 의하여 정해진 영역에 기존의 방법에 따라 형성된다. CMOS(21)의 구성은 전술한 바와 같다.
다음으로, 도 8에 보인바와 같이, 절연막(22)이 CMOS(21)과 절연막(29) 위에 형성되고, 한번 감긴 사각형고리형상의 전선(도 9 참조)이 절연막(29) 위쪽에 위치된 절연막(22)의 영역에 알루미늄으로 형성되어 인덕터(30)가 제조된다. 또, 쌍을이루는 단자부들(24)이 인덕터(30)에 접속되도록 형성된다. 단자부들(24)은 또한 절연막(22)의 전선들(미도시)에 연결된다. 이로써, 이 실시예에 따른 집적회로(32)가 제조된다.
다음으로, 이 발명의 제4실시예가 설명된다. 도 11은 이 발명의 제4실시예에 따른 집적회로를 보여주는 단면도이고 도 12는 이 집적회로를 보여주는 평면도이다. 이 실시예에 따른 집적회로의 구성요소들 중에서 전술한 제1 내지 제3실시예들에 따른 집적회로들의 구성요소들과 동일한 구성요소들에는 동일한 부호들이 부여되고 그 상세한 설명은 생략된다.
도 11에 보인바와 같이, 이 실시예에 따른 집적회로(35)는 전술한 제3실시예에 따른 집적회로(32)의 절연막(28)(도 8 참조)이 방사상의 절연막(36)으로 대체된 구성을 가진다. 이 실시예의 집적회로(35)의 구성에서 전술한 것 이외의 부분들은 전술한 제3실시예에 따른 집적회로(32)의 구성과 동일하다. 즉, 이 실시예에 따른 집적회로(35)에는 p-형 또는 p--형 실리콘으로 만들어진 반도체기판(2)이 제공되며 BOX층(3)은 반도체기판(2)상에 제공되고, 또, p-형 SOI층(4)이 BOX층(3)상에 제공된다. 절연막들(36 및 29)이 p-형 SOI층(4)이 부분들에 매립된다. 절연막들(36 및 29)은 예를 들면 실리콘산화막들이고 절연막(36)의 바닥면은 BOX층(3)의 상단표면과 접하게 되는 반면 절연막(36)의 상단표면은 절연막(29)의 바닥표면과 접하게 된다. 절연막(36)은 반도체기판(2)의 표면에 수직한 방향에서 보았을 때 방사형상이다.또, CMOS(21)가 p-형 SOI층(4)이 표면의 영역 중 절연막들(36 및 29)이 매립되지 않은 부분에 형성된다. CMOS(21)의 구성은 전술한 제1실시예에 따른 CMOS(21)의 구성과 동일하다.
절연막(22)이 절연막(29) 및 CMOS(21) 위에 CMOS(21)를 덮도록 제공된다. 절연막(22)의 바닥면은 절연막(29)의 상단표면과 접하게 된다. 또, CMOS(21)로부터 떨어져 위치된 절연막(22)상의 영역에, 즉, 절연막(29)에 대응하는 영역에 인덕터(30)가 형성된다. 절연막(22) 및 인덕터(30)의 구성들은 전술한 제3실시예에 따른 절연막(22) 및 인덕터(30)의 구성들과 동일하다.
도 12에 보인바와 같이, 인덕터(30)는 한번 감긴 정사각형고리형상의 전선으로 알루미늄으로 만들어지고, 전선고리 내측의 가로 및 세로길이들은 예를 들면 50㎛이며, 이 전선의 폭은 예를 들면 10㎛이고 그 두께는 예를 들면 2㎛이다. 쌍을 이루는 단자부들(24)이 인덕터(30)의 끝들에 각각 연결된다. 또, 도 12에 보인바와 같이, 절연막(22)은 인덕터(30) 아래와 단자부들(24) 아래에 제공되고 절연막(29)(도 11 참조)과 절연막(36)은 인덕터(30) 아래에 위치된 절연막(22) 아래에 형성된다. 절연막(36)은, 얇은 직사각형 스트립형상이고 인덕터(30)의 중앙부분 아래 위치를 중심으로 방사형태로 배치된 복수개의 부분들로 형성된다. 또, CMOS(21)가 인덕터(30) 바로 아래의 영역으로부터 떨어져 있는 절연막(22) 아래의 영역에 형성된다.
다음으로, 이 실시예에 따른 집적회로(35)를 위한 제조방법이 설명된다. 도13a 내지 13c는 이 실시예에 따른 집적회로를 위한 제조방법을 공정순서로 보여주는 단면도들이다. 먼저, 도 13a에 보인바와 같이, p-형 또는 p--형 실리콘으로 만들어지고 예를 들면 대략 700㎛의 두께를 갖는 반도체기판(2)상에 BOX층(3)이 형성되고 p-형 SOI층(4)이 BOX층(3)상에 형성된다.
다음으로, 도 13b에 보인바와 같이, 얕은 트렌치들(33)이 p-형 SOI층(4)의 표면층부분에 만들어진다. 얕은 트렌치들(33)은, 후속하는 공정에서 CMOS(21)가 형성되는 능동소자형성영역과 후속하는 공정에서 인덕터(30)가 형성되는 인덕터형성영역 둘 다에 만들어진다. 다음으로, BOX층(3)에 도달하는 깊은 트렌치(37)가, 인덕터형성영역에 만들어진 얕은 트렌치(33)의 바닥에, 반도체기판(2)의 표면에 수직한 방향에서 보았을 때 방사형태로 만들어진다. 이어서, 절연재료가 얕은 트렌치들(33)과 깊은 트렌치(37)에 채워져 소자분리절연체들(20)이 능동소자형성영역의 얕은 트렌치들(33) 내에 형성되고, 절연막들(36 및 29)이 인덕터형성영역의 깊은 트렌치(37)내와 얕은 트렌치들(33)내에 각각 형성된다.
다음으로, 도 13c에 보인바와 같이, 기존의 방법에 따라, 소자분리절연체들(20)이 형성되는 p-형 SOI층(4)의 표면층영역의 부분에, 즉, 능동소자형성영역에 CMOS(21)가 형성된다. CMOS(21)의 구성은 전술한 바와 같다.
다음으로, 도 11에 보인바와 같이, 절연막(22)이 CMOS(21) 및 절연막(29) 위에 형성되고 인덕터(30)가 절연막(29)에 대응하는 절연막(22) 영역 위에 형성된다. 다음으로, 쌍을 이루는 단자부들(24)(도 12 참조)이 인덕터(30)에 연결되도록 인덕터(30)의 끝들에 형성된다. 단자부들(24)은 절연막(22)의 전선들(미도시)에도 연결된다. 이로써, 이 실시예에 따른 집적회로(35)가 제조된다.
이 실시예에 따르면, 전술한 제3실시예에 따른 효과들에 더하여, 절연막(36)이 격자형으로 형성되기 때문에, 집적회로(32)에 절연막(36)을 형성하는 것이 절연막(28)(도 8 참조)으로 형성하는 것보다 쉽게 된다는 효과가 얻어진다.
이상 설명한 바와 같이, 본 발명에 따르면, 절연막이 능동소자 및 반도체기판 사이에 제공되므로, 능동소자 및 반도체기판 사이의 기생용량이 줄어들 수 있어 능동소자의 동작속도는 증가될 수 있고, 능동소자의 래치업이 방지될 수 있다. 또, 연속하는 절연층이 인덕터 및 반도체기판 사이의 제1 내지 제3절연막들로 형성될 수 있으므로, 반도체기판 내의 와전류가 억제될 수 있고, 동시에, 인덕터 및 기판 사이의 기생용량이 감소될 수 있다. 그 결과, 인덕터의 Q값은 증가될 수 있고 인덕터의 특성은 향상될 수 있다.

Claims (13)

  1. 반도체기판;
    상기 반도체기판 위에 제공된 제1절연막;
    상기 제1절연막 위에 국부적으로 형성된 제2절연막;
    상기 제2절연막이 형성되지 않은 상기 제1절연막 상의 영역에 형성된 반도체층;
    상기 반도체층의 표면에 형성된 소자분리절연체;
    상기 소자분리절연체에 의해 구획된 능동소자형성영역에 형성된 능동소자;
    상기 제2절연막 및 상기 반도체층 위에 형성된 제3절연막; 및
    상기 제2절연막 위쪽에 위치된 상기 제3절연막의 부분 위에 형성된 인덕터를 포함하는 집적회로.
  2. 반도체기판;
    상기 반도체기판 위에 제공된 제1절연막;
    상기 제1절연막 위에 국부적으로 형성된 제2절연막;
    상기 제2절연막 위에 형성된 제4절연막;
    상기 제2절연막과 상기 제4절연막의 어느 것도 형성되지 않은 상기 제1절연막 상의 영역에 형성된 반도체층;
    상기 반도체층의 표면에 형성된 소자분리절연체;
    상기 소자분리절연체에 의해 구획된 능동소자형성영역에 형성된 능동소자;
    상기 제4절연막 및 상기 반도체층 위에 형성된 제3절연막; 및
    상기 제2절연막 위쪽에 위치된 상기 제3절연막의 부분 위에 형성된 인덕터를 포함하는 집적회로.
  3. 제1항 또는 제2항에 있어서, 상기 반도체기판은 상기 반도체층의 저항률보다 큰 저항률을 갖는 집적회로.
  4. 제1항 또는 제2항에 있어서, 상기 반도체기판의 저항률은 10Ωㆍ㎝이상인 집적회로.
  5. 제1항 또는 제2항에 있어서, 상기 절연막의 바깥가장자리는, 상기 반도체기판의 표면에 수직한 방향에서 보았을 때, 상기 인덕터의 바깥가장자리의 바깥쪽에 놓이는 집적회로.
  6. 제1항 또는 제2항에 있어서, 상기 제2절연막은, 상기 반도체기판의 표면에 수직한 방향에서 보았을 때, 격자형으로 형성된 집적회로.
  7. 제1항 또는 제2항에 있어서, 상기 제2절연막은, 상기 반도체기판의 표면에 수직한 방향에서 보았을 때 직사각형 스트립형상의 부분들이 방사형태로 배치되도록, 상기 직사각형 스트립형상의 복수개의 부분들로 형성된 집적회로.
  8. 제1항 또는 제2항에 있어서, 상기 제2절연막은, 상기 반도체기판의 표면에 수직한 방향에서 보았을 때, 얇은 직사각형 스트립형상의 부분들은 이것들의 길이방향들이 서로 평행하게 되는 방식으로 배치되도록, 상기 얇은 직사각형 스트립형상의 복수개의 부분들로 형성된 집적회로.
  9. 집적회로를 위한 제조방법에 있어서,
    반도체기판 위에 제1절연막을 형성하는 단계;
    상기 제1절연막 위에 반도체층을 형성하는 단계;
    상기 반도체층 내에 상기 제1절연막에 도달하는 트렌치를 만드는 단계;
    절연재료를 상기 트렌치에 채움으로써 상기 반도체층과 동일한 층에 제2절연막을 형성하는 단계;
    상기 제2절연막이 형성되지 않은 상기 반도체층의 표면에 소자분리절연체를 형성하는 단계;
    상기 소자분리절연체에 의해 구획된 능동소자형성영역에 능동소자를 형성하는 단계;
    상기 반도체층 및 상기 제2절연막 위에 제3절연막을 형성하는 단계; 및
    상기 제2절연막 위쪽의 상기 제3절연막의 부분 위에 인덕터를 형성하는 단계를 포함하는 집적회로 제조방법.
  10. 집적회로를 위한 제조방법에 있어서,
    반도체기판 위에 제1절연막을 형성하는 단계;
    상기 제1절연막 위에 반도체층을 형성하는 단계;
    상기 반도체층의 표면에 제1트렌치를 국부적으로 만드는 단계;
    상기 반도체층의 표면에 상기 제1절연막에 도달하는 제2트렌치를 만드는 단계;
    절연재료를 상기 제1트렌치에 채움으로써 소자분리절연체를 형성하는 단계;
    절연재료를 상기 제2트렌치에 채움으로써 제2절연막을 형성하는 단계;
    상기 소자분리절연체에 의해 구획된 능동소자형성영역에 능동소자를 형성하는 단계;
    상기 반도체층 및 상기 제2절연막 위에 제3절연막을 형성하는 단계; 및
    상기 제2절연막 위쪽의 상기 제3절연막의 부분 위에 인덕터를 형성하는 단계를 포함하는 집적회로 제조방법.
  11. 집적회로를 위한 제조방법에 있어서,
    반도체기판 위에 제1절연막을 형성하는 단계;
    상기 제1절연막 위에 반도체층을 형성하는 단계;
    상기 반도체층의 표면에 제1트렌치 및 제2트렌치를 만드는 단계;
    상기 제2트렌치 내에 상기 제1절연막에 도달하는 제3트렌치를 국부적으로 만드는 단계;
    절연재료를 상기 제1 내지 제3트렌치들에 채움으로써, 상기 제1트렌치 내에 소자분리절연체를 형성하고, 동시에, 상기 제2 및 제3트렌치들 내에 2층의 절연막이 되는 제4 및 제2절연막들을 형성하는 단계;
    상기 소자분리절연체에 의해 구획된 능동소자형성영역에 능동소자를 형성하는 단계;
    상기 반도체층 및 상기 제2절연막 위에 제3절연막을 형성하는 단계; 및
    상기 제4절연막 위쪽의 상기 제3절연막의 부분 위에 인덕터를 형성하는 단계를 포함하는 집적회로 제조방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체기판은 상기 반도체층의 저항률보다 큰 저항률을 가지는 집적회로 제조방법.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체기판의 저항률은 10Ωㆍ㎝ 이상인 집적회로 제조방법.
KR1020020062530A 2001-10-19 2002-10-14 집적회로 및 그 제조방법 KR20030035900A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001322299A JP3898025B2 (ja) 2001-10-19 2001-10-19 集積回路及びその製造方法
JPJP-P-2001-00322299 2001-10-19

Publications (1)

Publication Number Publication Date
KR20030035900A true KR20030035900A (ko) 2003-05-09

Family

ID=19139370

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020062530A KR20030035900A (ko) 2001-10-19 2002-10-14 집적회로 및 그 제조방법

Country Status (3)

Country Link
US (1) US6849913B2 (ko)
JP (1) JP3898025B2 (ko)
KR (1) KR20030035900A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883036B1 (ko) * 2007-07-25 2009-02-09 주식회사 동부하이텍 반도체 소자용 인덕터 및 그 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635550B2 (en) * 2000-12-20 2003-10-21 Texas Instruments Incorporated Semiconductor on insulator device architecture and method of construction
JP4651920B2 (ja) * 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
CN1282246C (zh) * 2003-09-01 2006-10-25 上海宏力半导体制造有限公司 可阻断寄生损失电流的高功率射频集成电路及其制造方法
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US20100230776A1 (en) * 2007-12-11 2010-09-16 Bishnu Prasanna Gogoi Semiconductor structure and method of manufacture
JP2009147150A (ja) 2007-12-14 2009-07-02 Nec Electronics Corp 半導体装置
JP5324829B2 (ja) * 2008-06-05 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US7935549B2 (en) 2008-12-09 2011-05-03 Renesas Electronics Corporation Seminconductor device
CN101908535A (zh) * 2010-06-11 2010-12-08 上海宏力半导体制造有限公司 集成电感及其制造方法
US9093564B2 (en) * 2013-03-20 2015-07-28 International Business Machines Corporation Integrated passive devices for FinFET technologies
JP2013239731A (ja) * 2013-07-19 2013-11-28 Renesas Electronics Corp 半導体装置
JP5968968B2 (ja) * 2014-09-19 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321802A (ja) 1997-05-22 1998-12-04 Toshiba Corp インダクタ素子
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
KR19990070958A (ko) 1998-02-26 1999-09-15 윤종용 반도체 집적회로용 유도성 소자
JP4540146B2 (ja) * 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100883036B1 (ko) * 2007-07-25 2009-02-09 주식회사 동부하이텍 반도체 소자용 인덕터 및 그 제조 방법

Also Published As

Publication number Publication date
JP3898025B2 (ja) 2007-03-28
US6849913B2 (en) 2005-02-01
JP2003133431A (ja) 2003-05-09
US20030075776A1 (en) 2003-04-24

Similar Documents

Publication Publication Date Title
TWI407548B (zh) 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體
KR100456691B1 (ko) 이중격리구조를 갖는 반도체 소자 및 그 제조방법
KR100707045B1 (ko) 내부의 링형 게이트를 구비한 버티컬 전계 효과 트랜지스터 및 그 제조 방법
JP3942264B2 (ja) 半導体基板上に形成されるインダクタンス素子
CN102804376B (zh) 充电保护装置
US6570229B1 (en) Semiconductor device
US6693325B1 (en) Semiconductor device having silicon on insulator and fabricating method therefor
JP2002124681A (ja) 半導体装置
KR20030035900A (ko) 집적회로 및 그 제조방법
JP6009139B2 (ja) 半導体装置及び半導体装置の製造方法
CN105830223A (zh) 半导体装置
TWI414023B (zh) 用於製造一半導體器件的方法
US8227857B2 (en) Planar extended drain transistor and method of producing the same
US20070278613A1 (en) Semiconductor device
JP5331497B2 (ja) 半導体装置およびその製造方法
TW201240085A (en) Ultra-high voltage n-type-metal-oxide-semiconductor (UHV NMOS) device and methods of manufacturing the same
JP3898024B2 (ja) 集積回路及びその製造方法
JP2005505136A (ja) 薄膜シリコン・オン・インシュレータ（ｓｏｉ）高電圧装置構造
JP6234715B2 (ja) 半導体装置
JPH09246562A (ja) Ｓｏｉ構造の半導体装置
JP6533266B2 (ja) 半導体装置
JP2010219440A (ja) 半導体装置及びその製造方法
KR20040081048A (ko) 반도체 장치 및 그 제조 방법
JP4260777B2 (ja) 半導体装置及びその製造方法
JPH01223769A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application