JP3898025B2 - 集積回路及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体）、ＴＦＴ（thin-film transistor：薄膜トランジスタ）等の能動素子及びインダクタを具備する集積回路並びにその製造方法に関し、特に、能動素子の高速化を図ると共にインダクタの特性の向上を図った集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ、ＴＦＴ等の能動素子及びインダクタを備えた集積回路は、Ｐ＋バルク基板上にＰ型不純物を含むエピタキシャル層が形成されてなる標準基板上に作製されている。
【０００３】
図１３は従来の集積回路を示す断面図である。この従来の集積回路の基板には、Ｐ＋バルク基板５１上にＰ−エピタキシャル層５２が形成された標準基板を使用する。Ｐ＋バルク基板５１の抵抗率は約０．０１Ω・ｃｍ、厚さは約７００μｍであり、Ｐ−エピタキシャル層５２の抵抗率は約１０Ω・ｃｍ、厚さは約５μｍである。Ｐ−エピタキシャル層５２の表面における一部の領域には、能動素子であるＣＭＯＳ５５が設けられており、ＣＭＯＳ５５はＰ−ウエル５３及びＮ−ウエル５４を含んでいる。Ｐ−エピタキシャル層５２上におけるＣＭＯＳ５５が設けられていない領域には絶縁膜５６が設けられており、ＣＭＯＳ５５及び絶縁膜５６上には絶縁膜５７が設けられている。絶縁膜５７上における絶縁膜５６上に相当する領域の一部にはインダクタ５８が設けられている。図１３に示す集積回路においては、Ｐ＋バルク基板５１及びＰ−エピタキシャル層５２からなる標準基板を使用することにより、ＣＭＯＳ５５におけるラッチアップを抑制すると共に、ＣＭＯＳ５５における不純物のゲッタリングを促進することができる。
【０００４】
しかしながら、この図１３に示す従来の集積回路においては、Ｐ＋バルク基板５１の抵抗率が約０．０１Ω・ｃｍと低いため、このＰ＋バルク基板５１内をうず電流が流れてしまい、インダクタ５８の動作に伴って、うず電流損失が発生するという問題点がある。この結果、インダクタ５８のＱ値が低下し、インダクタ５８の特性が劣化する。また、インダクタ５８とＰ＋バルク基板５１との間に寄生容量が発生してしまい、インダクタ５８の特性が劣化する。更に、ＣＭＯＳ５５とＰ＋バルク基板５１との間にも寄生容量が発生してしまい、ＣＭＯＳ５５の高速化を図れないという問題点もある。
【０００５】
特開平１０−３２１８０２号公報には、インダクタの下の基板の表層に溝を形成し、この溝内に絶縁物質を充填する技術が開示されている。これにより、うず電流のパスを短くしてうず電流の発生を抑制することができると記載されている。
【０００６】
また、特開平１１−２７４４１２号公報にも、特開平１０−３２１８０２号公報と同様に、インダクタの下の基板の表層に溝を形成し、この溝内に絶縁物質を充填する技術が開示されている。これにより、基板の実効的な表面積を減らし、寄生容量を低減することができると記載されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。特開平１０−３２１８０２号公報及び特開平１１−２７４４１２号公報に開示されている技術においては、深い溝を形成することが極めて困難である。このため、これらの技術においては、十分に深い溝を形成することができず、インダクタの特性を十分に向上させられる程度に十分な厚さを持った絶縁膜を形成することができない。従って、特開平１０−３２１８０２号公報に開示されている技術では、インダクタの特性を向上させる効果は不十分である。また、この技術によっては能動素子の高速化を図ることができない。また、特開平１１−２７４４１２号公報に開示されている技術においても、十分な厚さを持った絶縁膜を形成することができないため、インダクタの特性を向上させる効果は不十分である。また、この技術によっても能動素子の高速化を図ることができない。従って、特開平１０−３２１８０２号公報及び特開平１１−２７４４１２号公報に開示されている技術を適用しても、能動素子及びインダクタの特性を十分に向上させることができない。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路において、能動素子のラッチアップ特性を維持しつつ高速化を図ると共に、インダクタの特性の向上を図った集積回路及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る集積回路は、半導体基板と、この半導体基板上に設けられた第１絶縁膜と、この第１絶縁膜上に局部的に形成された第２絶縁膜と、この第２絶縁膜が形成されている領域上を連続的に覆うように前記第２絶縁膜上に形成された第４絶縁膜と、前記第１絶縁膜上における前記第２絶縁膜及び前記第４絶縁膜が形成されていない領域に形成された半導体層と、この半導体層の表面に形成され、前記第４絶縁膜と実質的に同一の膜厚を有する素子分離絶縁膜と、この素子分離絶縁膜により仕切られた能動素子形成領域に形成された能動素子と、前記第４絶縁膜及び前記半導体層上に形成された第３絶縁膜と、この第３絶縁膜上における前記第４絶縁膜の上方に形成されたインダクタと、を有することを特徴とする。
【００１０】
本発明においては、能動素子と半導体基板との間に第１絶縁膜を設けることにより、能動素子と半導体基板との間の寄生容量を低減し、能動素子の動作速度を向上させることができる。また、能動素子のラッチアップも防止できる。更に、インダクタと半導体基板との間に第１乃至第４の絶縁膜により連続的な絶縁体層を形成することにより、半導体基板内におけるうず電流を抑制することができると共に、インダクタと基板との間の寄生容量を低減することができる。この結果、インダクタのＱ値を向上させ、インダクタの特性を向上させることができる。
【００１２】
また、前記半導体基板が前記半導体層よりも抵抗率が高いことが好ましく、前記半導体基板の抵抗率が１０Ω・ｃｍ以上であることがより好ましい。これにより、半導体基板内のうず電流をより一層抑制することができる。
【００１３】
更にまた、前記第２絶縁膜は半導体基板の表面に垂直な方向から見て格子状に形成してもよく、又は、前記第２絶縁膜を複数の短冊状の部分から構成し、この短冊状の部分を前記半導体基板の表面に垂直な方向から見て放射状若しくは相互に平行に配置してもよい。これにより、第２絶縁膜の形成が容易になる。
【００１６】
本発明に係る集積回路の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、この第１絶縁膜上に半導体層を形成する工程と、この半導体層の表面に第１トレンチ及び前記第１トレンチと実質的に同一の深さを有する第２トレンチを形成する工程と、この第２トレンチ内に局所的に前記第１絶縁膜まで到達する第３トレンチを形成する工程と、前記第１乃至第３トレンチに絶縁物質を埋め込み前記第１トレンチ内に素子分離絶縁膜を形成すると共に、前記第２及び第３トレンチ内に第４及び第２絶縁膜からなる２層の絶縁膜を形成する工程と、前記素子分離絶縁膜により仕切られた能動素子形成領域に能動素子を形成する工程と、前記半導体層及び前記第４絶縁膜上に第３絶縁膜を形成する工程と、この第３絶縁膜上における前記第４絶縁膜の上方にインダクタを形成する工程と、を有することを特徴とする。
【００１７】
【発明の実施の形態】
本発明者等は、前述の課題を解決するために鋭意実験研究した結果、以下に示す知見を得た。即ち、特開平１０−３２１８０２号公報に開示されている技術においては、基板表層に溝を形成し、この溝内に絶縁物質を充填しているが、この溝を深く掘ることが困難であるため、形成する絶縁層の厚さが不十分となる。また、溝間の基板においてうず電流が発生してしまう。このため、インダクタの特性を向上させる効果は不十分である。
【００１８】
また、特開平１１−２７４４１２号公報に開示されている技術においては、基板の実効的な表面積を低減させているが、この技術においても、溝を深く掘ることが困難であるため、形成する絶縁層の厚さが不十分となる。このため、寄生容量の低減が十分ではなく、従って、インダクタの特性を向上させる効果は不十分である。
【００１９】
そこで、本発明においては、能動素子のラッチアップ特性を維持して高速化を図りつつ、インダクタの特性を向上させるために、半導体基板上に絶縁膜を形成し、この絶縁膜上に能動素子を形成するための半導体層を形成し、この半導体層に前記絶縁膜に到達するトレンチを形成してこのトレンチ内に絶縁物質を埋め込むことにより、前記絶縁膜と前記能動素子上に形成する絶縁膜とをつなぎ、インダクタと半導体基板との間に連続的な絶縁体層を設ける技術を開発し、本発明を完成した。
【００２０】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の参考例について説明する。図１は本発明の第１の参考例に係る集積回路を示す断面図であり、図２はこの集積回路を示す平面図である。
【００２１】
図１に示すように、本参考例に係る集積回路１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２の厚さは例えば約７００μｍであり、抵抗率は例えば１０乃至１０００Ω・ｃｍである。半導体基板２上には、埋込酸化膜である絶縁性のＢＯＸ層３が設けられている。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍである。ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の厚さは例えば約０．２μｍであり、抵抗率は半導体基板２の抵抗率よりも低く、例えば約１０Ω・ｃｍである。ｐ−型ＳＯＩ層４の一部には絶縁膜５が局部的に埋め込まれている。絶縁膜５はｐ−型ＳＯＩ層４と同層であり、ＢＯＸ層３に接している。即ち、絶縁膜５が形成されている領域にはｐ−型ＳＯＩ層４は存在しない。絶縁膜５は例えばシリコン酸化膜からなる。
【００２２】
ｐ−型ＳＯＩ層４の表面にはＰ−ウエル６が設けられ、このＰ−ウエル６に隣接するようにＮ−ウエル７が設けられている。Ｐ−ウエル６の表面には１対のｎ＋型ソース・ドレイン領域８が相互に対向するように設けられ、ｎ＋型ソース・ドレイン領域８間はチャネル領域９になっている。チャネル領域９上にはゲート絶縁膜１０が設けられ、ゲート絶縁膜１０上にはゲート電極１１が設けられている。ｎ＋型ソース・ドレイン領域８上におけるゲート絶縁膜１０及びゲート電極１１に隣接する領域には、ゲート絶縁膜１０及びゲート電極１１を挟むように１対の側壁１２が設けられている。
【００２３】
同様に、Ｎ−ウエル７の表面には１対のｐ＋型ソース・ドレイン領域１３が相互に対向するように設けられ、ｐ＋型ソース・ドレイン領域１３間はチャネル領域１４になっている。チャネル領域１４上にはゲート絶縁膜１５が設けられ、ゲート絶縁膜１５上にはゲート電極１６が設けられている。ｐ＋型ソース・ドレイン領域１３上におけるゲート絶縁膜１５及びゲート電極１６に隣接する領域には、ゲート絶縁膜１５及びゲート電極１６を挟むように１対の側壁１７が設けられている。また、Ｐ−ウエル６におけるＮ−ウエル７に隣接していない側にはｐ＋領域からなる電極１８が設けられ、Ｎ−ウエル７におけるＰ−ウエル６に隣接していない側にはｎ＋領域からなる電極１９が設けられている。更に、電極１８とｎ＋型ソース・ドレイン領域８との間、ｎ＋型ソース・ドレイン領域８とｐ＋型ソース・ドレイン領域１３との間、ｐ＋型ソース・ドレイン領域１３と電極１９との間には夫々素子分離膜２０が設けられている。なお、素子分離膜２０の下面はＢＯＸ層３の上面には接触していない。Ｐ−ウエル６、Ｎ−ウエル７、１対のｎ＋型ソース・ドレイン領域８、１対のｐ＋型ソース・ドレイン領域１３、チャネル領域９及び１４、ゲート絶縁膜１０及び１５、ゲート電極１１及び１６、各１対の側壁１２及び１７、電極１８及び１９、素子分離膜２０並びにＰ−ウエル６及びＮ−ウエル７近傍のｐ−型ＳＯＩ層４により、ＣＭＯＳ２１が形成されている。
【００２４】
絶縁膜５及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜５の上面に接している。絶縁膜２２の厚さは例えば約５μｍであり、絶縁膜２２中には例えば４段の配線（図示せず）が埋め込まれている。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜５上に相当する領域にはインダクタ２３が形成されている。インダクタ２３は例えばアルミニウムからなり、厚さは例えば約２μｍである。
【００２５】
図２に示すように、インダクタ２３は１巻きの円形ループ状の配線であり、内側の直径は例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２３の両端には夫々１対の端子部２４が接続されている。また、図２に示すように、インダクタ２３及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の下方には絶縁膜５が設けられている。平面視で絶縁膜５の外縁はインダクタ２３の外縁よりも外側に配置されている。また、絶縁膜２２の下方におけるインダクタ２３の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００２６】
本参考例の集積回路１においては、ＣＭＯＳ２１の直下に絶縁性のＢＯＸ層３が設けられているため、ＣＭＯＳ２１と半導体基板２との間の寄生容量が低く、ＣＭＯＳ２１の動作速度を向上させることができる。また、ＣＭＯＳ２１のラッチアップ特性が良好である。更に、本参考例においては、半導体基板２上にＢＯＸ層３が設けられているため、ＣＭＯＳ２１への影響を考慮せずに半導体基板２を任意に選択することができる。このため、半導体基板２の抵抗率を１０乃至１０００Ω・ｃｍと高くすることができ、インダクタ２３の動作に伴って半導体基板２内にうず電流が流れることを抑制できる。更にまた、インダクタ２３と半導体基板２との間には、ＢＯＸ層３、絶縁膜５及び２２からなる連続した絶縁体層が形成されているため、半導体基板２内にうず電流が流れることをより一層防止できると共に、インダクタ２３と半導体基板２との間の寄生容量を低減することができる。この結果、インダクタ２３のＱ値を増加させ、インダクタ２３の特性を向上させることができる。なお、本参考例の集積回路１におけるインダクタ２３をシミュレーションにより評価した結果、インダクタ２３のＱ値は約４．８であった。これに対して、図１３に示す従来の集積回路におけるインダクタ５８のＱ値を同様のシミュレーションにより評価した結果、約３．０であった。
【００２７】
なお、本参考例においては、インダクタ２３が円形状である例を示したが、インダクタの形状は四角形、八角形等の多角形等、円形以外の形状であってもよい。また、本参考例においては、インダクタ２３の巻き数が１である例を示したが、巻き数は複数であってもよい。インダクタ２３の材料、大きさ、形状及び巻き数は、インダクタ２３に要求される特性に応じて適宜選択することができる。更に、本参考例においては、半導体基板としてｐ型のシリコン基板を使用する例を示したが、半導体基板はこれに限定されず、ｎ型のシリコン基板であってもよく、他の半導体からなる基板であってもよい。更にまた、本参考例においては平面視で絶縁膜５の外縁をインダクタ２３の外縁よりも外側に配置する例を示したが、絶縁膜５はインダクタ２３の下方に相当する領域の少なくとも一部にあれば、ある程度の効果が得られる。
【００２８】
次に、本参考例に係る集積回路１の製造方法について説明する。図３（ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図３（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。半導体基板２の抵抗率は例えば約１０乃至１０００Ω・ｃｍである。次に、この半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍとする。次いで、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００２９】
次に、図３（ｂ）に示すように、ｐ−型ＳＯＩ層４の一部にＢＯＸ層３まで到達するディープトレンチ２５を形成し、ディープトレンチ２５内に絶縁物質を埋め込み、絶縁膜５を局部的に形成する。なお、絶縁膜５は後の工程においてインダクタ２３が形成されるインダクタ形成領域に形成する。
【００３０】
次に、図３（ｃ）に示すように、ｐ−型ＳＯＩ層４の表面に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００３１】
次に、図１に示すように、ＣＭＯＳ２１及び絶縁膜５上に絶縁膜２２を形成する。絶縁膜２２中には例えば４段の配線（図示せず）を形成し、配線間は絶縁物質により充填する。絶縁膜２２の厚さは例えば約５μｍとする。次に、絶縁膜２２上における絶縁膜５上に相当する領域に、アルミニウムにより１巻きの円形ループ状の配線（図２参照）を形成し、インダクタ２３を作製する。また、インダクタ２３の両側には１対の端子部２４を形成し、インダクタ２３に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続する。これにより、本参考例に係る集積回路１を作製する。
【００３２】
次に、本発明の第２の参考例について説明する。図４は本発明の第２の参考例に係る集積回路を示す断面図であり、図５はこの集積回路を示す平面図である。なお、本参考例に係る集積回路の構成要素のうち、前述の第１の参考例に係る集積回路１と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００３３】
図４に示すように、本参考例に係る集積回路３１は、第１の参考例に係る集積回路１（図１参照）における絶縁膜５を絶縁膜２６に置き換えた構成となっている。集積回路３１における上記以外の構成は、第１の参考例に係る集積回路１の構成と同じである。即ち、集積回路３１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２上には、埋込酸化膜であるＢＯＸ層３が設けられている。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍである。ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部には絶縁膜２６が埋め込まれている。絶縁膜２６は例えばシリコン酸化膜からなり、その下面はＢＯＸ層３に接している。絶縁膜２６は、半導体基板２の表面に垂直な方向から見て、格子状に形成されている。なお、絶縁膜２６はインダクタ形成領域に形成される。また、ｐ−型ＳＯＩ層４の絶縁膜２６が埋め込まれていない領域の一部には、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前述の第１の参考例におけるＣＭＯＳ２１の構成と同一である。
【００３４】
絶縁膜２６及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜２６の上面に接している。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜２６上に相当する領域にはインダクタ２３が形成されている。絶縁膜２２及びインダクタ２３の構成は、前述の第１の参考例における絶縁膜２２及びインダクタ２３の構成と同一である。
【００３５】
図５に示すように、インダクタ２３は１巻きの円形ループ状の配線であり、内側の直径は例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２３の両端には夫々１対の端子部２４が接続されている。また、図５に示すように、インダクタ２３及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の下方には絶縁膜２６が格子状に形成されている。なお、平面視で絶縁膜２６の外縁はインダクタ２３の外縁よりも外側に配置されている。また、絶縁膜２２の下方におけるインダクタ２３の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００３６】
次に、本参考例に係る集積回路３１の製造方法について説明する。図６（ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図６（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。次に、この半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍとする。次いで、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００３７】
次に、図６（ｂ）に示すように、ｐ−型ＳＯＩ層４の一部にＢＯＸ層３まで到達するディープトレンチ２７を半導体基板２の表面に垂直な方向から見て格子状に形成し、ディープトレンチ２７内に絶縁物質を埋め込み、格子状の絶縁膜２６を形成する。
【００３８】
次に、図６（ｃ）に示すように、ｐ−型ＳＯＩ層４の表層部における絶縁膜２６が形成されていない領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００３９】
次に、図４に示すように、ＣＭＯＳ２１及び絶縁膜２６上に絶縁膜２２を形成し、縁膜２２上における絶縁膜２６上に相当する領域に、アルミニウムにより１巻きの円形ループ状の配線（図５参照）を形成し、インダクタ２３を作製する。また、インダクタ２３の両側には１対の端子部２４を形成し、インダクタ２３に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続される。これにより、本参考例に係る集積回路３１が作製される。
【００４０】
本参考例においては、前述の第１の参考例の効果に加えて、絶縁膜２６が格子状に形成されているため、絶縁膜２６は集積回路１における絶縁膜５（図１参照）よりも形成が容易であるという効果がある。
【００４１】
次に、本発明の第１の実施例について説明する。図７は本発明の第１の実施例に係る集積回路を示す断面図であり、図８はこの集積回路を示す平面図である。なお、本実施例に係る集積回路の構成要素のうち、前述の第１の参考例に係る集積回路１と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４２】
図７に示すように、本実施例に係る集積回路３２は、第１の参考例に係る集積回路１（図１参照）における絶縁膜５を２層の絶縁膜２８及び２９に置き換えた構成となっている。集積回路３２における上記以外の構成は、第１の参考例に係る集積回路１の構成と同じである。即ち、本実施例に係る集積回路３２においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられ、半導体基板２上にはＢＯＸ層３が設けられ、ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部には絶縁膜２８及び２９が埋め込まれている。絶縁膜２８及び２９は例えばシリコン酸化膜からなり、絶縁膜２８の下面はＢＯＸ層３の上面に接し、絶縁膜２８の上面は絶縁膜２９の下面に接している。なお、絶縁膜２８及び２９は後の工程においてインダクタ３０が形成されるインダクタ形成領域に形成される。また、ｐ−型ＳＯＩ層４の表面における絶縁膜２８及び２９が埋め込まれていない領域の一部には、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前述の第１の参考例におけるＣＭＯＳ２１の構成と同一である。
【００４３】
絶縁膜２９及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜２９の上面に接している。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜２９上に相当する領域にはインダクタ３０が形成されている。絶縁膜２２の構成は、前述の第１の実施例における絶縁膜２２の構成と同一である。
【００４４】
図８に示すように、インダクタ３０は正方形状の１巻きのループ状配線であり、アルミニウムからなり、配線内側の縦及び横の長さは例えば５０μｍ、配線の幅は例えば１０μｍ、配線の厚さは例えば２μｍである。インダクタ３０の両端には夫々１対の端子部２４が接続されている。また、図８に示すように、インダクタ３０及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の下方には絶縁膜２９（図７参照）及び絶縁膜２８が形成されている。なお、平面視で絶縁膜２８の外縁はインダクタ３０の外縁よりも外側に配置されている。また、絶縁膜２２の下方におけるインダクタ３０の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００４５】
次に、本実施例に係る集積回路３２の製造方法について説明する。図９（ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図９（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。その後、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００４６】
次に、図９（ｂ）に示すように、ｐ−型ＳＯＩ層４の表層部にシャロウトレンチ３３を形成する。シャロウトレンチ３３は、後の工程においてＣＭＯＳ２１を形成する能動素子形成領域及びインダクタ３０を形成するインダクタ形成領域の双方に形成する。次に、インダクタ形成領域に形成したシャロウトレンチ３３の底部に、ＢＯＸ層３まで到達するディープトレンチ３４を形成する。その後、シャロウトレンチ３３及びディープトレンチ３４内に絶縁物質を埋め込み、能動素子形成領域のシャロウトレンチ３３内には素子分離膜２０を形成し、インダクタ形成領域のディープトレンチ３４内及びシャロウトレンチ３３内には、夫々絶縁膜２８及び２９を形成する。
【００４７】
次に、図９（ｃ）に示すように、ｐ−型ＳＯＩ層４の表面における素子分離膜２０により区画した領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００４８】
次に、図７に示すように、ＣＭＯＳ２１及び絶縁膜２９上に絶縁膜２２を形成し、縁膜２２上における絶縁膜２９上に相当する領域に、アルミニウムにより１巻きの四角形状のループ状配線（図８参照）を形成し、インダクタ３０を作製する。また、１対の端子部２４を形成し、インダクタ３０に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続される。これにより、本実施例に係る集積回路３２が作製される。
【００４９】
次に、本発明の第２の実施例について説明する。図１０は本発明の第２の実施例に係る集積回路を示す断面図であり、図１１はこの集積回路を示す平面図である。なお、本実施例に係る集積回路の構成要素のうち、前述の第１及び第２の参考例並びに第１の実施例に係る集積回路と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００５０】
図１０に示すように、本実施例に係る集積回路３５は、前述の第１の実施例に係る集積回路３２（図７参照）における絶縁膜２８を放射状の絶縁膜３６に置き換えた構成となっている。本実施例の集積回路３５における上記以外の構成は、前述の第１の実施例に係る集積回路３２の構成と同じである。即ち、本実施例に係る集積回路３５においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられ、半導体基板２上にはＢＯＸ層３が設けられ、ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部には絶縁膜３６及び２９が埋め込まれている。絶縁膜３６及び２９は例えばシリコン酸化膜からなり、絶縁膜３６の下面はＢＯＸ層３の上面に接し、絶縁膜３６の上面は絶縁膜２９の下面に接している。絶縁膜３６の形状は、半導体基板２の表面に垂直な方向から見て、放射状になっている。また、ｐ−型ＳＯＩ層４の表面における絶縁膜３６及び２９が埋め込まれていない領域の一部には、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前述の第１の参考例におけるＣＭＯＳ２１の構成と同一である。
【００５１】
絶縁膜２９及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜２９の上面に接している。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜２９上に相当する領域にはインダクタ３０が形成されている。絶縁膜２２及びインダクタ３０の構成は、前述の第１の実施例における絶縁膜２２及びインダクタ３０の構成と同一である。
【００５２】
図１１に示すように、インダクタ３０は正方形状の１巻きのループ状配線であり、アルミニウムからなり、配線内側の縦及び横の長さは例えば５０μｍ、配線の幅は例えば１０μｍ、配線の厚さは例えば２μｍである。インダクタ３０の両端には夫々１対の端子部２４が接続されている。また、図１１に示すように、インダクタ３０及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ３０の下方には絶縁膜２９（図１０参照）及び絶縁膜３６が形成されている。絶縁膜３６は複数の短冊状の部分からなり、各部分はインダクタ３０の中央部の下方に相当する位置を中心として、放射状に配置されている。また、絶縁膜２２の下方におけるインダクタ３０の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００５３】
次に、本実施例に係る集積回路３５の製造方法について説明する。図１２（ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図１２（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２上にＢＯＸ層３を形成し、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００５４】
次に、図１２（ｂ）に示すように、ｐ−型ＳＯＩ層４の表層部にシャロウトレンチ３３を形成する。シャロウトレンチ３３は、後の工程においてＣＭＯＳ２１を形成する能動素子形成領域及びインダクタ３０を形成するインダクタ形成領域の双方に形成する。次に、インダクタ形成領域に形成したシャロウトレンチ３３の底部に、ＢＯＸ層３まで到達するディープトレンチ３７を半導体基板２の表面に垂直な方向から見て放射状に形成する。その後、シャロウトレンチ３３及びディープトレンチ３７内に絶縁物質を埋め込み、能動素子形成領域のシャロウトレンチ３３内には素子分離膜２０を形成し、インダクタ形成領域のディープトレンチ３７内及びシャロウトレンチ３３内には、夫々絶縁膜３６及び２９を形成する。
【００５５】
次に、図１２（ｃ）に示すように、ｐ−型ＳＯＩ層４の表層部における素子分離膜２０を形成した領域、即ち、能動素子形成領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００５６】
次に、図１０に示すように、ＣＭＯＳ２１及び絶縁膜２９上に絶縁膜２２を形成し、絶縁膜２２上における絶縁膜２９上に相当する領域にインダクタ３０を作製する。次いで、インダクタ３０の両端に１対の端子部２４（図１１参照）を形成し、インダクタ３０に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続する。これにより、本実施例に係る集積回路３５を作製する。
【００５７】
本実施例においては、前述の第１の実施例の効果に加えて、絶縁膜３６が格子状に形成されているため、絶縁膜３６は集積回路３２における絶縁膜２８（図７参照）よりも形成が容易であるという効果がある。
【００５８】
【発明の効果】
以上詳述したように、本発明によれば、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路であって、能動素子のラッチアップ特性を維持しつつ高速化を図り、また、インダクタの特性の向上を図った集積回路を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例に係る集積回路を示す断面図である。
【図２】 本参考例の集積回路を示す平面図である。
【図３】 （ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。
【図４】 本発明の第２の参考例に係る集積回路を示す断面図である。
【図５】 本参考例の集積回路を示す平面図である。
【図６】 （ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。
【図７】 本発明の第１の実施例に係る集積回路を示す断面図である。
【図８】 本実施例の集積回路を示す平面図である。
【図９】 （ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図１０】 本発明の第２の実施例に係る集積回路を示す断面図である。
【図１１】 本実施例の集積回路を示す平面図である。
【図１２】 （ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図１３】 従来の集積回路を示す断面図である。
【符号の説明】
１、３１、３２、３５；集積回路
２；半導体基板
３；ＢＯＸ層
４；ｐ−型ＳＯＩ層
５；絶縁膜
６；Ｐ−ウエル
７；Ｎ−ウエル
８、１３；ｎ＋型ソース・ドレイン領域
９、１４；チャネル領域
１０、１５；ゲート絶縁膜
１１、１６；ゲート電極
１２、１７；側壁
１８、１９；電極
２０；素子分離膜
２１；ＣＭＯＳ
２２、２６、２８、２９、３６；絶縁膜
２３、３０；インダクタ
２４；端子部
２５、２７、３４、３７；ディープトレンチ
３３；シャロウトレンチ
５１；Ｐ＋バルク基板
５２；Ｐ−エピタキシャル層
５３；Ｐ−ウエル
５４；Ｎ−ウエル
５５；ＣＭＯＳ
５６、５７；絶縁膜
５８；インダクタ
【発明の属する技術分野】
本発明はＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体）、ＴＦＴ（thin-film transistor：薄膜トランジスタ）等の能動素子及びインダクタを具備する集積回路並びにその製造方法に関し、特に、能動素子の高速化を図ると共にインダクタの特性の向上を図った集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ、ＴＦＴ等の能動素子及びインダクタを備えた集積回路は、Ｐ＋バルク基板上にＰ型不純物を含むエピタキシャル層が形成されてなる標準基板上に作製されている。
【０００３】
図１３は従来の集積回路を示す断面図である。この従来の集積回路の基板には、Ｐ＋バルク基板５１上にＰ−エピタキシャル層５２が形成された標準基板を使用する。Ｐ＋バルク基板５１の抵抗率は約０．０１Ω・ｃｍ、厚さは約７００μｍであり、Ｐ−エピタキシャル層５２の抵抗率は約１０Ω・ｃｍ、厚さは約５μｍである。Ｐ−エピタキシャル層５２の表面における一部の領域には、能動素子であるＣＭＯＳ５５が設けられており、ＣＭＯＳ５５はＰ−ウエル５３及びＮ−ウエル５４を含んでいる。Ｐ−エピタキシャル層５２上におけるＣＭＯＳ５５が設けられていない領域には絶縁膜５６が設けられており、ＣＭＯＳ５５及び絶縁膜５６上には絶縁膜５７が設けられている。絶縁膜５７上における絶縁膜５６上に相当する領域の一部にはインダクタ５８が設けられている。図１３に示す集積回路においては、Ｐ＋バルク基板５１及びＰ−エピタキシャル層５２からなる標準基板を使用することにより、ＣＭＯＳ５５におけるラッチアップを抑制すると共に、ＣＭＯＳ５５における不純物のゲッタリングを促進することができる。
【０００４】
しかしながら、この図１３に示す従来の集積回路においては、Ｐ＋バルク基板５１の抵抗率が約０．０１Ω・ｃｍと低いため、このＰ＋バルク基板５１内をうず電流が流れてしまい、インダクタ５８の動作に伴って、うず電流損失が発生するという問題点がある。この結果、インダクタ５８のＱ値が低下し、インダクタ５８の特性が劣化する。また、インダクタ５８とＰ＋バルク基板５１との間に寄生容量が発生してしまい、インダクタ５８の特性が劣化する。更に、ＣＭＯＳ５５とＰ＋バルク基板５１との間にも寄生容量が発生してしまい、ＣＭＯＳ５５の高速化を図れないという問題点もある。
【０００５】
特開平１０−３２１８０２号公報には、インダクタの下の基板の表層に溝を形成し、この溝内に絶縁物質を充填する技術が開示されている。これにより、うず電流のパスを短くしてうず電流の発生を抑制することができると記載されている。
【０００６】
また、特開平１１−２７４４１２号公報にも、特開平１０−３２１８０２号公報と同様に、インダクタの下の基板の表層に溝を形成し、この溝内に絶縁物質を充填する技術が開示されている。これにより、基板の実効的な表面積を減らし、寄生容量を低減することができると記載されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。特開平１０−３２１８０２号公報及び特開平１１−２７４４１２号公報に開示されている技術においては、深い溝を形成することが極めて困難である。このため、これらの技術においては、十分に深い溝を形成することができず、インダクタの特性を十分に向上させられる程度に十分な厚さを持った絶縁膜を形成することができない。従って、特開平１０−３２１８０２号公報に開示されている技術では、インダクタの特性を向上させる効果は不十分である。また、この技術によっては能動素子の高速化を図ることができない。また、特開平１１−２７４４１２号公報に開示されている技術においても、十分な厚さを持った絶縁膜を形成することができないため、インダクタの特性を向上させる効果は不十分である。また、この技術によっても能動素子の高速化を図ることができない。従って、特開平１０−３２１８０２号公報及び特開平１１−２７４４１２号公報に開示されている技術を適用しても、能動素子及びインダクタの特性を十分に向上させることができない。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路において、能動素子のラッチアップ特性を維持しつつ高速化を図ると共に、インダクタの特性の向上を図った集積回路及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る集積回路は、半導体基板と、この半導体基板上に設けられた第１絶縁膜と、この第１絶縁膜上に局部的に形成された第２絶縁膜と、この第２絶縁膜が形成されている領域上を連続的に覆うように前記第２絶縁膜上に形成された第４絶縁膜と、前記第１絶縁膜上における前記第２絶縁膜及び前記第４絶縁膜が形成されていない領域に形成された半導体層と、この半導体層の表面に形成され、前記第４絶縁膜と実質的に同一の膜厚を有する素子分離絶縁膜と、この素子分離絶縁膜により仕切られた能動素子形成領域に形成された能動素子と、前記第４絶縁膜及び前記半導体層上に形成された第３絶縁膜と、この第３絶縁膜上における前記第４絶縁膜の上方に形成されたインダクタと、を有することを特徴とする。
【００１０】
本発明においては、能動素子と半導体基板との間に第１絶縁膜を設けることにより、能動素子と半導体基板との間の寄生容量を低減し、能動素子の動作速度を向上させることができる。また、能動素子のラッチアップも防止できる。更に、インダクタと半導体基板との間に第１乃至第４の絶縁膜により連続的な絶縁体層を形成することにより、半導体基板内におけるうず電流を抑制することができると共に、インダクタと基板との間の寄生容量を低減することができる。この結果、インダクタのＱ値を向上させ、インダクタの特性を向上させることができる。
【００１２】
また、前記半導体基板が前記半導体層よりも抵抗率が高いことが好ましく、前記半導体基板の抵抗率が１０Ω・ｃｍ以上であることがより好ましい。これにより、半導体基板内のうず電流をより一層抑制することができる。
【００１３】
更にまた、前記第２絶縁膜は半導体基板の表面に垂直な方向から見て格子状に形成してもよく、又は、前記第２絶縁膜を複数の短冊状の部分から構成し、この短冊状の部分を前記半導体基板の表面に垂直な方向から見て放射状若しくは相互に平行に配置してもよい。これにより、第２絶縁膜の形成が容易になる。
【００１６】
本発明に係る集積回路の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、この第１絶縁膜上に半導体層を形成する工程と、この半導体層の表面に第１トレンチ及び前記第１トレンチと実質的に同一の深さを有する第２トレンチを形成する工程と、この第２トレンチ内に局所的に前記第１絶縁膜まで到達する第３トレンチを形成する工程と、前記第１乃至第３トレンチに絶縁物質を埋め込み前記第１トレンチ内に素子分離絶縁膜を形成すると共に、前記第２及び第３トレンチ内に第４及び第２絶縁膜からなる２層の絶縁膜を形成する工程と、前記素子分離絶縁膜により仕切られた能動素子形成領域に能動素子を形成する工程と、前記半導体層及び前記第４絶縁膜上に第３絶縁膜を形成する工程と、この第３絶縁膜上における前記第４絶縁膜の上方にインダクタを形成する工程と、を有することを特徴とする。
【００１７】
【発明の実施の形態】
本発明者等は、前述の課題を解決するために鋭意実験研究した結果、以下に示す知見を得た。即ち、特開平１０−３２１８０２号公報に開示されている技術においては、基板表層に溝を形成し、この溝内に絶縁物質を充填しているが、この溝を深く掘ることが困難であるため、形成する絶縁層の厚さが不十分となる。また、溝間の基板においてうず電流が発生してしまう。このため、インダクタの特性を向上させる効果は不十分である。
【００１８】
また、特開平１１−２７４４１２号公報に開示されている技術においては、基板の実効的な表面積を低減させているが、この技術においても、溝を深く掘ることが困難であるため、形成する絶縁層の厚さが不十分となる。このため、寄生容量の低減が十分ではなく、従って、インダクタの特性を向上させる効果は不十分である。
【００１９】
そこで、本発明においては、能動素子のラッチアップ特性を維持して高速化を図りつつ、インダクタの特性を向上させるために、半導体基板上に絶縁膜を形成し、この絶縁膜上に能動素子を形成するための半導体層を形成し、この半導体層に前記絶縁膜に到達するトレンチを形成してこのトレンチ内に絶縁物質を埋め込むことにより、前記絶縁膜と前記能動素子上に形成する絶縁膜とをつなぎ、インダクタと半導体基板との間に連続的な絶縁体層を設ける技術を開発し、本発明を完成した。
【００２０】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の参考例について説明する。図１は本発明の第１の参考例に係る集積回路を示す断面図であり、図２はこの集積回路を示す平面図である。
【００２１】
図１に示すように、本参考例に係る集積回路１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２の厚さは例えば約７００μｍであり、抵抗率は例えば１０乃至１０００Ω・ｃｍである。半導体基板２上には、埋込酸化膜である絶縁性のＢＯＸ層３が設けられている。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍである。ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の厚さは例えば約０．２μｍであり、抵抗率は半導体基板２の抵抗率よりも低く、例えば約１０Ω・ｃｍである。ｐ−型ＳＯＩ層４の一部には絶縁膜５が局部的に埋め込まれている。絶縁膜５はｐ−型ＳＯＩ層４と同層であり、ＢＯＸ層３に接している。即ち、絶縁膜５が形成されている領域にはｐ−型ＳＯＩ層４は存在しない。絶縁膜５は例えばシリコン酸化膜からなる。
【００２２】
ｐ−型ＳＯＩ層４の表面にはＰ−ウエル６が設けられ、このＰ−ウエル６に隣接するようにＮ−ウエル７が設けられている。Ｐ−ウエル６の表面には１対のｎ＋型ソース・ドレイン領域８が相互に対向するように設けられ、ｎ＋型ソース・ドレイン領域８間はチャネル領域９になっている。チャネル領域９上にはゲート絶縁膜１０が設けられ、ゲート絶縁膜１０上にはゲート電極１１が設けられている。ｎ＋型ソース・ドレイン領域８上におけるゲート絶縁膜１０及びゲート電極１１に隣接する領域には、ゲート絶縁膜１０及びゲート電極１１を挟むように１対の側壁１２が設けられている。
【００２３】
同様に、Ｎ−ウエル７の表面には１対のｐ＋型ソース・ドレイン領域１３が相互に対向するように設けられ、ｐ＋型ソース・ドレイン領域１３間はチャネル領域１４になっている。チャネル領域１４上にはゲート絶縁膜１５が設けられ、ゲート絶縁膜１５上にはゲート電極１６が設けられている。ｐ＋型ソース・ドレイン領域１３上におけるゲート絶縁膜１５及びゲート電極１６に隣接する領域には、ゲート絶縁膜１５及びゲート電極１６を挟むように１対の側壁１７が設けられている。また、Ｐ−ウエル６におけるＮ−ウエル７に隣接していない側にはｐ＋領域からなる電極１８が設けられ、Ｎ−ウエル７におけるＰ−ウエル６に隣接していない側にはｎ＋領域からなる電極１９が設けられている。更に、電極１８とｎ＋型ソース・ドレイン領域８との間、ｎ＋型ソース・ドレイン領域８とｐ＋型ソース・ドレイン領域１３との間、ｐ＋型ソース・ドレイン領域１３と電極１９との間には夫々素子分離膜２０が設けられている。なお、素子分離膜２０の下面はＢＯＸ層３の上面には接触していない。Ｐ−ウエル６、Ｎ−ウエル７、１対のｎ＋型ソース・ドレイン領域８、１対のｐ＋型ソース・ドレイン領域１３、チャネル領域９及び１４、ゲート絶縁膜１０及び１５、ゲート電極１１及び１６、各１対の側壁１２及び１７、電極１８及び１９、素子分離膜２０並びにＰ−ウエル６及びＮ−ウエル７近傍のｐ−型ＳＯＩ層４により、ＣＭＯＳ２１が形成されている。
【００２４】
絶縁膜５及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜５の上面に接している。絶縁膜２２の厚さは例えば約５μｍであり、絶縁膜２２中には例えば４段の配線（図示せず）が埋め込まれている。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜５上に相当する領域にはインダクタ２３が形成されている。インダクタ２３は例えばアルミニウムからなり、厚さは例えば約２μｍである。
【００２５】
図２に示すように、インダクタ２３は１巻きの円形ループ状の配線であり、内側の直径は例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２３の両端には夫々１対の端子部２４が接続されている。また、図２に示すように、インダクタ２３及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の下方には絶縁膜５が設けられている。平面視で絶縁膜５の外縁はインダクタ２３の外縁よりも外側に配置されている。また、絶縁膜２２の下方におけるインダクタ２３の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００２６】
本参考例の集積回路１においては、ＣＭＯＳ２１の直下に絶縁性のＢＯＸ層３が設けられているため、ＣＭＯＳ２１と半導体基板２との間の寄生容量が低く、ＣＭＯＳ２１の動作速度を向上させることができる。また、ＣＭＯＳ２１のラッチアップ特性が良好である。更に、本参考例においては、半導体基板２上にＢＯＸ層３が設けられているため、ＣＭＯＳ２１への影響を考慮せずに半導体基板２を任意に選択することができる。このため、半導体基板２の抵抗率を１０乃至１０００Ω・ｃｍと高くすることができ、インダクタ２３の動作に伴って半導体基板２内にうず電流が流れることを抑制できる。更にまた、インダクタ２３と半導体基板２との間には、ＢＯＸ層３、絶縁膜５及び２２からなる連続した絶縁体層が形成されているため、半導体基板２内にうず電流が流れることをより一層防止できると共に、インダクタ２３と半導体基板２との間の寄生容量を低減することができる。この結果、インダクタ２３のＱ値を増加させ、インダクタ２３の特性を向上させることができる。なお、本参考例の集積回路１におけるインダクタ２３をシミュレーションにより評価した結果、インダクタ２３のＱ値は約４．８であった。これに対して、図１３に示す従来の集積回路におけるインダクタ５８のＱ値を同様のシミュレーションにより評価した結果、約３．０であった。
【００２７】
なお、本参考例においては、インダクタ２３が円形状である例を示したが、インダクタの形状は四角形、八角形等の多角形等、円形以外の形状であってもよい。また、本参考例においては、インダクタ２３の巻き数が１である例を示したが、巻き数は複数であってもよい。インダクタ２３の材料、大きさ、形状及び巻き数は、インダクタ２３に要求される特性に応じて適宜選択することができる。更に、本参考例においては、半導体基板としてｐ型のシリコン基板を使用する例を示したが、半導体基板はこれに限定されず、ｎ型のシリコン基板であってもよく、他の半導体からなる基板であってもよい。更にまた、本参考例においては平面視で絶縁膜５の外縁をインダクタ２３の外縁よりも外側に配置する例を示したが、絶縁膜５はインダクタ２３の下方に相当する領域の少なくとも一部にあれば、ある程度の効果が得られる。
【００２８】
次に、本参考例に係る集積回路１の製造方法について説明する。図３（ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図３（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。半導体基板２の抵抗率は例えば約１０乃至１０００Ω・ｃｍである。次に、この半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍとする。次いで、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００２９】
次に、図３（ｂ）に示すように、ｐ−型ＳＯＩ層４の一部にＢＯＸ層３まで到達するディープトレンチ２５を形成し、ディープトレンチ２５内に絶縁物質を埋め込み、絶縁膜５を局部的に形成する。なお、絶縁膜５は後の工程においてインダクタ２３が形成されるインダクタ形成領域に形成する。
【００３０】
次に、図３（ｃ）に示すように、ｐ−型ＳＯＩ層４の表面に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００３１】
次に、図１に示すように、ＣＭＯＳ２１及び絶縁膜５上に絶縁膜２２を形成する。絶縁膜２２中には例えば４段の配線（図示せず）を形成し、配線間は絶縁物質により充填する。絶縁膜２２の厚さは例えば約５μｍとする。次に、絶縁膜２２上における絶縁膜５上に相当する領域に、アルミニウムにより１巻きの円形ループ状の配線（図２参照）を形成し、インダクタ２３を作製する。また、インダクタ２３の両側には１対の端子部２４を形成し、インダクタ２３に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続する。これにより、本参考例に係る集積回路１を作製する。
【００３２】
次に、本発明の第２の参考例について説明する。図４は本発明の第２の参考例に係る集積回路を示す断面図であり、図５はこの集積回路を示す平面図である。なお、本参考例に係る集積回路の構成要素のうち、前述の第１の参考例に係る集積回路１と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００３３】
図４に示すように、本参考例に係る集積回路３１は、第１の参考例に係る集積回路１（図１参照）における絶縁膜５を絶縁膜２６に置き換えた構成となっている。集積回路３１における上記以外の構成は、第１の参考例に係る集積回路１の構成と同じである。即ち、集積回路３１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２上には、埋込酸化膜であるＢＯＸ層３が設けられている。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍである。ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部には絶縁膜２６が埋め込まれている。絶縁膜２６は例えばシリコン酸化膜からなり、その下面はＢＯＸ層３に接している。絶縁膜２６は、半導体基板２の表面に垂直な方向から見て、格子状に形成されている。なお、絶縁膜２６はインダクタ形成領域に形成される。また、ｐ−型ＳＯＩ層４の絶縁膜２６が埋め込まれていない領域の一部には、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前述の第１の参考例におけるＣＭＯＳ２１の構成と同一である。
【００３４】
絶縁膜２６及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜２６の上面に接している。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜２６上に相当する領域にはインダクタ２３が形成されている。絶縁膜２２及びインダクタ２３の構成は、前述の第１の参考例における絶縁膜２２及びインダクタ２３の構成と同一である。
【００３５】
図５に示すように、インダクタ２３は１巻きの円形ループ状の配線であり、内側の直径は例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２３の両端には夫々１対の端子部２４が接続されている。また、図５に示すように、インダクタ２３及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の下方には絶縁膜２６が格子状に形成されている。なお、平面視で絶縁膜２６の外縁はインダクタ２３の外縁よりも外側に配置されている。また、絶縁膜２２の下方におけるインダクタ２３の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００３６】
次に、本参考例に係る集積回路３１の製造方法について説明する。図６（ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図６（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。次に、この半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。ＢＯＸ層３の厚さは例えば０．２乃至１０μｍとする。次いで、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００３７】
次に、図６（ｂ）に示すように、ｐ−型ＳＯＩ層４の一部にＢＯＸ層３まで到達するディープトレンチ２７を半導体基板２の表面に垂直な方向から見て格子状に形成し、ディープトレンチ２７内に絶縁物質を埋め込み、格子状の絶縁膜２６を形成する。
【００３８】
次に、図６（ｃ）に示すように、ｐ−型ＳＯＩ層４の表層部における絶縁膜２６が形成されていない領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００３９】
次に、図４に示すように、ＣＭＯＳ２１及び絶縁膜２６上に絶縁膜２２を形成し、縁膜２２上における絶縁膜２６上に相当する領域に、アルミニウムにより１巻きの円形ループ状の配線（図５参照）を形成し、インダクタ２３を作製する。また、インダクタ２３の両側には１対の端子部２４を形成し、インダクタ２３に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続される。これにより、本参考例に係る集積回路３１が作製される。
【００４０】
本参考例においては、前述の第１の参考例の効果に加えて、絶縁膜２６が格子状に形成されているため、絶縁膜２６は集積回路１における絶縁膜５（図１参照）よりも形成が容易であるという効果がある。
【００４１】
次に、本発明の第１の実施例について説明する。図７は本発明の第１の実施例に係る集積回路を示す断面図であり、図８はこの集積回路を示す平面図である。なお、本実施例に係る集積回路の構成要素のうち、前述の第１の参考例に係る集積回路１と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４２】
図７に示すように、本実施例に係る集積回路３２は、第１の参考例に係る集積回路１（図１参照）における絶縁膜５を２層の絶縁膜２８及び２９に置き換えた構成となっている。集積回路３２における上記以外の構成は、第１の参考例に係る集積回路１の構成と同じである。即ち、本実施例に係る集積回路３２においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられ、半導体基板２上にはＢＯＸ層３が設けられ、ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部には絶縁膜２８及び２９が埋め込まれている。絶縁膜２８及び２９は例えばシリコン酸化膜からなり、絶縁膜２８の下面はＢＯＸ層３の上面に接し、絶縁膜２８の上面は絶縁膜２９の下面に接している。なお、絶縁膜２８及び２９は後の工程においてインダクタ３０が形成されるインダクタ形成領域に形成される。また、ｐ−型ＳＯＩ層４の表面における絶縁膜２８及び２９が埋め込まれていない領域の一部には、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前述の第１の参考例におけるＣＭＯＳ２１の構成と同一である。
【００４３】
絶縁膜２９及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜２９の上面に接している。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜２９上に相当する領域にはインダクタ３０が形成されている。絶縁膜２２の構成は、前述の第１の実施例における絶縁膜２２の構成と同一である。
【００４４】
図８に示すように、インダクタ３０は正方形状の１巻きのループ状配線であり、アルミニウムからなり、配線内側の縦及び横の長さは例えば５０μｍ、配線の幅は例えば１０μｍ、配線の厚さは例えば２μｍである。インダクタ３０の両端には夫々１対の端子部２４が接続されている。また、図８に示すように、インダクタ３０及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の下方には絶縁膜２９（図７参照）及び絶縁膜２８が形成されている。なお、平面視で絶縁膜２８の外縁はインダクタ３０の外縁よりも外側に配置されている。また、絶縁膜２２の下方におけるインダクタ３０の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００４５】
次に、本実施例に係る集積回路３２の製造方法について説明する。図９（ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図９（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２上に絶縁性の埋込酸化膜であるＢＯＸ層３を形成する。その後、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００４６】
次に、図９（ｂ）に示すように、ｐ−型ＳＯＩ層４の表層部にシャロウトレンチ３３を形成する。シャロウトレンチ３３は、後の工程においてＣＭＯＳ２１を形成する能動素子形成領域及びインダクタ３０を形成するインダクタ形成領域の双方に形成する。次に、インダクタ形成領域に形成したシャロウトレンチ３３の底部に、ＢＯＸ層３まで到達するディープトレンチ３４を形成する。その後、シャロウトレンチ３３及びディープトレンチ３４内に絶縁物質を埋め込み、能動素子形成領域のシャロウトレンチ３３内には素子分離膜２０を形成し、インダクタ形成領域のディープトレンチ３４内及びシャロウトレンチ３３内には、夫々絶縁膜２８及び２９を形成する。
【００４７】
次に、図９（ｃ）に示すように、ｐ−型ＳＯＩ層４の表面における素子分離膜２０により区画した領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００４８】
次に、図７に示すように、ＣＭＯＳ２１及び絶縁膜２９上に絶縁膜２２を形成し、縁膜２２上における絶縁膜２９上に相当する領域に、アルミニウムにより１巻きの四角形状のループ状配線（図８参照）を形成し、インダクタ３０を作製する。また、１対の端子部２４を形成し、インダクタ３０に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続される。これにより、本実施例に係る集積回路３２が作製される。
【００４９】
次に、本発明の第２の実施例について説明する。図１０は本発明の第２の実施例に係る集積回路を示す断面図であり、図１１はこの集積回路を示す平面図である。なお、本実施例に係る集積回路の構成要素のうち、前述の第１及び第２の参考例並びに第１の実施例に係る集積回路と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００５０】
図１０に示すように、本実施例に係る集積回路３５は、前述の第１の実施例に係る集積回路３２（図７参照）における絶縁膜２８を放射状の絶縁膜３６に置き換えた構成となっている。本実施例の集積回路３５における上記以外の構成は、前述の第１の実施例に係る集積回路３２の構成と同じである。即ち、本実施例に係る集積回路３５においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられ、半導体基板２上にはＢＯＸ層３が設けられ、ＢＯＸ層３上にはｐ−型ＳＯＩ層４が設けられている。ｐ−型ＳＯＩ層４の一部には絶縁膜３６及び２９が埋め込まれている。絶縁膜３６及び２９は例えばシリコン酸化膜からなり、絶縁膜３６の下面はＢＯＸ層３の上面に接し、絶縁膜３６の上面は絶縁膜２９の下面に接している。絶縁膜３６の形状は、半導体基板２の表面に垂直な方向から見て、放射状になっている。また、ｐ−型ＳＯＩ層４の表面における絶縁膜３６及び２９が埋め込まれていない領域の一部には、ＣＭＯＳ２１が形成されている。ＣＭＯＳ２１の構成は前述の第１の参考例におけるＣＭＯＳ２１の構成と同一である。
【００５１】
絶縁膜２９及びＣＭＯＳ２１上にはＣＭＯＳ２１を覆うように絶縁膜２２が設けられている。絶縁膜２２の下面は絶縁膜２９の上面に接している。また、絶縁膜２２上におけるＣＭＯＳ２１上から外れた領域、即ち、絶縁膜２９上に相当する領域にはインダクタ３０が形成されている。絶縁膜２２及びインダクタ３０の構成は、前述の第１の実施例における絶縁膜２２及びインダクタ３０の構成と同一である。
【００５２】
図１１に示すように、インダクタ３０は正方形状の１巻きのループ状配線であり、アルミニウムからなり、配線内側の縦及び横の長さは例えば５０μｍ、配線の幅は例えば１０μｍ、配線の厚さは例えば２μｍである。インダクタ３０の両端には夫々１対の端子部２４が接続されている。また、図１１に示すように、インダクタ３０及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ３０の下方には絶縁膜２９（図１０参照）及び絶縁膜３６が形成されている。絶縁膜３６は複数の短冊状の部分からなり、各部分はインダクタ３０の中央部の下方に相当する位置を中心として、放射状に配置されている。また、絶縁膜２２の下方におけるインダクタ３０の直下に相当する領域からずれた領域の一部にはＣＭＯＳ２１が形成されている。
【００５３】
次に、本実施例に係る集積回路３５の製造方法について説明する。図１２（ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図１２（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２上にＢＯＸ層３を形成し、ＢＯＸ層３上にｐ−型ＳＯＩ層４を形成する。
【００５４】
次に、図１２（ｂ）に示すように、ｐ−型ＳＯＩ層４の表層部にシャロウトレンチ３３を形成する。シャロウトレンチ３３は、後の工程においてＣＭＯＳ２１を形成する能動素子形成領域及びインダクタ３０を形成するインダクタ形成領域の双方に形成する。次に、インダクタ形成領域に形成したシャロウトレンチ３３の底部に、ＢＯＸ層３まで到達するディープトレンチ３７を半導体基板２の表面に垂直な方向から見て放射状に形成する。その後、シャロウトレンチ３３及びディープトレンチ３７内に絶縁物質を埋め込み、能動素子形成領域のシャロウトレンチ３３内には素子分離膜２０を形成し、インダクタ形成領域のディープトレンチ３７内及びシャロウトレンチ３３内には、夫々絶縁膜３６及び２９を形成する。
【００５５】
次に、図１２（ｃ）に示すように、ｐ−型ＳＯＩ層４の表層部における素子分離膜２０を形成した領域、即ち、能動素子形成領域に通常の方法によりＣＭＯＳ２１を形成する。ＣＭＯＳ２１の構成は前述のとおりである。
【００５６】
次に、図１０に示すように、ＣＭＯＳ２１及び絶縁膜２９上に絶縁膜２２を形成し、絶縁膜２２上における絶縁膜２９上に相当する領域にインダクタ３０を作製する。次いで、インダクタ３０の両端に１対の端子部２４（図１１参照）を形成し、インダクタ３０に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続する。これにより、本実施例に係る集積回路３５を作製する。
【００５７】
本実施例においては、前述の第１の実施例の効果に加えて、絶縁膜３６が格子状に形成されているため、絶縁膜３６は集積回路３２における絶縁膜２８（図７参照）よりも形成が容易であるという効果がある。
【００５８】
【発明の効果】
以上詳述したように、本発明によれば、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路であって、能動素子のラッチアップ特性を維持しつつ高速化を図り、また、インダクタの特性の向上を図った集積回路を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例に係る集積回路を示す断面図である。
【図２】 本参考例の集積回路を示す平面図である。
【図３】 （ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。
【図４】 本発明の第２の参考例に係る集積回路を示す断面図である。
【図５】 本参考例の集積回路を示す平面図である。
【図６】 （ａ）乃至（ｃ）は本参考例に係る集積回路の製造方法をその工程順に示す断面図である。
【図７】 本発明の第１の実施例に係る集積回路を示す断面図である。
【図８】 本実施例の集積回路を示す平面図である。
【図９】 （ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図１０】 本発明の第２の実施例に係る集積回路を示す断面図である。
【図１１】 本実施例の集積回路を示す平面図である。
【図１２】 （ａ）乃至（ｃ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図１３】 従来の集積回路を示す断面図である。
【符号の説明】
１、３１、３２、３５；集積回路
２；半導体基板
３；ＢＯＸ層
４；ｐ−型ＳＯＩ層
５；絶縁膜
６；Ｐ−ウエル
７；Ｎ−ウエル
８、１３；ｎ＋型ソース・ドレイン領域
９、１４；チャネル領域
１０、１５；ゲート絶縁膜
１１、１６；ゲート電極
１２、１７；側壁
１８、１９；電極
２０；素子分離膜
２１；ＣＭＯＳ
２２、２６、２８、２９、３６；絶縁膜
２３、３０；インダクタ
２４；端子部
２５、２７、３４、３７；ディープトレンチ
３３；シャロウトレンチ
５１；Ｐ＋バルク基板
５２；Ｐ−エピタキシャル層
５３；Ｐ−ウエル
５４；Ｎ−ウエル
５５；ＣＭＯＳ
５６、５７；絶縁膜
５８；インダクタ
Claims (10)
- 半導体基板と、この半導体基板上に設けられた第１絶縁膜と、この第１絶縁膜上に局部的に形成された第２絶縁膜と、この第２絶縁膜が形成されている領域上を連続的に覆うように前記第２絶縁膜上に形成された第４絶縁膜と、前記第１絶縁膜上における前記第２絶縁膜及び前記第４絶縁膜が形成されていない領域に形成された半導体層と、この半導体層の表面に形成され、前記第４絶縁膜と実質的に同一の膜厚を有する素子分離絶縁膜と、この素子分離絶縁膜により仕切られた能動素子形成領域に形成された能動素子と、前記第４絶縁膜及び前記半導体層上に形成された第３絶縁膜と、この第３絶縁膜上における前記第４絶縁膜の上方に形成されたインダクタと、を有することを特徴とする集積回路。
- 前記半導体基板が前記半導体層よりも抵抗率が高いことを特徴とする請求項１に記載の集積回路。
- 前記半導体基板の抵抗率が１０Ω・ｃｍ以上であることを特徴とする請求項１又は２に記載の集積回路。
- 前記半導体基板の表面に垂直な方向から見て、前記第２絶縁膜の外縁は前記インダクタの外縁の外側に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
- 前記第２絶縁膜は、前記半導体基板の表面に垂直な方向から見て格子状に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
- 前記第２絶縁膜は複数の短冊状の部分からなり、前記短冊状の部分は前記半導体基板の表面に垂直な方向から見て放射状に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
- 前記第２絶縁膜は複数の短冊状の部分からなり、前記短冊状の部分はその長手方向が前記半導体基板の表面に垂直な方向から見て相互に平行になるように配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
- 半導体基板上に第１絶縁膜を形成する工程と、この第１絶縁膜上に半導体層を形成する工程と、この半導体層の表面に第１トレンチ及び前記第１トレンチと実質的に同一の深さを有する第２トレンチを形成する工程と、この第２トレンチ内に局所的に前記第１絶縁膜まで到達する第３トレンチを形成する工程と、前記第１乃至第３トレンチに絶縁物質を埋め込み前記第１トレンチ内に素子分離絶縁膜を形成すると共に、前記第２及び第３トレンチ内に第４及び第２絶縁膜からなる２層の絶縁膜を形成する工程と、前記素子分離絶縁膜により仕切られた能動素子形成領域に能動素子を形成する工程と、前記半導体層及び前記第４絶縁膜上に第３絶縁膜を形成する工程と、この第３絶縁膜上における前記第４絶縁膜の上方にインダクタを形成する工程と、を有することを特徴とする集積回路の製造方法。
- 前記半導体基板が前記半導体層よりも抵抗率が高いことを特徴とする請求項８に記載の集積回路の製造方法。
- 前記半導体基板の抵抗率が１０Ω・ｃｍ以上であることを特徴とする請求項８又は９に記載の集積回路の製造方法。
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