JP2019219537A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置ＳＤ１は、基板ＳＵＢ上に形成された光導波路ＯＴ１と、光導波路ＯＴ１と同層に形成された第１導体膜ＳＬａと、第１導体膜ＳＬａ上に形成された絶縁膜ＩＦと、絶縁膜ＩＦ上に形成された第２導体膜ＳＬｂと、光導波路ＯＴ１および第２導体膜ＳＬｂを覆うように、基板ＳＵＢ上に形成された第１層間絶縁膜ＩＤ１とを有する。半導体装置ＳＤ１は、第１導体膜ＳＬａに達する第１コンタクトホールＣＴ１と、第２導体膜ＳＬｂに達する第２コンタクトホールＣＴ２と、第１コンタクトホールＣＴ１内に形成された第１コンタクトプラグＰＬ１ａと、第２コンタクトホールＣＴ２内に形成された第２コンタクトプラグＰＬ１ｂとを有する。第１コンタクトプラグＰＬ１ａと基板ＳＵＢとの間には、第１導体膜ＳＬａは配置されているが、第２導体膜ＳＬｂは配置されていない。【選択図】図２

Description

本発明は、半導体装置に関し、例えば半導体チップ内に光デバイスを有する半導体装置に好適に利用できるものである。
近年、半導体基板の一部にシリコン（Ｓｉ）を材料とする光導波路（光信号用の伝送線路）を形成し、この光導波路で構成した光デバイスと電子デバイスとを集積して光通信用モジュールとしての半導体基板を実現する、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。
シリコンフォトニクス技術において、例えば光変調器を駆動するドライバＩＣ等のＩＣチップを電子回路上で安定に動作させるためには、ノイズ対策が不可欠である。従来、このようなノイズ対策には、電源とグランド（ＧＮＤ）との間にノイズ遮断用のコンデンサ（チップコンデンサ）を配置することが知られている。例えば、非特許文献１には、シリコンフォトニクスチップ上に、ドライバＩＣと、ドライバＩＣ用のチップコンデンサとを実装した半導体装置が記載されている。
電子情報通信学会論文誌 Ｃ Ｖｏｌ．Ｊ９８−Ｃ Ｎｏ．３ ｐｐ．３６−４４
本願発明者は、光導波路が形成された半導体基板を備える半導体装置において、ノイズ対策を検討している。
前記半導体装置の構成を工夫することにより、半導体装置の性能の向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、基板と、前記基板上に形成された光導波路と、前記光導波路と同層に形成された第１導体膜と、前記第１導体膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２導体膜と、前記光導波路および前記第２導体膜を覆うように、前記基板上に形成された第１層間絶縁膜とを有する。半導体装置は、前記第１導体膜に達する第１コンタクトホールと、前記第２導体膜に達する第２コンタクトホールと、前記第１コンタクトホール内に形成された第１コンタクトプラグと、前記第２コンタクトホール内に形成された第２コンタクトプラグとを有する。前記第１コンタクトプラグと前記基板との間には、前記第１導体膜は配置されているが、前記第２導体膜は配置されていない。
一実施の形態によれば、半導体装置の性能を向上することができる。
一実施の形態の半導体装置の平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の製造工程を示す要部断面図である。 図４に続く、半導体装置の製造工程を示す要部断面図である。 図５に続く、半導体装置の製造工程を示す要部断面図である。 図６に続く、半導体装置の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程を示す要部断面図である。 検討例の半導体装置の平面図である。 第２の実施の形態の半導体装置の要部断面図である。 第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１１に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１２に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１３に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１４に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１５に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１６に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 図１７に続く、第２の実施の形態の半導体装置の製造工程を示す要部断面図である。 第３の実施の形態の半導体装置の要部平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
（実施の形態１）
＜半導体装置の構成＞
一実施の形態による半導体装置の構成を、図１〜図３を用いて説明する。図１は、実施の形態１の半導体装置ＳＤ１の平面図である。図２は、実施の形態１の半導体装置ＳＤ１の要部断面図である。図３は、実施の形態１の半導体装置ＳＤ１の要部平面図である。
図１に示すように、実施の形態１の半導体装置ＳＤ１は、半導体チップＳＣ１と、半導体チップＳＣ１上に搭載された光源ＬＳと、半導体チップＳＣ１上に搭載された半導体チップＳＣ２とを有している。半導体チップＳＣ１は、後述する光導波路（光信号用の伝送線路）ＯＴ１，ＯＴ２、光変調器ＰＣおよびコンデンサＤＣ１を含んでいる。半導体チップＳＣ２は、光変調器ＰＣを駆動するドライバＩＣを有している。光源ＬＳは、例えばレーザーダイオードである。
以下では、半導体チップＳＣ１を例に、ＳＯＩ（Silicon on Insulator）基板上に集積された光デバイスの構造について説明する。以下では、光デバイスのうち、光導波路および光変調器を例に説明する。
図２に示すように、実施の形態１の半導体チップＳＣ１は、基板ＳＵＢと、基板ＳＵＢ上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬとを含んでいる。基板ＳＵＢと、絶縁層ＣＬと、半導体層ＳＬとにより、ＳＯＩ基板としての半導体基板が構成されている。
基板ＳＵＢは、例えば面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコン（Ｓｉ）単結晶基板からなる。絶縁層ＣＬは、ＢＯＸ（Buried Oxide）層や下層クラッド層とも称され、例えば酸化シリコン（ＳｉＯ２）膜からなる。半導体層ＳＬは、ＳＯＩ層やコア層とも称され、例えば、多結晶シリコン膜、または、単結晶シリコン膜からなる。ＳＯＩ基板は、例えばＳＩＭＯＸ（Separation by Implantation of Oxygen）法、貼り合わせ法またはスマートカット（Smart-Cut）法などにより形成することができる。基板ＳＵＢの膜厚は、例えば７５０μｍ程度である。絶縁層ＣＬの膜厚は、例えば２〜３μｍ程度である。半導体層ＳＬの膜厚は、例えば１８０〜２５０ｎｍ程度である。以下、断面図においては、理解を簡単にするために、半導体層ＳＬの厚さ寸法を誇張して示している。
以下、光導波路ＯＴ１，ＯＴ２、光変調器ＰＣ、および、コンデンサＤＣ１のそれぞれの構造について説明する。
［光導波路］
図２に示すように、半導体チップＳＣ１の領域Ａ１および領域Ａ２には、光導波路（光信号用の伝送線路）が形成されている。光導波路には、半導体チップＳＣ１の領域Ａ１に形成された光導波路（第１光導波路）ＯＴ１と、半導体チップＳＣ１の領域Ａ２に形成された光導波路（第２光導波路）ＯＴ２がある。光導波路ＯＴ１と光導波路ＯＴ２とは、同層に形成されている。
なお、光導波路を伝播する光は、光導波路の外方にある程度滲み出しながら伝播するため、光導波路同士の距離が近すぎると、互いに干渉する可能性がある。そのため、１つの光導波路の周囲には十分な量の層間絶縁膜を配置しており、平面視において、半導体チップＳＣ１に対する光導波路ＯＴ１，ＯＴ２の占有面積（パターン密度）は低く、後述する光変調器等と合わせても５〜１０％程度である。
光導波路ＯＴ１は、半導体層ＳＬにより形成されており、その光信号の進行方向と直行する断面は矩形状である。光導波路ＯＴ１の高さは、例えば２００〜３００ｎｍである。光信号の進行方向と直行する断面における光導波路ＯＴ１の幅は、例えば３００〜５００ｎｍである。
光導波路ＯＴ２は、グレーティングカプラＧＣを構成している。グレーティングカプラとは、光導波路を伝播する光を取り出したり、光導波路を伝播する光に外部からレーザ光を結合したりする素子である。光導波路ＯＴ２の厚さは、厚い部分で例えば２００〜３００ｎｍ、薄い部分で例えば１００ｎｍ程度である。
また、光導波路ＯＴ１，ＯＴ２を覆うように、絶縁層ＣＬ上には層間絶縁膜（第１層間絶縁膜、上層クラッド層）ＩＤ１が形成されている。そして、層間絶縁膜ＩＤ１上には層間絶縁膜（第２層間絶縁膜）ＩＤ２が形成されている。層間絶縁膜ＩＤ１，ＩＤ２は、例えば酸化シリコン（ＳｉＯ２）膜からなる。層間絶縁膜ＩＤ１，ＩＤ２の厚さは、それぞれ例えば２〜３μｍである。層間絶縁膜ＩＤ２上には、保護膜ＴＣが形成されている。保護膜ＴＣは、例えば酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜からなる。なお、光導波路ＯＴ２が外部との光信号の入出力を行う場合、光導波路ＯＴ２の上方には保護膜ＴＣを形成しないことがある。
実施の形態１では、光導波路ＯＴ１，ＯＴ２が形成されている場合を例に説明したが、これに限定されるものではない。
［光変調器］
図２に示すように、半導体チップＳＣ１の領域Ｂには、光変調器ＰＣが形成されている。光変調器ＰＣは、例えば、ｐ型の半導体層ＰＲと、ｉ（intrinsic）型の光導波路ＷＯ（半導体層ＳＬ）と、ｎ型の半導体層ＮＲとにより構成されている。光導波路ＷＯは、光導波路ＯＴ１，ＯＴ２と同層に形成されている。光導波路ＷＯは、半導体層ＰＲおよび半導体層ＮＲよりも厚い。光導波路ＷＯは、真性半導体、すなわちｉ型の半導体である半導体層ＳＬにより構成されている。半導体層ＰＲは、半導体層ＳＬの一部にｐ型の不純物を導入することによって形成されている。また、半導体層ＮＲは、半導体層ＳＬの一部にｎ型の不純物を導入することによって形成されている。光導波路ＷＯの厚さは、例えば２００〜３００ｎｍである。半導体層ＰＲおよび半導体層ＮＲの厚さは、例えば５０ｎｍ程度である。
半導体層ＰＲおよび半導体層ＮＲには、それぞれ電極（後述するコンタクトプラグＰＬ１）が接続されている。これらの電極に印加される電圧により、光導波路ＷＯ内のキャリア密度が変化して、その領域の屈折率が変化する。こうすることで、光変調器ＰＣ内を伝播する光に対する実効的な屈折率が変化して、光変調器ＰＣから出力される光の位相を変化させることができる。
光変調器ＰＣは、層間絶縁膜ＩＤ１に覆われている。層間絶縁膜ＩＤ１の上面上に配線Ｍ１が形成されている。配線Ｍ１は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料からなる。層間絶縁膜ＩＤ１には、半導体層ＰＲおよび半導体層ＮＲにそれぞれ達するコンタクトホールＣＴ１が形成されている。コンタクトホールＣＴ１の内部には、コンタクトプラグＰＬ１が埋め込まれている。半導体層ＰＲおよび半導体層ＮＲは、それぞれコンタクトプラグＰＬ１を介して、配線Ｍ１と電気的に接続されている。
また、配線Ｍ１は、層間絶縁膜ＩＤ２に覆われている。層間絶縁膜ＩＤ２の上面上に配線Ｍ２が形成されている。層間絶縁膜ＩＤ２には、配線Ｍ１に達するコンタクトホールＣＴ２が形成されている。コンタクトホールＣＴ２の内部には、コンタクトプラグＰＬ２が埋め込まれている。配線Ｍ２は、コンタクトプラグＰＬ２を介して、配線Ｍ１と電気的に接続されている。配線Ｍ２は、保護膜ＴＣに覆われているが、その一部が開口され、配線Ｍ２の上面が露出している。
コンタクトプラグＰＬ１，ＰＬ２は、例えばタングステン（Ｗ）を主成分とする材料からなる。配線Ｍ１および配線Ｍ２は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料からなる。
［コンデンサ］
実施の形態１の半導体チップＳＣ１に形成されたコンデンサＤＣ１について説明する。まずは、コンデンサＤＣ１の断面構造について詳細に説明する。図２は、後述する図３のＡ−Ａ線に沿って切断した断面図に対応する。
図２に示すように、半導体チップＳＣ１の領域Ｃには、コンデンサ（キャパシタ）ＤＣ１が形成されている。コンデンサＤＣ１は、ｎ型の半導体層（第１導体膜）ＳＬａと、絶縁膜ＩＦと、ｎ型の半導体層（第２導体膜）ＳＬｂとにより構成されている。絶縁膜ＩＦは、例えば酸化シリコン膜、窒化シリコン膜、または、これらの積層膜からなる。半導体層ＳＬａは、例えば半導体層ＳＬにリン（Ｐ）またはヒ素（Ａｓ）等のｎ型の不純物を導入することによって形成される。半導体層ＳＬｂは、例えば多結晶シリコン膜を形成した後にこの多結晶シリコン膜にｎ型の不純物を導入するか、ｎ型の不純物を含む多結晶シリコン膜からなる半導体膜（ドープトシリコン膜）を形成することによって形成される。高い導電性を得るという観点から、半導体層ＳＬａおよび半導体層ＳＬｂの不純物濃度は、いずれも高いことが好ましく、例えば、１×１０１８ｃｍ−３以上が好ましく、１×１０１９ｃｍ−３以上がより好ましい。半導体層ＳＬａおよび半導体層ＳＬｂの厚さは、例えば２００〜３００ｎｍである。絶縁膜ＩＦの厚さは、半導体層ＳＬａと半導体層ＳＬｂとの間の静電耐圧が確保できる範囲で、できるだけ薄い方が好ましく、例えば１０〜５０ｎｍである。
コンデンサＤＣ１は、層間絶縁膜ＩＤ１に覆われている。層間絶縁膜ＩＤ１の上面上に配線Ｍ１ａ，Ｍ１ｂが形成されている。層間絶縁膜ＩＤ１には、半導体層ＳＬａに達するコンタクトホールＣＴ１ａと、半導体層ＳＬｂに達するコンタクトホールＣＴ１ｂとが形成されている。コンタクトホールＣＴ１ａの内部には、コンタクトプラグＰＬ１ａが埋め込まれている。コンタクトホールＣＴ１ｂの内部には、コンタクトプラグＰＬ１ｂが埋め込まれている。
また、コンデンサＤＣ１において、絶縁膜ＩＦは半導体層ＳＬａ上に形成され、半導体層ＳＬｂは絶縁層ＩＦ上に形成されることによって、半導体層ＳＬａ、絶縁膜ＩＦ、半導体層ＳＬｂという積層構造が形成されている。そして、半導体層ＳＬａは、コンタクトプラグ（第１コンタクトプラグ）ＰＬ１ａを介して、配線Ｍ１ａと電気的に接続されている。半導体層ＳＬｂは、コンタクトプラグ（第２コンタクトプラグ）ＰＬ１ｂを介して、配線Ｍ１ｂと電気的に接続されている。
そのため、コンタクトプラグＰＬ１ａと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬａは配置されているが、半導体層ＳＬｂは配置されていない。また、コンタクトプラグＰＬ１ｂと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬｂは配置されているが、半導体層ＳＬａは配置されていない。
また、配線Ｍ１ａ，Ｍ１ｂは、層間絶縁膜ＩＤ２に覆われている。層間絶縁膜ＩＤ２の上面上に配線Ｍ２ａ，Ｍ２ｂが形成されている。層間絶縁膜ＩＤ２には、配線Ｍ１ａに達するコンタクトホールＣＴ２ａと、配線Ｍ１ｂに達するコンタクトホールＣＴ２ｂとが形成されている。コンタクトホールＣＴ２ａの内部には、コンタクトプラグＰＬ２ａが埋め込まれている。コンタクトホールＣＴ２ｂの内部には、コンタクトプラグＰＬ２ｂが埋め込まれている。配線Ｍ２ａは、コンタクトプラグＰＬ２ａを介して、配線Ｍ１ａと電気的に接続されている。配線Ｍ２ｂは、コンタクトプラグＰＬ２ｂを介して、配線Ｍ１ｂと電気的に接続されている。また、配線Ｍ２ａは、例えばグランド（ＧＮＤ、接地）電位に接続され、配線Ｍ２ｂは、例えば電源電位に接続されている。
コンタクトプラグＰＬ１ａ，ＰＬ１ｂ，ＰＬ２ａ，ＰＬ２ｂは、例えばタングステン（Ｗ）を主成分とする材料からなる。配線Ｍ１ａ，Ｍ１ｂ，配線Ｍ２ａ，Ｍ２ｂは、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料からなる。
配線Ｍ２ａ，Ｍ２ｂは、保護膜ＴＣに覆われているが、その一部が開口され、配線Ｍ２ａ，Ｍ２ｂの上面が露出している。
次に、コンデンサＤＣ１の平面構造について詳細に説明する。図３は、図２に示す半導体チップＳＣ１の領域Ｃを拡大して示す要部平面図の一例である。図３では、理解を簡単にするために、半導体層（第２導体膜）ＳＬｂを二点鎖線で表しており、平面視において半導体層ＳＬｂと重なる半導体層ＳＬａを透視して表している。
図３に示すように、半導体層ＳＬａは、平面視において、長辺および短辺がそれぞれ例えば５〜２００μｍの長方形のパターンである。一方、半導体層ＳＬｂは、平面視において、その一部が半導体層ＳＬａと重なるように形成されている。半導体層ＳＬｂは、平面視において、１辺が例えば５〜２００μｍの正方形のパターンである。
前述したように、半導体層ＳＬａはコンタクトプラグＰＬ１ａと接触しており、半導体層ＳＬｂはコンタクトプラグＰＬ１ｂと接触している。平面視において、半導体層ＳＬａとコンタクトプラグＰＬ１ａとが接触している領域において、半導体層ＳＬａと半導体層ＳＬｂとは重なっていない。また、平面視において、半導体層ＳＬｂとコンタクトプラグＰＬ１ｂとが接触している領域において、半導体層ＳＬａと半導体層ＳＬｂとは重なっていない。
前述したように、コンタクトプラグＰＬ１ａは、配線Ｍ２ａと電気的に接続され、コンタクトプラグＰＬ１ｂは、配線Ｍ２ｂと電気的に接続されている。そのため、配線Ｍ２ａが例えばグランド電位に接続されることにより、半導体層ＳＬａにグランド電位（図３中ＧＮＤ）が供給される。同様に、配線Ｍ２ｂが例えば電源電位に接続されることにより、半導体層ＳＬｂに電源電位（図３中Ｖ）が供給される。
なお、半導体層ＳＬａの平面形状は、長方形に限定されるものではなく、半導体層ＳＬｂの平面形状も、正方形に限定されるものではない。
＜半導体装置の製造方法＞
実施の形態１の半導体装置ＳＤ１の製造方法について、図４〜図８を用いて工程順に説明する。図４〜図８は、実施の形態１の半導体装置ＳＤ１の製造工程中の要部断面図である。なお、理解を簡単にするため、図４〜図８には、図２に示す半導体チップＳＣ１の領域Ｃのみを示している。
まず、図４に示すように、基板ＳＵＢと絶縁層ＣＬと半導体層とにより構成されたＳＯＩ基板を用意する。ＳＯＩ基板は、平面形状が略円形のＳＯＩウエハである。次に、例えば、半導体層上に形成したフォトレジスト膜（図示せず）をマスクにしたドライエッチングでシリコンからなる半導体層をパターニングする。その後、フォトレジスト膜（図示せず）をマスクにしたイオン注入法を用いて、半導体層にｎ型不純物を導入することにより、ＳＯＩ基板の一部に半導体層ＳＬａを形成する。
次に、図５に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、酸化シリコン膜からなる絶縁膜ＩＦを、半導体層ＳＬａを覆うように絶縁層ＣＬ上に形成する。
次に、図６に示すように、例えば、ＣＶＤ法により、ｎ型の不純物を含む多結晶シリコン膜からなる半導体層ＳＬｂを、絶縁膜ＩＦを覆うように絶縁層ＣＬ上に形成する。これにより、ｎ型の半導体層（第１導体膜）ＳＬａと、絶縁膜ＩＦと、ｎ型の半導体層（第２導体膜）ＳＬｂとにより構成されたコンデンサＤＣ１を形成する。
次に、図７に示すように、例えば、ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜ＩＤ１を、コンデンサＤＣ１を覆うように絶縁層ＣＬ上に堆積する。その後、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、層間絶縁膜ＩＤ１の上面を平坦化する。
次に、図８に示すように、層間絶縁膜ＩＤ１および絶縁膜ＩＦに、半導体層ＳＬａに達するコンタクトホールＣＴ１ａと、半導体層ＳＬｂに達するコンタクトホールＣＴ１ｂとを形成する。そして、コンタクトホールＣＴ１ａ，ＣＴ１ｂの内部に例えばタングステン膜をそれぞれ埋め込み、コンタクトプラグＰＬ１ａ，ＰＬ１ｂを形成する。その後、例えばスパッタリング法によりアルミニウム膜を、層間絶縁膜ＩＤ１の上面上に堆積する。このアルミニウム膜を例えばドライエッチング法により加工して、配線Ｍ１ａ，Ｍ１ｂを形成する。
図８以降において、特に図示しないが、実施の形態１は、配線Ｍ１ａ，Ｍ１ｂを覆うように、層間絶縁膜ＩＤ１上に層間絶縁膜ＩＤ２を形成する工程を有している。その後、実施の形態１は、層間絶縁膜ＩＤ２に、配線Ｍ１ａ，Ｍ１ｂにそれぞれ達するコンタクトホールＣＴ２ａ，ＣＴ２ｂを形成する工程、および、コンタクトホールＣＴ２ａ，ＣＴ２ｂの内部にコンタクトプラグＰＬ２ａ，ＰＬ２ｂを形成する工程を有している。そして、実施の形態１は、層間絶縁膜ＩＤ２上に配線Ｍ２ａ，Ｍ２ｂを形成する工程、および、保護膜ＴＣを形成する工程を有している。以上の工程により、実施の形態１の半導体チップＳＣ１が完成する。
その後、図１に示すように、半導体チップＳＣ１上に、光源ＬＳおよび半導体チップＳＣ２を搭載する。ここで、半導体チップＳＣ２の外部端子のうち、ドライバＩＣにグランド電位を供給する端子を図２に示す半導体チップＳＣ１の配線Ｍ２ａに、ドライバＩＣに電源電位を供給する端子を図２に示す半導体チップＳＣ１の配線Ｍ２ｂにそれぞれ電気的に接続する。また、半導体チップＳＣ２の外部端子のうち、光変調器ＰＣを駆動するための電位を供給する端子を図２に示す半導体チップＳＣ１の配線Ｍ２に電気的に接続する。以上の工程により、実施の形態１の半導体装置ＳＤ１が完成する。
なお、光変調器ＰＣを駆動するドライバＩＣには、例えば２〜５Ｖの電源電位を供給する。そのため、コンデンサＤＣ１の半導体層ＳＬａと半導体層ＳＬｂとの間の電位差は、例えば２〜５Ｖの範囲である。
＜検討の経緯について＞
以下、本願発明者が検討した検討例の半導体装置の構成について説明する。図９は、検討例の半導体装置ＳＤ１０１の平面図である。
図９に示すように、検討例の半導体装置ＳＤ１０１は、半導体チップＳＣ１０１と、半導体チップＳＣ１０１上に搭載された光源ＬＳと、半導体チップＳＣ１０１上に搭載された半導体チップＳＣ２と、半導体チップＳＣ１０１上に搭載されたコンデンサＤＣ１０１を有している。コンデンサＤＣ１０１は、チップコンデンサである。半導体チップＳＣ１０１は、光導波路（光信号用の伝送線路）ＯＴ１，ＯＴ２および光変調器ＰＣを有しているが、上記実施の形態１のコンデンサＤＣ１を有していない。以上の点が、検討例の半導体装置ＳＤ１０１と上記実施の形態１の半導体装置ＳＤ１との相違点である。
ここで、検討例について本発明者が見出した課題について説明する。前述したように、シリコンフォトニクス技術において、ドライバＩＣ等のＩＣチップを電子回路上で安定に動作させるためには、ノイズ対策が不可欠である。特に、光信号は高周波であるため、高周波帯域におけるノイズ除去が求められる。
一般に、コンデンサ（キャパシタ）を主回路の負荷に対して並列に接続すると、ノイズフィルタ回路として作用する。具体的には、虚数単位ｊ、周波数ｆ、静電容量（キャパシタンス）Ｃとして、コンデンサのインピーダンスＺは、Ｚ＝１／ｊ２πｆＣとなる。ノイズの周波数ｆに対して、このコンデンサのインピーダンスＺが主回路の負荷よりも小さくなる場合に、ノイズはコンデンサ側をバイパスし、主回路を通らない。このようにして、コンデンサがノイズフィルタとして作用する。このようなキャパシタは、デカップリングコンデンサ（デカップリングキャパシタ、バイパスコンデンサ）と呼ばれる。
前述の式からわかるように、フィルタ可能な周波数ｆは、コンデンサの静電容量Ｃに依存するため、ノイズフィルタには、フィルタしたい周波数に応じて、静電容量の異なる複数の種類のコンデンサを組み合わせて使用することが多い。そのため、検討例の半導体装置ＳＤ１０１は、デカップリングコンデンサとして、静電容量の異なる複数のコンデンサＤＣ１０１を有しているが、その結果、実装する部品点数が増えて製造コストも大きくなってしまう。また、図示しないが、半導体チップＳＣ１０１，ＳＣ２の電源線の本数や配置によっては、静電容量の異なる複数のコンデンサの組み合わせからなるノイズフィルタを複数用意する必要がある。このような場合は、実装する部品点数がさらに増え、製造コストもますます大きくなってしまう。
また、検討例の半導体装置には別の課題もある。検討例では、半導体チップＳＣ１０１上に半導体チップＳＣ２とコンデンサＤＣ１０１とを搭載している。そのため、半導体チップＳＣ２の外部端子のうち、ドライバＩＣにグランド電位を供給する端子およびドライバＩＣに電源電位を供給する端子を半導体チップＳＣ１０１内の配線を経由して、コンデンサＤＣ１０１に接続することになる。
半導体チップＳＣ２とコンデンサＤＣ１０１とを接続する配線は、ノイズフィルタのコンデンサに直列で接続された抵抗およびインダクタ（コイル）とみなされ、これらはそれぞれ寄生抵抗および寄生インダクタンスを有する。そのため、半導体チップＳＣ２とコンデンサＤＣ１０１とを接続する配線が長くなると、寄生抵抗および寄生インダクタンスが大きくなる。ここで、寄生抵抗Ｒおよび寄生インダクタンスＬを考慮にいれたコンデンサのインピーダンスＺｐは、Ｚｐ＝１／ｊ２πｆＣ＋Ｒ＋ｊ２πｆＬである。そのため、寄生抵抗Ｒおよび寄生インダクタンスＬが大きくなると、コンデンサのインピーダンスＺｐが大きくなってしまい、フィルタしたいノイズをバイパスすることができなくなってしまう。特に、寄生インダクタンスＬは周波数ｆが大きくなると、インピーダンスＺｐへの寄与が大きくなるため、高周波帯域においてノイズを除去することが難しくなる。
以上より、ノイズフィルタを構成するコンデンサを含むシリコンフォトニクスデバイスにおいて、実装する部品点数を減らし製造コストを低減することが望まれる。また、ノイズフィルタを構成するコンデンサとドライバＩＣを有する半導体チップとの距離を短くして、高周波帯域でのノイズ除去を可能にすることが望まれる。
＜主要な特徴および効果について＞
以下、実施の形態１の半導体装置ＳＤ１の主要な特徴および効果について説明する。図２に示すように、実施の形態１の半導体装置ＳＤ１の主要な特徴の一つは、光導波路ＯＴ１が形成された半導体チップＳＣ１にコンデンサＤＣ１が内蔵されていることである。すなわち、半導体チップＳＣ１の層間絶縁膜ＩＤ１内に形成された半導体層ＳＬａと絶縁膜ＩＦと半導体層ＳＬｂとによりコンデンサＤＣ１が構成されている。
そして、絶縁膜ＩＦは半導体層ＳＬａ上に形成され、半導体層ＳＬｂは絶縁層ＩＦ上に形成されることによって、半導体チップＳＣ１の厚さ方向に沿って半導体層ＳＬａ、絶縁膜ＩＦ、半導体層ＳＬｂという積層構造が形成されている。そして、コンタクトプラグＰＬ１ａと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬａは配置されているが、半導体層ＳＬｂは配置されていない。また、コンタクトプラグＰＬ１ｂと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬｂは配置されているが、半導体層ＳＬａは配置されていない。これにより、半導体層ＳＬａは、コンタクトプラグＰＬ１ａを介して、配線Ｍ１ａと電気的に接続されている。半導体層ＳＬｂは、コンタクトプラグＰＬ１ｂを介して、配線Ｍ１ｂと電気的に接続されている。
実施の形態１では、このような構成を採用したことにより、半導体装置の性能を向上させることができる。以下、その理由について具体的に説明する。
図２に示すように、実施の形態１では、半導体チップＳＣ１にコンデンサＤＣ１を内蔵しているため、図９に示す検討例の半導体装置ＳＤ１０１で実装していたコンデンサＤＣ１０１は不要となる。その結果、実施の形態１では、検討例に比べて、実装する部品点数を減らすことができ、製造コストを抑えることができる。
そして、実施の形態１では、絶縁膜ＩＦは半導体層ＳＬａ上に形成され、半導体層ＳＬｂは絶縁層ＩＦ上に形成されることによって、半導体チップＳＣ１の厚さ方向に沿って、半導体層ＳＬａ、絶縁膜ＩＦ、半導体層ＳＬｂという積層構造が形成されている。こうすることで、半導体層ＳＬａと半導体層ＳＬｂとによる平行平板型のコンデンサＤＣ１において、半導体層ＳＬａ，ＳＬｂの面積を半導体チップＳＣ１（基板ＳＵＢ）の面内方向に沿って容易に広げることができ、かつ、半導体層ＳＬａと半導体層ＳＬｂとの間の距離を半導体チップＳＣ１の厚さ方向において容易に狭くすることができる。すなわち、実施の形態１では、半導体チップＳＣ１内に静電容量の比較的大きいコンデンサＤＣ１を容易に形成することができる。
特に、実施の形態１の半導体チップＳＣ１は、シリコンフォトニクスチップであるため、前述したように、平面視において、半導体チップＳＣ１に対する光導波路ＯＴ１，ＯＴ２の占有面積（パターン密度）は低く、光変調器ＰＣ等と合わせても５〜１０％程度である。そのため、半導体チップＳＣ１にコンデンサＤＣ１を形成できる領域Ｃを十分確保できる。具体的には、平面視において、面積１ｍｍ２の半導体チップＳＣ１に対するコンデンサＤＣ１の占有面積を３０％として、絶縁膜ＩＦを厚さ１０ｎｍの酸化シリコン膜とすると、コンデンサＤＣ１の静電容量は１ｎＦとなる。このように、実施の形態１では、半導体チップＳＣ１にノイズフィルタ用のコンデンサとして十分な容量を有するコンデンサＤＣ１を内蔵することができる。
また、コンタクトプラグＰＬ１ａと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬａは配置されているが、半導体層ＳＬｂは配置されていない。そして、コンタクトプラグＰＬ１ｂと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬｂは配置されているが、半導体層ＳＬａは配置されていない。これにより、例えば、コンタクトホールＣＴ１ａ，ＣＴ１ｂをプラズマエッチングにより形成する際に、半導体層ＳＬａと半導体層ＳＬｂとの間の薄い絶縁膜ＩＦが、チャージアップにより損傷または破壊されることによって、半導体層ＳＬａおよび半導体層ＳＬｂが互いに短絡することを防止することができる。
また、実施の形態１では、半導体チップＳＣ２の外部端子のうち、ドライバＩＣにグランド電位を供給する端子を図２に示す半導体チップＳＣ１の配線Ｍ２ａに、ドライバＩＣに電源電位を供給する端子を図２に示す半導体チップＳＣ１の配線Ｍ２ｂにそれぞれ電気的に接続する。こうすることで、ドライバＩＣの電源電位を供給する端子およびグランド電位を供給する端子とコンデンサＤＣ１との距離を半導体チップＳＣ１の厚さ程度とすることができる。従って、実施の形態１では、ドライバＩＣを有する半導体チップＳＣ２とコンデンサＤＣ１との接続距離を、上記検討例のようにコンデンサを外付けして、半導体チップ内の配線を経由してドライバＩＣと接続する場合に比べて短くすることができる。その結果、実施の形態１では、上記検討例に比べて、コンデンサＤＣ１の寄生抵抗および寄生インダクタンスを小さくして、高周波帯域でのノイズ除去が可能になる。
なお、図示しないが、ドライバＩＣに電源電位を供給する端子およびドライバＩＣにグランド電位を供給する端子は、図１に示す半導体チップＳＣ２の角部に形成されていることが多い。そのため、コンデンサＤＣ１とドライバＩＣの電源電位を供給する端子およびグランド電位を供給する端子との距離をできるだけ短くして寄生抵抗および寄生インダクタンスを小さくするという観点から、コンデンサＤＣ１が形成されている半導体チップＳＣ１の領域Ｃは、平面視において、ドライバＩＣを有する半導体チップＳＣ２の上記角部と重なる位置に形成されていることが好ましい。
また、図２に示すように、コンデンサＤＣ１を構成する半導体層ＳＬａは、半導体チップＳＣ１の光導波路ＯＴ１と同層に形成されている。そのため、半導体層ＳＬを加工して光導波路ＯＴ１を形成する工程において、半導体層ＳＬａを同時に形成することができる。これにより、半導体チップＳＣ１にコンデンサＤＣ１を内蔵しても、工程数の増大を抑えることができ、その分製造コストを低減することができる。
なお、実施の形態１では、第１導体膜ＳＬａおよび第２導体膜ＳＬｂがシリコンからなる半導体層ＳＬａおよび半導体層ＳＬｂとして構成されている場合を例に説明したが、例えば金属材料により構成してもよい。ただし、第１導体膜ＳＬａおよび第２導体膜ＳＬｂを金属材料により構成すると、第１導体膜ＳＬａおよび第２導体膜ＳＬｂをシリコンにより構成した場合に比べて表面が粗く、第１導体膜ＳＬａと第２導体膜ＳＬｂとの間で放電が起きやすくなる。これを防ぐためには、第１導体膜ＳＬａと第２導体膜ＳＬｂとの間の絶縁膜ＩＦを厚くして、第１導体膜ＳＬａと第２導体膜ＳＬｂとの間の静電耐圧が確保する必要があるが、こうしてしまうと、第１導体膜ＳＬａと第２導体膜ＳＬｂとの間の距離が大きくなり、コンデンサＤＣ１の容量が小さくなってしまう。従って、絶縁膜ＩＦの厚さを薄くして、コンデンサＤＣ１の容量を大きくできる点で、第１導体膜ＳＬａおよび第２導体膜ＳＬｂを金属材料により構成するよりも、第１導体膜ＳＬａおよび第２導体膜ＳＬｂをシリコンにより構成した方が有利である。
また、絶縁膜ＩＦを酸化シリコン膜により構成すると、絶縁膜ＩＦの比誘電率が比較的高くコンデンサＤＣ１の容量を大きくすることができる点、また、層間絶縁膜ＩＤ１と同じ材料からなるためコンデンサＤＣ１部分以外の絶縁膜ＩＦを除去する必要がないという点において、絶縁膜ＩＦを他の材料により構成する場合に比べて有利である。また、絶縁膜ＩＦを窒化シリコン膜により構成すると、絶縁膜ＩＦの静電耐圧性能を高めることができる点で、絶縁膜ＩＦを他の材料により構成する場合に比べて有利である。また、絶縁膜ＩＦを酸化シリコン膜および窒化シリコン膜の積層膜により構成すると、上記酸化シリコン膜の利点および窒化シリコン膜の利点の両方を有する点で、絶縁膜ＩＦを酸化シリコン膜または窒化シリコン膜のみで構成した場合に比べて有利である。ただし、絶縁膜ＩＦを酸化シリコン膜または窒化シリコン膜のみで構成した場合は、製造工程数をへらすことができる点で、絶縁膜ＩＦを上記積層膜により構成した場合に比べて有利である。
また、半導体層ＳＬａおよび半導体層ＳＬｂの導電型は、それぞれｎ型である場合を例に説明したが、いずれか一方がｐ型であっても、いずれもｐ型であってもよい。ただし、半導体層ＳＬａ，ＳＬｂの導電型がｎ型であると、導電型がｐ型である場合に比べてキャリアの移動度が高いため、半導体層ＳＬａ，ＳＬｂの抵抗値を効果的に下げることができる。そのため、半導体層ＳＬａ，ＳＬｂの導電型は、それぞれｎ型であることが好ましい。
また、コンタクトプラグＰＬ１ｂと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬｂは配置されているが、半導体層ＳＬａは配置されていない場合を例に説明したが、これに限定されず、例えば、半導体層ＳＬａ、絶縁膜ＩＦおよび半導体層ＳＬｂとが積層されている領域において、コンタクトプラグＰＬ１ｂと半導体層ＳＬｂとを接触させてもよい。ただし、このような構成を採用した場合には、コンタクトホールＣＴ１ｂを開口する際に、半導体層ＳＬｂおよび絶縁膜ＩＦを貫通して半導体層ＳＬａに達するおそれがある。こうすると、コンタクトプラグＰＬ１ｂが半導体層ＳＬａと電気的に接続されてしまい、コンデンサＤＣ１が機能しなくなる。このような事態を防ぐために、例えば絶縁膜ＩＦの厚さを厚くするという方法があるが、この方法では絶縁膜ＩＦを厚くした分、半導体層ＳＬａと半導体層ＳＬｂとの距離が大きくなり、コンデンサＤＣ１の容量が小さくなってしまう。以上のことから、コンタクトプラグＰＬ１ｂと半導体層ＳＬｂとを接触させる領域において、コンタクトプラグＰＬ１ｂと絶縁層ＣＬ（基板ＳＵＢ）との間には、半導体層ＳＬｂは配置されているが、半導体層ＳＬａは配置されていないという構成を採用した方が有利である。
（実施の形態２）
以下、実施の形態２の半導体装置について説明する。図１０は、実施の形態２の半導体装置ＳＤ２を示す要部断面図である。
図１０に示すように、実施の形態２の半導体装置ＳＤ２を構成する半導体チップＳＣ１は、コンデンサＤＣ２を有している。すなわち、半導体チップＳＣ１の層間絶縁膜ＩＤ１内に形成された半導体層（第１導体膜）ＳＬｃと絶縁膜ＩＦと半導体層（第２導体膜）ＳＬｄとによりコンデンサＤＣ２が構成されている。半導体層ＳＬｃは、例えば光変調器ＰＣを形成するためのダミーパターンとして形成されたものである。そのため、半導体層ＳＬｃの厚い部分は、光導波路ＷＯの厚さと同じであり、半導体層ＳＬｃの薄い部分は、半導体層ＰＲおよび半導体層ＮＲの厚さと同じである。半導体層ＳＬｃと半導体層ＳＬｄとの間に配置された絶縁膜ＩＦの厚さは一定である。すなわち、半導体層ＳＬｃの上面と半導体層ＳＬｄの下面との距離は一定である。
以上の点が、実施の形態２の半導体装置ＳＤ２と上記実施の形態１の半導体装置ＳＤ１との相違点である。実施の形態２の半導体装置ＳＤ２のそれ以外の構成は、上記実施の形態１の半導体装置ＳＤ１の構成と同一であるため、繰り返しの説明を省略する。
次に、実施の形態２の半導体装置ＳＤ２の製造方法について、図１１〜図１８を用いて工程順に説明する。図１１〜図１８は、実施の形態２の半導体装置ＳＤ２の製造工程中の要部断面図である。なお、理解を簡単にするため、図１１〜図１８には、図１０に示す半導体チップＳＣ１の領域Ａ１、領域Ｂおよび領域Ｃのみを示している。
まず、図１１に示すように、基板ＳＵＢと絶縁層ＣＬと半導体層ＳＬとにより構成されたＳＯＩ基板を用意する。次に、シリコンからなる半導体層ＳＬＯ上に形成したフォトレジスト膜ＰＲ１をマスクにしたドライエッチングで半導体層ＳＬＯをパターニングすることにより、図１２に示すように、ＳＯＩ基板の一部に半導体層ＳＬを形成する。
次に、図１３に示すように、絶縁層ＣＬ上および半導体層ＳＬ上に形成したフォトレジスト膜ＰＲ２をマスクにしたドライエッチングにより、図１４に示すように、領域Ｂおよび領域Ｃにおいて、半導体層ＳＬをパターニングする。このように、領域Ｃの半導体層ＳＬは、領域Ｂの半導体層ＳＬをパターニングするためのダミーパターンである。その後、例えばフォトレジスト膜（図示せず）をマスクにしたイオン注入法を用いて、領域Ｃのパターニングされた半導体層ＳＬにｎ型不純物を導入することにより、半導体層ＳＬｃを形成する。
また、例えばフォトレジスト膜（図示せず）をマスクにしたイオン注入法を用いて、領域Ｂの半導体層ＳＬの一部に１×１０１７ｃｍ−３以上のｎ型不純物を導入することにより、図１５に示す半導体層ＮＲを形成する。同様に、領域Ｂの半導体層ＳＬの一部に１×１０１７ｃｍ−３以上のｐ型不純物を導入することにより、図１５に示す半導体層ＰＲを形成する。領域Ｂの半導体層ＳＬのうち、ｎ型不純物およびｐ型不純物が導入されなかった部分が光導波路ＷＯとなる。こうすることで、光導波路ＷＯと半導体層ＮＲと半導体層ＰＲとからなる光変調器ＰＣを形成する。その後、半導体層ＳＬｃを覆うように、絶縁層ＣＬ上に絶縁膜ＩＦを形成する。
次に、図１６に示すように、例えば、ＣＶＤ法により、ｎ型の不純物を含む多結晶シリコン膜からなる半導体層ＳＬｄを、絶縁膜ＩＦを覆うように絶縁層ＣＬ上に形成する。これにより、ｎ型の半導体層（第１導体膜）ＳＬｃと、絶縁膜ＩＦと、ｎ型の半導体層（第２導体膜）ＳＬｄとにより構成されたコンデンサＤＣ２を形成する。
次に、図１７に示すように、例えば、ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜ＩＤ１を、コンデンサＤＣ２を覆うように絶縁層ＣＬ上に堆積する。その後、例えばＣＭＰ法により、層間絶縁膜ＩＤ１の上面を平坦化する。
次に、図１８に示すように、層間絶縁膜ＩＤ１および絶縁膜ＩＦに、半導体層ＳＬｃに達するコンタクトホールＣＴ１ａと、半導体層ＳＬｄに達するコンタクトホールＣＴ１ｂとを形成する。そして、コンタクトホールＣＴ１ａ，ＣＴ１ｂの内部に例えばタングステン膜をそれぞれ埋め込み、コンタクトプラグＰＬ１ａ，ＰＬ１ｂを形成する。その後、層間絶縁膜ＩＤ１の上面上に、例えばスパッタリング法によりアルミニウム膜を堆積する。このアルミニウム膜をドライエッチング法により加工して、配線Ｍ１ａ，Ｍ１ｂを形成する。
実施の形態２の半導体チップＳＣ１が完成するまでの図１８以降の工程は、前述の実施の形態１の半導体チップＳＣ１が完成するまでの図８以降の工程と同じであるため、繰り返しの説明を省略する。また、実施の形態２の半導体チップＳＣ１が完成した以降、半導体装置ＳＤ２が完成するまでの工程は、前述の実施の形態１の半導体チップＳＣ１が完成した以降、半導体装置ＳＤ１が完成するまでの工程と同じであるため、繰り返しの説明を省略する。
以下、実施の形態２の半導体装置ＳＤ２の特徴および効果について説明する。
前述したように、光導波路（光変調器に含まれるものも含む）は、例えばドライエッチングにより半導体層をパターニングして形成する。ここで、平面視において、半導体チップに対する光導波路のパターン密度が低いと、パターニングされる光導波路の寸法および形状にばらつきが生じる。そのため、半導体チップＳＣ１に光導波路ＯＴ１等を形成する際には、光導波路ＯＴ１等が形成されない領域にダミーパターンを配置してパターン密度を高めることにより、光導波路ＯＴ１等の寸法および形状のばらつきを抑えている。ただし、このダミーパターンはそれ以外の用途に利用されるものではなかった。
そこで、実施の形態２では、例えば光変調器ＰＣを形成するためのダミーパターンを利用してコンデンサＤＣ２を形成している。こうすることで、実施の形態２では、上記実施の形態１のように別途半導体層ＳＬａを形成する必要がなく、製造コストを低減することができる。
一方、上記実施の形態１においては、ダミーパターンとは別に半導体層ＳＬａを形成するため、半導体層ＳＬａの平面形状や厚さを任意に制御することができる。この点で、上記実施の形態１は、実施の形態２よりも有利である。
実施の形態２の半導体層ＳＬｃは、光変調器ＰＣを形成するためのダミーパターンである場合を例に説明したが、これに限定されず、半導体層ＳＬｃは、例えば、光導波路ＯＴ２を形成するためのダミーパターンであってもよい。
（実施の形態３）
以下、実施の形態３の半導体装置について説明する。図１９は、実施の形態３の半導体装置ＳＤ３のコンデンサＤＣ３を示す要部平面図である。
図示しないが、実施の形態３の半導体装置ＳＤ３を構成する半導体チップＳＣ１は、コンデンサＤＣ３を有している。すなわち、半導体チップＳＣ１の層間絶縁膜ＩＤ１内に形成された半導体層（第１導体膜）ＳＬｅと絶縁膜ＩＦと半導体層（第２導体膜）ＳＬｆとによりコンデンサＤＣ３が構成されている。ただし、後述するように、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ６と絶縁膜ＩＦと半導体層ＳＬｆとによりコンデンサＤＣ３ａが構成されている。また、半導体層ＳＬｅ４，ＳＬｅ５と絶縁膜ＩＦと半導体層ＳＬｆとによりコンデンサＤＣ３ｂが構成されている。また、半導体層ＳＬｅ７，ＳＬｅ８，ＳＬｅ９と絶縁膜ＩＦと半導体層ＳＬｆとによりコンデンサＤＣ３ｃが構成されている。すなわち、コンデンサＤＣ３は、３つのコンデンサＤＣ３ａ，ＤＣ３ｂ，ＤＣ３ｃにより構成されている。
次に、コンデンサＤＣ３の平面構造について詳細に説明する。図１９では、理解を簡単にするために、半導体層ＳＬｆを二点鎖線で表しており、平面視において半導体層ＳＬｂと重なる半導体層ＳＬａを透視して表している。
図３に示すように、半導体層ＳＬｅは、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９を含んでいる。半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ６は、それぞれ互いに電気的に接続されている。半導体層ＳＬｅ４，ＳＬｅ５は、それぞれ互いに電気的に接続されている。半導体層ＳＬｅ７，ＳＬｅ８，ＳＬｅ９は、それぞれ互いに電気的に接続されている。ただし、実施の形態３では、上記実施の形態１と異なり、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ６は、半導体層ＳＬｅ４，ＳＬｅ５，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９と電気的に接続されていない。半導体層ＳＬｅ４，ＳＬｅ５は、ＳＬｅ７，ＳＬｅ８，ＳＬｅ９と電気的に接続されていない。半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９は、平面視において、１辺が例えば１〜５０μｍの正方形のパターンである。
一方、半導体層ＳＬｆは、平面視において、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９を覆うように形成されている。半導体層ＳＬｆは、平面視において、１辺が例えば５〜２００μｍの正方形のパターンである。
半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ６と電気的に接続された半導体層ＳＬｅａはコンタクトプラグＰＬ３ａと接触している。半導体層ＳＬｅ４，ＳＬｅ５と電気的に接続された半導体層ＳＬｅｂは、コンタクトプラグＰＬ３ｂと接触している。また、半導体層ＳＬｅ７，ＳＬｅ８，ＳＬｅ９と電気的に接続された半導体層ＳＬｅｃは、コンタクトプラグＰＬ３ｃと接触している。また、半導体層ＳＬｆはコンタクトプラグＰＬ３ｄと接触している。
平面視において、半導体層ＳＬｅａとコンタクトプラグＰＬ３ａとが接触している領域、半導体層ＳＬｅｂとコンタクトプラグＰＬ３ｂとが接触している領域、および、半導体層ＳＬｅｃとコンタクトプラグＰＬ３ｃとが接触している領域において、それぞれ、半導体層ＳＬｅと半導体層ＳＬｆとは重なっていない。また、平面視において、半導体層ＳＬｆとコンタクトプラグＰＬ３ｂとが接触している領域において、半導体層ＳＬｅと半導体層ＳＬｆとは重なっていない。
図示しないが、コンタクトプラグＰＬ３ａ，ＰＬ３ｂ，ＰＬ３ｃは、配線Ｍ２ａ（図２参照）と電気的に接続され、コンタクトプラグＰＬ３ｄは、配線Ｍ２ｂ（図２参照）と電気的に接続されている。そのため、配線Ｍ２ａが例えばグランド電位に接続されることにより、半導体層ＳＬｅａ，ＳＬ３ｂ，ＳＬｅｃにグランド電位（図１９中ＧＮＤ）が供給される。同様に、配線Ｍ２ｂが例えば電源電位に接続されることにより、半導体層ＳＬｆに電源電位（図１９中Ｖ）が供給される。
以上の点が、実施の形態３の半導体装置ＳＤ３と上記実施の形態１の半導体装置ＳＤ１との相違点である。実施の形態３の半導体装置ＳＤ３のそれ以外の構成は、上記実施の形態１の半導体装置ＳＤ１の構成と同一であるため、繰り返しの説明を省略する。
以下、実施の形態３の半導体装置ＳＤ３の特徴および効果について説明する。
前述したように、電源線の本数や配置に合わせて、静電容量の異なる複数のコンデンサの組み合わせからなるノイズフィルタを複数用意する必要がある。そこで、実施の形態３では、上記実施の形態１と異なり、半導体層ＳＬｅを複数のパターンＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９により構成している。そして、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ６と、半導体層ＳＬｅ４，ＳＬｅ５と、半導体層ＳＬｅ７，ＳＬｅ８，ＳＬｅ９とを電気的に分離することによって、コンデンサＤＣ３を、３つのコンデンサＤＣ３ａ，ＤＣ３ｂ，ＤＣ３ｃに分離している。こうすることで、実施の形態３では、コンデンサの容量を容易に調整することができる。特に、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ６と、半導体層ＳＬｅ４，ＳＬｅ５と、半導体層ＳＬｅ７，ＳＬｅ８，ＳＬｅ９とを電気的に分離することによって、それぞれ容量の異なるコンデンサＤＣ３ａ，ＤＣ３ｂ，ＤＣ３ｃに分離することができる。
以上、実施の形態３では、半導体層をいくつかの半導体層に電気的に分離することによって、コンデンサの容量を調整する場合を例に説明したが、これに限定されない。例えば、平面視において、半導体層のパターン形状や面積を変更することによって、コンデンサの容量を調整することもできる。例えば正方形状の半導体層であれば、１辺が１〜２００μｍの範囲でサイズを調整することができる。また、例えば、平面視において、正方形状の半導体層ＳＬｅ１を面積が１／４の４つの領域にさらに分割して、それぞれの領域にコンタクトプラグを接続してもよい。
また、実施の形態３は、実施の形態２と組み合わせることもできる。すなわち、ダミーパターンの形状や面積を分割等により変更することによって、コンデンサの容量を調整することもできる。
また、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９の平面形状は、正方形に限定されるものではなく、半導体層ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９の配列も図１９に示す斜方配置に限定されるものではない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＬ 絶縁層
ＣＴ１，ＣＴ１ａ，ＣＴ１ｂ，ＣＴ２，ＣＴ２ａ，ＣＴ２ｂ コンタクトホール
ＤＣ１，ＤＣ１０１，ＤＣ２，ＤＣ３，ＤＣ３ａ，ＤＣ３ｂ，ＤＣ３ｃ コンデンサ
ＩＤ１，ＩＤ２ 層間絶縁膜
ＩＦ 絶縁膜
ＬＳ 光源
Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ２ａ，Ｍ２ｂ 配線
ＮＲ 半導体層
ＯＴ１，ＯＴ２ 光導波路
ＰＣ 光変調器
ＰＬ１，ＰＬ１ａ，ＰＬ１ｂ，ＰＬ２，ＰＬ２ａ，ＰＬ２ｂ，ＰＬ３ａ，ＰＬ３ｂ，ＰＬ３ｃ コンタクトプラグ
ＰＲ 半導体層
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＳＣ１，ＳＣ１０１，ＳＣ２ 半導体チップ
ＳＤ１，ＳＤ１０１，ＳＤ２，ＳＤ３ 半導体装置
ＳＬ，ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬｄ，ＳＬｅ，ＳＬｅ１，ＳＬｅ２，ＳＬｅ３，ＳＬｅ４，ＳＬｅ５，ＳＬｅ６，ＳＬｅ７，ＳＬｅ８，ＳＬｅ９，ＳＬｅａ，ＳＬｅｂ，ＳＬｅｃ，ＳＬｆ，ＳＬＯ 半導体層
ＳＵＢ 基板
ＴＣ 保護膜
ＷＯ 光導波路

Claims (20)

  1. 基板と、
    前記基板上に形成された光導波路と、
    前記光導波路と同層に形成された第１導体膜と、
    前記第１導体膜上に形成された絶縁膜と、
    前記絶縁膜上に形成された第２導体膜と、
    前記光導波路、前記第１導体膜、前記絶縁膜、および、前記第２導体膜を覆うように、前記基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜を貫通し、前記第１導体膜に達する第１コンタクトホールと、
    前記第１層間絶縁膜を貫通し、前記第２導体膜に達する第２コンタクトホールと、
    前記第１コンタクトホール内に形成された第１コンタクトプラグと、
    前記第２コンタクトホール内に形成された第２コンタクトプラグと、
    を有し、
    前記第１導体膜と前記第２導体膜とは、互いに電気的に接続されておらず、
    前記第１コンタクトプラグと前記基板との間には、前記第１導体膜は配置されているが、前記第２導体膜は配置されていない、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２コンタクトプラグと前記基板との間には、前記第２導体膜は配置されているが、前記第１導体膜は配置されていない、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１導体膜は、第１導電型の第１不純物を含む第１半導体膜からなり、
    前記第２導体膜は、前記第１導電型の第２不純物を含む第２半導体膜からなる、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１導電型は、ｎ型である、半導体装置。
  5. 請求項３記載の半導体装置において、
    前記第１半導体膜の前記第１不純物の濃度、および、前記第２半導体膜の前記第２不純物の濃度は、それぞれ１×１０１８ｃｍ−３以上である、半導体装置。
  6. 請求項３記載の半導体装置において、
    前記第１半導体膜は、前記光導波路から離間している、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１導体膜と、前記絶縁膜と、前記第２導体膜とにより、コンデンサが構成されている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記コンデンサは、平面視において、前記光導波路が形成されていない領域に形成されている、半導体装置。
  9. 請求項７記載の半導体装置において、
    第１半導体チップと、前記第１半導体チップ上に搭載された第２半導体チップとを有し、
    前記第１半導体チップには、前記光導波路と、前記コンデンサと、前記光導波路を伝播する光を変調する光変調器とが形成され、
    前記第２半導体チップには、前記光変調器を駆動するドライバＩＣが形成され、
    前記コンデンサは、前記ドライバＩＣに電源電位を供給する第１端子と前記ドライバＩＣに接地電位を供給する第２端子とに並列に接続されている、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記絶縁膜は、酸化シリコン膜からなる、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記絶縁膜は、窒化シリコン膜からなる、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜からなる、半導体装置。
  13. 基板と、
    前記基板上に形成された光導波路と、
    前記光導波路と同層に形成された複数の第１導体膜と、
    前記複数の第１導体膜上に形成された絶縁膜と、
    前記絶縁膜上に形成された第２導体膜と、
    前記光導波路、前記複数の第１導体膜、前記絶縁膜、および、前記第２導体膜を覆うように、前記基板上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜を貫通し、前記複数の第１導体膜にそれぞれ達する複数の第１コンタクトホールと、
    前記第１層間絶縁膜を貫通し、前記第２導体膜に達する第２コンタクトホールと、
    前記複数の第１コンタクトホール内にそれぞれ形成された複数の第１コンタクトプラグと、
    前記第２コンタクトホール内に形成された第２コンタクトプラグと、
    を有し、
    前記複数の第１導体膜は、それぞれ互いに電気的に接続されておらず、
    前記複数の第１導体膜と前記第２導体膜とは、それぞれ互いに電気的に接続されておらず、
    前記第１コンタクトプラグと前記基板との間には、前記第１導体膜は配置されているが、前記第２導体膜は配置されていない、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記複数の第１導体膜のそれぞれと、前記絶縁膜と、前記第２導体膜とにより、複数のコンデンサが構成されている、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記複数のコンデンサは、平面視において、前記光導波路が形成されていない領域に形成されている、半導体装置。
  16. 請求項１３記載の半導体装置において、
    前記第２コンタクトプラグと前記基板との間には、前記第２導体膜は配置されているが、前記複数の第１導体膜はいずれも配置されていない、半導体装置。
  17. 請求項１３記載の半導体装置において、
    前記複数の第１導体膜は、第１導電型の第１不純物を含む複数の第１半導体膜からなり、
    前記第２導体膜は、前記第１導電型の第２不純物を含む第２半導体膜からなる、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第１導電型は、ｎ型である、半導体装置。
  19. 請求項１７記載の半導体装置において、
    前記第１半導体膜の前記第１不純物の濃度、および、前記第２半導体膜の前記第２不純物の濃度は、それぞれ１×１０１８ｃｍ−３以上である、半導体装置。
  20. 請求項１７記載の半導体装置において、
    前記複数の第１半導体膜は、いずれも前記光導波路から離間している、半導体装置。
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