JP2018050218A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018050218A
JP2018050218A JP2016185267A JP2016185267A JP2018050218A JP 2018050218 A JP2018050218 A JP 2018050218A JP 2016185267 A JP2016185267 A JP 2016185267A JP 2016185267 A JP2016185267 A JP 2016185267A JP 2018050218 A JP2018050218 A JP 2018050218A
Authority
JP
Japan
Prior art keywords
input
conversion
circuit
edge
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016185267A
Other languages
English (en)
Inventor
佑記 吉岡
Yuki Yoshioka
佑記 吉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016185267A priority Critical patent/JP2018050218A/ja
Priority to US15/654,484 priority patent/US9973201B2/en
Priority to CN201710751214.6A priority patent/CN107872225B/zh
Publication of JP2018050218A publication Critical patent/JP2018050218A/ja
Priority to US15/955,460 priority patent/US10256835B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462Details of the control circuitry, e.g. of the successive approximation register
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0854Continuously compensating for, or preventing, undesired influence of physical parameters of noise of quantisation noise
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/004Reconfigurable analogue/digital or digital/analogue converters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/124Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245Details of sampling arrangements or methods
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

【課題】高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することが可能な半導体装置を提供すること。【解決手段】一実施の形態によれば、半導体装置1は、選択的に入力されるアナログ信号及びデジタル信号のうちアナログ信号が入力される入力回路11_1と、入力回路11_1と共通の電源によって駆動され、かつ、選択的に入力されるアナログ信号及びデジタル信号のうちデジタル信号が入力される入力回路11_4と、入力回路11_1に入力されたアナログ信号のAD変換を行うADコンバータ15と、入力回路11_4に入力されたデジタル信号のエッジを検出するエッジ検出回路12と、エッジ検出回路12による検出結果に基づいてADコンバータ15によるAD変換結果に対して所定の処理を実行する制御部13と、を備える。【選択図】図1

Description

本発明は、半導体装置に関し、例えば高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信するのに適した半導体装置に関する。
車両に搭載されるマイクロコントローラ(マイコン)等の半導体システムには、仕様によってはデジタル信号だけでなくアナログ信号も受信可能であることが求められる。さらに、半導体システムには、外部端子(パッド)の数を削減することにより回路規模の増大を抑制することが求められている。また、回路規模、端子数はそのまま(少ないまま)で、より多くの用途に使用可能な汎用性の高いマイコンが求められている。
そのため、近年では、デジタル信号及びアナログ信号を選択的に受信可能な入力回路(デジアナ兼用入力回路)を搭載した半導体システムの開発が進んでいる。デジアナ兼用入力回路を搭載した半導体システムでは、パッドがデジタル信号及びアナログ信号によって共用されるため、パッド数が削減され、その結果、回路規模の増大が抑制される。
しかし、共通の電源によって駆動される複数のデジアナ兼用入力回路を搭載した半導体システムでは、あるデジアナ兼用入力回路に入力されたデジタル信号のエッジが、共通の電源を介して、別のデジアナ兼用入力回路に入力されたアナログ信号にノイズとして伝わってしまうため、アナログ信号を精度良く受信することができないという問題があった。
このような問題に対する解決策が、特許文献1に開示されている。
特許文献1に開示された半導体集積回路は、デジタル信号及びアナログ信号によって共用される入力端子(パッド)と、アナログ信号のAD変換を行うADコンバータと、を接続するアナログ信号線上に、デジタル信号の種類(デジタル出力信号、デジタル入力信号)に応じた抵抗値の抵抗素子を備えている。それにより、この半導体集積回路は、デジタル信号からアナログ信号に伝わるノイズの影響を軽減している。
特開2012−29155号公報
しかしながら、特許文献1の構成では、複数のパッドに対応して設けられた複数の入出力回路部分のそれぞれの構成(例えば抵抗素子等)を仕様に合わせて個別に調整する必要があるため、汎用性が低下してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、選択的に入力される第1アナログ信号及び第1デジタル信号のうち前記第1アナログ信号が入力される第1入力回路と、前記第1入力回路と共通の電源によって駆動され、かつ、選択的に入力される第2アナログ信号及び第2デジタル信号のうち前記第2デジタル信号が入力される第2入力回路と、前記第1入力回路に入力された前記第1アナログ信号のAD変換を行うADコンバータと、前記第2入力回路に入力された前記第2デジタル信号のエッジを検出するエッジ検出回路と、前記エッジ検出回路による検出結果に基づいて前記ADコンバータによるAD変換結果に対して所定の処理を実行する制御部と、を備える。
一実施の形態によれば、半導体装置は、アナログ信号が入力される第1入力回路と、前記第1入力回路と共通の電源によって駆動され、デジタル信号が入力される第2入力回路と、前記第1入力回路に入力された前記アナログ信号のAD変換を行うADコンバータと、前記第2入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、前記ADコンバータによるAD変換中に前記エッジ検出回路によりエッジが検出されなかった場合、前記ADコンバータによるAD変換結果を取り込む制御部と、を備える。
一実施の形態によれば、半導体装置は、アナログ信号が入力される第1入力回路と、前記第1入力回路と共通の電源によって駆動され、デジタル信号が入力される第2入力回路と、前記第1入力回路に入力された前記アナログ信号のAD変換を行うADコンバータと、前記第2入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、前記ADコンバータによる連続するm(mは2以上の整数)個のAD変換結果を取り込んでこれらを平均化するとともに、m回のAD変換のうち前記エッジ検出回路によってエッジが検出された回数を信頼度情報として取得する、制御部と、を備える。
高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することが可能な半導体装置を提供することができる。
実施の形態1にかかる半導体装置を搭載した半導体システムの構成例を示すブロック図である。 図1に示す半導体装置に設けられた入力回路の具体的構成の一例を示す図である。 図1に示す半導体装置に設けられたエッジ検出回路の具体的構成の一例を示す図である。 図1に示す半導体装置の動作を示すフローチャートである。 図1に示す半導体装置の動作を示すタイミングチャートである。 実施の形態2にかかる半導体装置の構成例を示すブロック図である。 図6に示す半導体装置の動作を示すフローチャートである。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(動作ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
<実施の形態1>
図1は、実施の形態1にかかる半導体装置1を搭載した半導体システムSYS1の構成例を示すブロック図である。半導体システムSYS1は、例えば車両に搭載されたマイクロコントローラ(マイコン)であって、半導体装置1は、外部からマイコンに供給される信号に対し所定の処理を実行する回路である。ここで、半導体装置1は、あるデジアナ兼用入力回路に入力されたアナログ信号のAD変換中に、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジが検出されなかった場合にのみ、前記アナログ信号のAD変換結果を正式なデータとして取り込む。それにより、本実施の形態にかかる半導体装置1は、複数のデジアナ兼用入力回路のそれぞれの構成を仕様に合わせて個別に調整する必要がないため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。以下、具体的に説明する。
図1に示すように、半導体システムSYS1は、フラッシュROM(Read Only Memory)101と、フラッシュコントローラ102と、CPU(Central Processing Unit)103と、RAM(Random Access Memory)104と、半導体装置1と、これらを接続するバス100と、を備える。
半導体装置1は、外部から供給されるデジタル信号に対して所定の処理を施すだけでなく、外部から供給されるアナログ信号をデジタル信号にAD変換して所定の処理を施す。ここで、半導体装置1は、合計n(nは2以上の整数)チャネルのデジタル信号及びアナログ信号を選択的に受信可能に構成されている。それにより、半導体装置1は、デジタル信号の受信チャネル数及びアナログ信号の受信チャネル数を仕様に合わせて調整することができるため、汎用性を向上させることができる。
(半導体装置1の構成例)
具体的には、半導体装置1は、n個のパッドPD1〜PDnと、n個のデジアナ兼用入力回路(以下、単に入力回路と称す)11_1〜11_nと、エッジ検出回路12と、制御部13と、選択回路14と、ADコンバータ15と、結果格納部16と、計測部17と、を備える。なお、入力回路11_1〜11_nは、何れもデジタル信号及びアナログ信号を選択的に受信可能に構成されている。
入力回路11_i(iは1〜nの任意の整数)は、外部からパッドPD_iに供給されたデジタル又はアナログの入力信号Sin_iを、イネーブル信号E_iに基づいて選択されたアナログ専用出力端子又はデジタル専用出力端子から、アナログ信号Ain_i又はデジタル信号Din_iとして出力する。
例えば、入力信号Sin_iがアナログ信号である場合、入力回路11_iには、制御部13からLレベルのイネーブル信号E_iが供給される。それにより、入力回路11_iは、アナログ専用出力端子からアナログ信号Ain_iを出力する。他方、入力信号Sin_iがデジタル信号である場合、入力回路11_iには、制御部13からHレベルのイネーブル信号E_iが供給される。それにより、入力回路11_iは、デジタル専用出力端子からデジタル信号Din_iを出力する。
(入力回路11_1〜11_nの具体的構成例)
図2は、入力回路11_1の具体的構成の一例を示す図である。
図2に示すように、入力回路11_1は、ダイオード111,112と、保護抵抗113と、論理積回路(以下、AND回路と称す)114と、レベルシフタ115と、を備える。なお、図2には、パッドPD1も示されている。
ダイオード111,112は、ESD保護用のダイオードである。ダイオード111のアノードは、パッドPD1と入力回路11_1のアナログ専用出力端子T1とを接続する信号線上のノードN1に接続され、ダイオード111のカソードは、電源VDDに接続されている。ダイオード112のアノードは、接地GNDに接続され、ダイオード112のカソードは、ノードN1に接続されている。
例えば、外部からパッドPD1に供給された入力信号Sin_1の電圧VN1が電源VDDの電圧(以下、電源電圧VDDとも称す)以上の場合、電圧VN1は電源電圧VDDまで降下する。他方、電圧VN1が接地GNDの電圧(以下、接地電圧GNDとも称す)未満の場合、電圧VN1は接地電圧GNDまで上昇する。なお、説明の簡略化のため、ダイオード111,112のそれぞれの降下電圧については考慮されていない。それにより、静電気等によるノードN1の電圧VN1の過度な上昇及び過度な降下を防ぐことができる。
AND回路114は、保護抵抗113を介して供給される入力信号Sin_1と、入力回路11_1の入力端子T3に供給されるイネーブル信号E_1と、の論理積を出力する。レベルシフタ115は、AND回路114の出力信号の電圧レベルを、後段の内部回路(不図示)の駆動電圧のレベルまで降下させる。
例えば、入力信号Sin_1がアナログ信号である場合、外部からパッドPD1に供給されたアナログの入力信号Sin_1は、入力回路11_1のアナログ専用出力端子T1からアナログ信号Ain_1として出力される。なお、このとき、イネーブル信号E_1がLレベルに制御されるため、AND回路114は、入力信号Sin_1の電圧レベルに関わらず、Lレベルの信号を出力する。そのため、入力回路11_1のデジタル専用出力端子T2の電圧は、Lレベルに固定される。
他方、入力信号Sin_1がデジタル信号である場合、イネーブル信号E_1がHレベルに制御されるため、AND回路114は、入力信号Sin_1をそのまま出力する。レベルシフタ115は、AND回路114の出力信号の電圧レベルを、後段の内部回路の駆動電圧のレベルまで降下させる。つまり、外部からパッドPD1に供給されたデジタルの入力信号Sin_1は、レベルシフトした後、入力回路11_1のデジタル専用出力端子T2からデジタル信号Din_1として出力される。
なお、入力回路11_1の構成は、図2に示す構成に限られず、同様の機能を有する他の構成に適宜変更可能である。
入力回路11_n〜11_nの構成については、入力回路11_1の構成と同じであるため、その説明を省略する。
ここで、入力回路11_1〜11_nは、共通の電源電圧VDD及び接地電圧GNDによって駆動されている。そのため、何れかの入力回路に入力されたデジタル信号のエッジが、電源を介して、別の入力回路に入力されたアナログ信号にノイズとして伝わってしまう可能性がある。
図1に戻り、入力回路11_1〜11_nのそれぞれから出力されたデジタル信号Din_1〜Din_nは、図示しない内部回路及びエッジ検出回路12に供給される。
エッジ検出回路12は、デジタル信号Din_1〜Din_nのそれぞれのエッジ(立ち上がりエッジ、及び、立ち下がりエッジ)を検出して、検出結果をフラグ信号FLGとして出力する。
例えば、エッジ検出回路12は、制御部13からのクリア信号CLRがアクティブになることにより、フラグ信号FLGをインアクティブ(例えばLレベル)に初期化する。その後、エッジ検出回路12は、デジタル信号Din_1〜Din_nの何れかのエッジを検出すると、フラグ信号FLGをアクティブ(例えばHレベル)にする。
(エッジ検出回路12の具体的構成例)
図3は、エッジ検出回路12の具体的構成の一例を示す図である。
図3に示すように、エッジ検出回路12は、Dフリップフロップ121_1〜121_nと、組み合わせ回路122_1〜122_nと、論理和回路(以下、OR回路と称す)123と、RSフリップフロップ124と、を備える。
Dフリップフロップ121_1〜121_nは、それぞれデジタル信号Din_1〜Din_nをクロック信号に同期して取り込む。
組み合わせ回路122_1〜122_nは、それぞれ、デジタル信号Din_1〜Din_nと、Dフリップフロップ121_1〜121_nの出力信号と、に応じた論理演算結果を出力する。具体的には、組み合わせ回路122_i(iは1〜nの任意の整数)は、デジタル信号Din_iと、Dフリップフロップ121_iの出力信号の反転信号と、の論理積と、デジタル信号Din_iの反転信号と、Dフリップフロップ121_iの出力信号と、の論理積と、の論理和を出力する。
OR回路123は、組み合わせ回路122_1〜122_nのそれぞれの出力信号の論理和を出力する。
RSフリップフロップ124では、リセット端子RにOR回路123の出力信号が入力され、セット端子Sに制御部13からのクリア信号CLRが入力され、出力端子Qからフラグ信号FLGが出力される。
なお、エッジ検出回路12の構成は、図3に示す構成に限られず、同様の機能を有する他の構成に適宜変更可能である。
図1に戻り、選択回路14は、制御部13からの選択信号SELに基づいてアナログ信号Ain_1〜Ain_nの何れかを選択し、アナログ信号Ainとして出力する。換言すると、選択回路14は、アナログ信号Ain_1〜Ain_nのうち制御部13からの選択信号SELによって指定されたチャネルのアナログ信号を、アナログ信号Ainとして出力する。
ADコンバータ15は、選択回路14から出力されたアナログ信号AinをAD変換してデジタル信号Doを出力する。ここで、ADコンバータ15は、制御部13からの開始信号STがアクティブになると、AD変換を開始し、AD変換が完了すると、完了信号DNをアクティブにする。
結果格納部16は、n個の入力回路11_1〜11_nに対応するn個の格納領域M_1〜M_nを有する。制御部13からのトリガ信号TRがアクティブになると、格納領域M_1〜M_nのうち制御部13からの選択信号SELにより指定された格納領域に、AD変換結果(デジタル信号Do)が格納される。以下では、アナログ信号Ain_1〜Ain_nのそれぞれのAD変換結果(デジタル信号Do)をデジタル信号Do_1〜Din_nとも称する。
計測部17は、n個の入力回路11_1〜11_nに対応するn個のタイマT_1〜T_nによって構成されている。計測部17は、制御部13からのトリガ信号TRがアクティブになると、制御部13からの選択信号SELにより指定されたタイマによる計測(カウントアップ)を開始させる。
つまり、トリガ信号TRがアクティブになると、格納領域M_1〜M_nのうち選択信号SELにより指定された格納領域にAD変換結果(デジタル信号Do)が格納されるとともに、タイマT_1〜T_nのうち選択信号SELにより指定されたタイマが計測(カウントアップ)を開始する。したがって、タイマの計測値からAD変換結果の格納期間を知ることができる。
制御部13は、半導体装置1の各機能ブロックの動作を制御する。制御部13の詳細については、後述する。
フラッシュコントローラ102は、ユーザ操作により入力されたAD変換に関する情報をフラッシュROM101に書き込むことを制御する。それにより、フラッシュROM101には、例えば、アナログ信号のノイズを低減させる手法を採用するか否かの情報、外部からPD1〜PDnに供給される入力信号Sin_1〜Sin_nに関する情報、AD変換手順に関する情報などが格納される。なお、フラッシュROM101にAD変換に関する情報を格納することにより、電源オフ後もAD変換に関する情報が保持されるため、再設定が不要となる。
CPU103は、RAM104に格納されたプログラムに従って演算処理を実行する。RAM104には、上記プログラムやCPU103の演算結果などが格納される。半導体装置1等の周辺回路は、CPU103からの命令に従って所定の処理を実行する。本例では、フラッシュROM101からAD変換に関する情報が読みされ、その情報に応じた制御内容が制御部13に設定される。
(半導体装置1の動作)
続いて、図1に加えて図4及び図5を用いて、半導体装置1の動作について説明する。
図4は、半導体装置1の動作を示すフローチャートである。
図5は、半導体装置1の動作を示すタイミングチャートである。
以下では、n=6である場合を例に説明する。即ち、以下では、6個の入力回路11_1〜11_6が設けられた場合を例に説明する。また、以下では、入力回路11_1〜11_3にアナログの入力信号Sin_1〜Sin_3が入力され、入力回路11_4〜11_6にデジタルの入力信号Sin_4〜Sin_6が入力されている場合を例に説明する。したがって、入力回路11_1〜11_3は、それぞれアナログ信号Ain_1〜Ain_3を出力しており、入力回路11_4〜11_6は、それぞれデジタル信号Din_4〜Din_6を出力している。
まず、フラッシュROMに格納されたAD変換に関する情報が読み出され、その情報に応じた制御内容が制御部13に設定される(ステップS101)。
その後、制御部13は、AD変換対象のチャネルを選択する(ステップS102)。具体的には、制御部13は、選択信号SELを生成して選択回路14に対して出力する。それにより、選択回路14は、アナログ信号Ain_1〜Ain_3のうち選択信号SELによって指定されたチャネルのアナログ信号を、アナログ信号Ainとして出力する。
図5の例では、選択回路14は、アナログ信号Ain_1を選択する(時刻t1)。
その後、制御部13は、フラグ信号FLGを初期化した後、ADコンバータ15によるAD変換を開始させる(ステップS103)。
具体的には、制御部13は、クリア信号CLRをアクティブにすることで、エッジ検出回路12から出力されるフラグ信号FLGをインアクティブ(Lレベル)に初期化する。その後、制御部13は、開始信号STをアクティブにすることで、ADコンバータ15によるAD変換を開始させる。ADコンバータ15は、AD変換が完了すると、完了信号DNをアクティブにして制御部13に返す(ステップS106)。
ここで、AD変換中(より詳細には、開始信号STがアクティブになってから完了信号DNがアクティブになるまでの期間中)に、何れのエッジも検出されなかった場合(ステップS104のNO)、エッジ検出回路12は、フラグ信号FLGをインアクティブ(Lレベル)に維持する。他方、デジタル信号Din_4〜Din_6の何れかのエッジが検出された場合(ステップS104のYES)、エッジ検出回路12は、フラグ信号FLGをアクティブ(Hレベル)にする(ステップS105)。
フラグ信号FLGがLレベルに維持された場合(ステップS107のNO)、制御部13は、ADコンバータ15によるAD変換結果を正式なデータとして取り込む(ステップS108、S109)。
具体的には、AD変換後にフラグ信号FLGがLレベルの場合(ステップS107のNO)、制御部13は、トリガ信号TRをアクティブにする(ステップS108)。それにより、結果格納部16の格納領域M_1〜M_nのうち選択信号SELにより指定された格納領域にAD変換結果が格納され、計測部17のタイマT_1〜T_nのうち選択信号SELにより指定されたタイマにより計測が開始される(ステップS109)。
他方、フラグ信号FLGがHレベルになった場合(ステップS107のYES)、制御部13は、ADコンバータ15によるAD変換結果を取り込まず、再びステップS103〜S107の処理を繰り返す。
具体的には、AD変換後にフラグ信号FLGがHレベルの場合(ステップS107のYES)、制御部13は、トリガ信号TRをインアクティブに維持する。そのため、AD変換結果は何れの格納領域にも格納されず、何れのタイマによる計測も開始されない。そして、制御部13は、フラグ信号FLGをLレベルに初期化した後、再びステップS103〜S107の処理を繰り返す。
図5の例では、フラグ信号FLGがLレベルに維持されているため、アナログ信号Ain_1のAD変換結果であるデジタル信号Do_1が格納領域M_1に格納され、タイマT_1による計測が開始される(時刻t2)。
その後、AD変換対象のチャネルの選択が完了していない場合には(ステップS110のNO)、再びステップS102〜S110の処理が繰り返され、AD変換対象のチャネルの選択が全て完了した場合には(ステップS110のYES)、AD変換動作が終了する。
図5の例では、AD変換対象のチャネルの選択が完了していないため(ステップS110のNO)、ステップS102の処理に戻り、アナログ信号Ain_1に代えてアナログ信号Ain_2が選択される(時刻t2)。その後のステップS103〜S107の処理では、次のような動作が行われている。
具体的には、1回目のアナログ信号Ain_2のAD変換中には、デジタル信号Din_4,Din_6のエッジが検出され、フラグ信号FLGがHレベルになっている(時刻t2〜t3)。そのため、1回目のアナログ信号Ain_2のAD変換結果は何れの格納領域にも格納されず、何れのタイマによる計測も開始されない(時刻t3)。そして、フラグ信号FLGがLレベルに初期化された後、再びアナログ信号Ain_2のAD変換が行われる(時刻t3〜t4)。
2回目のアナログ信号Ain_2のAD変換中には、デジタル信号Din_4〜Din_6の何れのエッジも検出されず、フラグ信号FLGがLレベルに維持されている(時刻t3〜t4)。そのため、2回目のアナログ信号Ain_2のAD変換結果であるデジタル信号Do_2が格納領域M_2に格納され、タイマT_2による計測(カウントアップ)が開始される(時刻t4)。
図5の例では、その後、アナログ信号Ain_2に代えてアナログ信号Ain_3が選択される(時刻t4)。連続する1回目〜4回目のアナログ信号Ain_3のAD変換中には、デジタル信号Din_4〜Din_6の何れかのエッジが検出され、フラグ信号FLGがHレベルになっている(時刻t4〜t5,t5〜t6,t6〜t7,t7〜t8)。そのため、連続する1回目〜4回目のアナログ信号Ain_3のAD変換結果は何れの格納領域にも格納されず、何れのタイマによる計測も開始されない(時刻t5,t6,t7,t8)。
5回目のアナログ信号Ain_3のAD変換中には、デジタル信号Din_4〜Din_6の何れのエッジも検出されず、フラグ信号FLGがLレベルに維持されている(時刻t8〜t9)。そのため、5回目のアナログ信号Ain_3のAD変換結果であるデジタル信号Do_3が格納領域M_3に格納され、タイマT_3による計測(カウントアップ)が開始される(時刻t9)。
図5の例では、その後、アナログ信号Ain_3に代えてアナログ信号Ain_1が選択される(時刻t9)。このアナログ信号Ain_1のAD変換中には、デジタル信号Din_4〜Din_6の何れのエッジも検出されず、フラグ信号FLGがLレベルに維持されている(時刻t9〜t10)。そのため、アナログ信号Ain_1のAD変換結果であるデジタル信号Do_1が新たに格納領域M_1に格納され、タイマT_1による計測(カウントアップ)が新たに開始される(時刻t10)。
このように、本実施の形態にかかる半導体装置1は、あるデジアナ兼用入力回路に入力されたアナログ信号のAD変換中に、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジが検出されなかった場合にのみ、前記アナログ信号のAD変換結果を正式なデータとして取り込む。それにより、本実施の形態にかかる半導体装置1は、複数のデジアナ兼用入力回路のそれぞれの構成(例えば、保護抵抗の抵抗値等)を仕様に合わせて個別に調整する必要が無いため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。
また、本実施の形態にかかる半導体装置1は、デジアナ兼用入力回路を再設計したり、デジタル信号を駆動する電源とアナログ信号を駆動する電源とを分けて設計したりする必要が無く、簡単な論理回路により実現可能である。
なお、デジタル信号のエッジに起因して発生するアナログ信号のノイズを回避する必要が無い場合、フラッシュROM101に、トリガ信号TRを常にアクティブ状態に維持するように指示する設定情報を書き込めばよい。それにより、トリガ信号TRが常にアクティブ状態に維持されるため、AD変換が完了するたびに、そのAD変換結果が正式なデータとして結果格納部16の指定された格納領域に格納される。
<実施の形態2>
図6は、実施の形態2にかかる半導体装置2の構成例を示す図である。
本実施の形態にかかる半導体装置2は、アナログ信号Ainの連続するm(mは2以上の整数)個のAD変換結果を取り込んで平均化する。それにより、本実施の形態にかかる半導体装置2は、ノイズによるAD変換精度の悪化を緩和することができる。さらに、本実施の形態にかかる半導体装置2は、m回のAD変換のうちデジタル信号のエッジが検出された回数をカウントして信頼度情報として取得する。それにより、本実施の形態にかかる半導体装置2は、例えば信頼性の高いAD変換結果の平均値のみを正式なデータとして採用することができる。以下、具体的に説明する。
図6に示すように、半導体装置2は、図示されていないパッドPD1〜PDn、入力回路11_1〜11_n、エッジ検出回路12及び選択回路14のほか、制御部23と、ADコンバータ25と、結果格納部26と、検出回数格納部27と、を備える。なお、制御部23、ADコンバータ25及び結果格納部26は、それぞれ制御部13、ADコンバータ15及び結果格納部16に対応する。
制御部23は、ADコンバータ25に、アナログ信号AinのAD変換を連続してm回実行させる。制御部23は、1回のAD変換が完了するたびに、フラグ信号FLGの状態に関わらずトリガ信号TRをアクティブにする。それにより、選択信号SELにより選択された結果格納部26の格納領域M_1には、m個のAD変換結果(m個のデジタル信号Do_1)が全て格納される。また、これらm個のAD変換結果の平均値(デジタル信号Do_1a)も格納される。
さらに、制御部23は、ADコンバータ25によるm回のAD変換のうち、フラグ信号FLGがアクティブになった回数(以下、エッジ検出回数CNTとも称す)をカウントしている。このエッジ検出回数CNTが少ないほど、m回のAD変換のうちデジタル信号のエッジの影響を受けたAD変換の回数が少なくなるため、m個のAD変換結果の平均値の信頼性は高くなる。他方、このエッジ検出回数CNTが多いほど、m回のAD変換のうちデジタル信号のエッジの影響を受けたAD変換の回数が多くなるため、m個のAD変換結果の平均値の信頼性は低くなる。このエッジ検出回数CNTは、検出回数格納部27の格納領域CNT_1〜CNT_nのうち選択信号SELにより選択された格納領域に信頼度情報として格納される。
半導体装置2のその他の構成については、半導体装置1の場合と同様であるため、その説明を省略する。
上記の例では、制御部23が、デジタル信号のエッジが検出された回数をカウントする機能を有する場合について説明したが、これに限られない。デジタル信号のエッジが検出された回数をカウントするカウントは、別途設けられていてもよい。
(半導体装置2の動作)
続いて、図6に加えて図7を用いて、半導体装置2の動作について説明する。
図7は、半導体装置1の動作を示すフローチャートである。
以下では、n=6である場合を例に説明する。即ち、以下では、6個の入力回路11_1〜11_6が設けられた場合を例に説明する。また、以下では、入力回路11_1〜11_3にアナログの入力信号Sin_1〜Sin_3が入力され、入力回路11_4〜11_6にデジタルの入力信号Sin_4〜Sin_6が入力されている場合を例に説明する。したがって、入力回路11_1〜11_3は、それぞれアナログ信号Ain_1〜Ain_3を出力しており、入力回路11_4〜11_6は、それぞれデジタル信号Din_4〜Din_6を出力している。
まず、フラッシュROMに格納されたAD変換に関する情報が読み出され、その情報に応じた制御内容が制御部23に設定される(ステップS201)。
その後、制御部23は、エッジ検出回数CNTを初期化した後、AD変換対象のチャネルを選択する(ステップS202)。
具体的には、制御部23は、エッジ検出回数CNTを0に初期化した後、選択信号SELを生成して選択回路14に対して出力する。それにより、選択回路14は、アナログ信号Ain_1〜Ain_3のうち選択信号SELによって指定されたチャネルのアナログ信号を、アナログ信号Ainとして出力する。例えば、選択回路14は、まずアナログ信号Ain_1を選択する。
その後、制御部23は、フラグ信号FLGを初期化した後、ADコンバータ25によるAD変換を開始させる(ステップS203)。
具体的には、制御部23は、クリア信号CLRをアクティブにすることでエッジ検出回路12からのフラグ信号FLGをインアクティブに初期化した後、開始信号STをアクティブにすることでADコンバータ25によるAD変換を開始させる。ADコンバータ25は、AD変換が完了すると、完了信号DNをアクティブにして制御部23に返す(ステップS207)。
ここで、AD変換中に、何れのエッジも検出されなかった場合(ステップS204のNO)、エッジ検出回路12は、フラグ信号FLGをインアクティブに維持する。このとき、エッジ検出回数CNTのカウントアップ動作は行われない。他方、デジタル信号Din_4〜Din_6の何れかのエッジが検出された場合(ステップS204のYES)、エッジ検出回路12は、フラグ信号FLGをアクティブにする(ステップS205)。このとき、制御部23は、エッジ検出回数CNTを1つカウントアップさせる(ステップS206)。
その後、制御部23は、AD変換後のフラグ信号FLGの状態に関わらず(即ち、エッジ検出回路12によりエッジが検出されたか否かに関わらず)、トリガ信号TRをアクティブにする(ステップS208)。それにより、結果格納部26の格納領域M_1〜M_nのうち選択信号SELにより指定された格納領域M_1には、AD変換結果(デジタル信号Do_1)が格納される(ステップS209)。
連続するm回のAD変換が完了していない場合(ステップS210のNO)、アナログ信号Ain_1の選択が維持されたまま、再びステップS203〜S210の処理が繰り返される。
連続するm回のAD変換が完了すると(ステップS210のYES)、格納領域M_1に格納されたm個のAD変換結果が平均化される。格納領域M_1には、m個のAD変換結果の平均値(デジタル信号Do_1a)が格納される(ステップS211)。さらに、検出回数格納部27の格納領域CNT_1〜CNT_nのうち選択信号SELにより指定された格納領域CNT_1には、エッジ検出回数CNTの情報が格納される(ステップS211)。
その後、AD変換対象のチャネルの選択が完了していない場合には(ステップS212のNO)、再びステップS202〜S212の処理が繰り返され、AD変換対象のチャネルの全ての選択が完了した場合には(ステップS212のYES)、AD変換動作が終了する。例えば、アナログ信号Ain_1の選択の完了後は、アナログ信号Ain_2,Ain_3が順に選択され、それぞれアナログ信号Ain_1選択時と同様の処理が繰り返される。
このように、本実施の形態にかかる半導体装置2は、アナログ信号Ainに対する連続するm(mは2以上の整数)個のAD変換結果を取り込んで平均化している。それにより、本実施の形態にかかる半導体装置2は、ノイズによるAD変換精度の悪化を緩和することができる。
また、本実施の形態にかかる半導体装置2は、m回のAD変換のうちデジタル信号のエッジが検出された回数をカウントして信頼度情報として採用している。それにより、本実施の形態にかかる半導体装置2は、例えば信頼性の高いAD変換結果の平均値のみを正式なデータとして採用することができる。
さらに、本実施の形態にかかる半導体装置2は、エッジ検出回路12によりエッジが検出されたか否かに関わらず常に一定のタイミングでAD変換結果を取り込んでいる。それにより、本実施の形態にかかる半導体装置2は、データの取得タイミングにばらつきを持たせることなく常に一定のタイミングでAD変換結果の平均値を取得することができる。
以上のように、上記実施の形態1,2にかかる半導体装置及びそれを備えた半導体システムは、あるデジアナ兼用入力回路に入力されたアナログ信号のAD変換を行うADコンバータと、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジを検出するエッジ検出回路と、を備え、エッジ検出回路による検出結果に基づいてADコンバータによるAD変換結果に対して所定の処理を実行する。それにより、上記実施の形態1,2にかかる半導体装置及びそれを備えた半導体システムは、複数のデジアナ兼用入力回路のそれぞれの構成(例えば、保護抵抗の抵抗値等)を仕様に合わせて個別に調整する必要が無いため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。
より詳細には、実施の形態1にかかる半導体装置及びそれを備えた半導体システムは、あるデジアナ兼用入力回路に入力されたアナログ信号のAD変換中に、別のデジアナ兼用入力回路に入力されたデジタル信号のエッジが検出されなかった場合にのみ、前記アナログ信号のAD変換結果を正式なデータとして取り込む。それにより、実施の形態1にかかる半導体装置及びそれを備えた半導体システムは、複数のデジアナ兼用入力回路のそれぞれの構成(例えば、保護抵抗の抵抗値等)を仕様に合わせて個別に調整する必要が無いため、高い汎用性を維持した状態で精度良くデジタル信号及びアナログ信号を受信することができる。
また、実施の形態2にかかる半導体装置及びそれを備えた半導体システムは、あるデジアナ兼用入力回路に入力されたアナログ信号に対する連続するm個のAD変換結果を平均化している。それにより、実施の形態2にかかる半導体装置及びそれを備えた半導体システムは、ノイズによるAD変換精度の悪化を緩和することができる。
また、実施の形態2にかかる半導体装置及びそれを備えた半導体システムは、m回のAD変換のうちデジタル信号のエッジが検出された回数をカウントして信頼度情報として採用している。それにより、実施の形態2にかかる半導体装置及びそれを備えた半導体システムは、例えば信頼性の高いAD変換結果の平均値のみを正式なデータとして採用することができる。
さらに、実施の形態2にかかる半導体装置及びそれを備えた半導体システムは、エッジ検出回路によりエッジが検出されたか否かに関わらず常に一定のタイミングでAD変換結果を取り込んでいる。それにより、実施の形態2にかかる半導体装置及びそれを備えた半導体システムは、データの取得タイミングにばらつきを持たせることなく常に一定のタイミングでAD変換結果の平均値を取得することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層(拡散領域)などの導電型(p型もしくはn型)を反転させた構成としてもよい。そのため、n型、及びp型の一方の導電型を第1の導電型とし、他方の導電型を第2の導電型とした場合、第1の導電型をp型、第2の導電型をn型とすることもできるし、反対に第1の導電型をn型、第2の導電型をp型とすることもできる。
1 半導体装置
2 半導体装置
11_1〜11_n デジアナ兼用入力回路
12 エッジ検出回路
13 制御部
14 選択回路
15 ADコンバータ
16 結果格納部
17 計測部
23 制御部
25 ADコンバータ
26 結果格納部
27 検出回数格納部
101 フラッシュROM
102 フラッシュコントローラ
103 CPU
104 RAM
111 ダイオード
112 ダイオード
113 抵抗素子
114 論理積回路
115 レベルシフタ
121_1〜121_n Dフリップフロップ
122_1〜122_n 組み合わせ回路
123 論理和回路
124 RSフリップフロップ
100 バス
M_1〜M_n 格納領域
PD1〜PDn パッド
SYS1 半導体システム
T_1〜T_n タイマ
T1 アナログ専用出力端子
T2 デジタル専用出力端子
T3 入力端子

Claims (10)

  1. 選択的に入力される第1アナログ信号及び第1デジタル信号のうち前記第1アナログ信号が入力される第1入力回路と、
    前記第1入力回路と共通の電源によって駆動され、かつ、選択的に入力される第2アナログ信号及び第2デジタル信号のうち前記第2デジタル信号が入力される第2入力回路と、
    前記第1入力回路に入力された前記第1アナログ信号のAD変換を行うADコンバータと、
    前記第2入力回路に入力された前記第2デジタル信号のエッジを検出するエッジ検出回路と、
    前記エッジ検出回路による検出結果に基づいて前記ADコンバータによるAD変換結果に対して所定の処理を実行する制御部と、
    を備えた、半導体装置。
  2. 前記第1入力回路と共通の電源によって駆動され、かつ、選択的に入力される第3アナログ信号及び第3デジタル信号のうち前記第3デジタル信号が入力される第3入力回路をさらに備え、
    前記エッジ検出回路は、前記第2入力回路に入力された前記第2デジタル信号のエッジに加え、前記第3入力回路に入力された前記第3デジタル信号のエッジをさらに検出する、
    請求項1に記載の半導体装置。
  3. 前記制御部は、前記ADコンバータによるAD変換中に前記エッジ検出回路によりエッジが検出されなかった場合、当該ADコンバータによるAD変換結果を取り込む、
    請求項1に記載の半導体装置。
  4. 前記制御部は、前記ADコンバータによるAD変換中に前記エッジ検出回路によりエッジが検出された場合、当該ADコンバータによるAD変換結果を取り込まない、
    請求項3に記載の半導体装置。
  5. 前記制御部によって取り込まれた前記AD変換結果が格納される結果格納部と、
    前記AD変換結果が前記結果格納部に格納されている期間を計測する計測部と、
    をさらに備えた、請求項3に記載の半導体装置。
  6. 前記制御部は、前記ADコンバータによる連続するm(mは2以上の整数)個のAD変換結果を取り込んでこれらを平均化するとともに、m回のAD変換のうち前記エッジ検出回路によってエッジが検出された回数を信頼度情報として取得する、
    請求項1に記載の半導体装置。
  7. 前記制御部によって取り込まれたm個のAD変換結果及びこれらを平均値が格納される結果格納部と、
    m回のAD変換のうち前記エッジ検出回路によってエッジが検出された回数をカウントするカウンタと、
    をさらに備えた、請求項6に記載の半導体装置。
  8. アナログ信号が入力される第1入力回路と、
    前記第1入力回路と共通の電源によって駆動され、デジタル信号が入力される第2入力回路と、
    前記第1入力回路に入力された前記アナログ信号のAD変換を行うADコンバータと、
    前記第2入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、
    前記ADコンバータによるAD変換中に前記エッジ検出回路によりエッジが検出されなかった場合、前記ADコンバータによるAD変換結果を取り込む制御部と、
    を備えた、半導体装置。
  9. 前記制御部は、前記ADコンバータによるAD変換中に前記エッジ検出回路によりエッジが検出された場合、当該ADコンバータによるAD変換結果を取り込まない、
    請求項8に記載の半導体装置。
  10. アナログ信号が入力される第1入力回路と、
    前記第1入力回路と共通の電源によって駆動され、デジタル信号が入力される第2入力回路と、
    前記第1入力回路に入力された前記アナログ信号のAD変換を行うADコンバータと、
    前記第2入力回路に入力された前記デジタル信号のエッジを検出するエッジ検出回路と、
    前記ADコンバータによる連続するm(mは2以上の整数)個のAD変換結果を取り込んでこれらを平均化するとともに、m回のAD変換のうち前記エッジ検出回路によってエッジが検出された回数を信頼度情報として取得する、制御部と、
    を備えた、半導体装置。
JP2016185267A 2016-09-23 2016-09-23 半導体装置 Pending JP2018050218A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016185267A JP2018050218A (ja) 2016-09-23 2016-09-23 半導体装置
US15/654,484 US9973201B2 (en) 2016-09-23 2017-07-19 Semiconductor device
CN201710751214.6A CN107872225B (zh) 2016-09-23 2017-08-28 半导体器件
US15/955,460 US10256835B2 (en) 2016-09-23 2018-04-17 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016185267A JP2018050218A (ja) 2016-09-23 2016-09-23 半導体装置

Publications (1)

Publication Number Publication Date
JP2018050218A true JP2018050218A (ja) 2018-03-29

Family

ID=61686825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016185267A Pending JP2018050218A (ja) 2016-09-23 2016-09-23 半導体装置

Country Status (3)

Country Link
US (2) US9973201B2 (ja)
JP (1) JP2018050218A (ja)
CN (1) CN107872225B (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3017809B2 (ja) * 1991-01-09 2000-03-13 株式会社東芝 アナログ・デジタル混載半導体集積回路装置
JPH11154865A (ja) * 1997-11-21 1999-06-08 Nec Corp A/d変換回路用分割エンコーダ・データ線
JP3549499B2 (ja) * 2001-07-04 2004-08-04 松下電器産業株式会社 半導体集積回路装置ならびにd/a変換装置およびa/d変換装置
JP2006228942A (ja) * 2005-02-17 2006-08-31 Nec Electronics Corp 半導体装置
JP5468486B2 (ja) 2010-07-26 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US8199037B2 (en) * 2010-10-29 2012-06-12 Texas Instruments Incorporated ADC channel selection and conversion
JP6478488B2 (ja) * 2014-06-18 2019-03-06 キヤノン株式会社 Ad変換装置及び固体撮像装置
US9438250B2 (en) 2014-09-11 2016-09-06 Hughes Network Systems, Llc Variable rate interpolation with numerically controlled oscillator
JP6710497B2 (ja) * 2015-02-20 2020-06-17 ラピスセミコンダクタ株式会社 A/d変換装置
JP6469496B2 (ja) * 2015-03-31 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置及びアナログデジタル変換回路のキャリブレーション方法

Also Published As

Publication number Publication date
US10256835B2 (en) 2019-04-09
US9973201B2 (en) 2018-05-15
US20180234105A1 (en) 2018-08-16
CN107872225A (zh) 2018-04-03
US20180091167A1 (en) 2018-03-29
CN107872225B (zh) 2023-09-01

Similar Documents

Publication Publication Date Title
KR100949271B1 (ko) 오토 셀프 리프레시에 적합한 온도 정보 감지 장치, 그를 갖는 집적회로 및 온도 정보 감지 방법
JP6678094B2 (ja) 温度計測回路、方法、及びマイクロコンピュータユニット
JP3838972B2 (ja) 周波数検出回路及びデータ処理装置
US10594303B2 (en) Temperature sensor circuit and semiconductor device including the same
KR101445424B1 (ko) 검출 회로 및 센서 장치
KR101996491B1 (ko) 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서
JP2008083021A (ja) 温度情報出力装置
US20130211755A1 (en) Detection circuit for detecting signals produced by bridge circuit sensor
US20090323758A1 (en) Analog-digital converter and temperature information output device having the same
US10037011B2 (en) Time measuring circuit and temperature sensor circuit
JP2018050218A (ja) 半導体装置
JP2007043667A (ja) ヒステリシス特性を有する電圧比較回路
US20070296421A1 (en) Voltage drop measurement circuit
US7816956B2 (en) Power-on reset circuit
CN109828001B (zh) 电阻式气体传感器与其气体感测方法
US20190074848A1 (en) Keyboard apparatus
US10410701B2 (en) Clock monitoring circuit
US9184760B2 (en) Semiconductor device
KR20160109028A (ko) 듀티 보정 회로 및 그를 포함하는 이미지 센싱 장치
US9274170B2 (en) Semiconductor device
US9383759B2 (en) Voltage monitoring system
US11750182B2 (en) Integrated circuit
JP5656760B2 (ja) 半導体集積回路装置
JP2017060120A (ja) 半導体装置および発振回路の制御方法
JP6415385B2 (ja) 半導体装置