JP6415385B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、たとえば、マイクロコンピュータと周辺装置との間の割込み制御に好適に用いられるものである。

マイクロコンピュータを開発する際には、チップコストを低減させるために割込み端子数を制限する場合が多い。このため、複数の周辺装置で割込み端子を共有化する試みがこれまで報告されている。

たとえば、特開平５−２７４１６０号公報（特許文献１）は、複数の割込み要求信号をエンコーダで２進符号にエンコードし、エンコードされた信号をマイクロコンピュータの割込み／汎用ポート兼用端子に出力する。

特開２００９−２７１５６９号公報（特許文献２）は、半導体集積回路における１つの入力端子を、シリアル受信および外部割込みに兼用可能にしたものである。

特開平５−２７４１６０号公報 特開２００９−２７１５６９号公報

上記の特許文献１の技術は、複数の割込み要求信号を２進符号にエンコードするものであるので、削減できる信号数は限られている。たとえば、３本以上の割込み要求信号を１本に信号に集約することはできない。上記の特許文献２の技術では、複数の割込み要求信号を集約することはできない。このように従来技術は、割込み端子の削減数が限られていた。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による半導体装置では、各周辺装置は互いに異なる波形の割込み要求信号を出力する。マイクロコンピュータユニットは、受信した割込み要求信号の波形に基づいて割込み要求元を判定する。各周辺装置から出力された割込み要求信号は他の周辺装置にも入力される。各周辺装置は、他の周辺装置から割込み要求信号を受信した場合には、所定の出力制限時間が経過した後に、割込み要求信号を出力可能になる。

上記の実施形態によれば、複数の割込み要求信号を原理的に１個の割込み端子に入力可能にすることができる。

第１の実施形態による半導体装置の構成を示すブロック図である。 図１の各周辺ＩＣから出力される外部割込み要求信号の波形例を示すタイミング図である。 図１の各周辺ＩＣから出力される割込み要求信号の波形の他の例を示すタイミング図である。 図１の各周辺ＩＣに設けられた割込み制御回路の具体的構成例を示すブロック図である。 図１のマイクロコンピュータユニットに設けられた判定回路の構成例を示すブロック図である。 第２の実施形態による半導体装置において、各周辺ＩＣから出力される外部割込み要求信号の波形例を示すタイミング図である。 第３の実施形態による半導体装置の構成を示すブロック図である。 図７の各周辺ＩＣから出力される割込み要求信号の波形例を示すタイミング図である。 第４の実施形態による半導体装置の構成を示すブロック図である。 図９の各周辺ＩＣから出力された割込み要求信号の値とマイクロコンピュータユニットの入力電圧との関係を表形式で示した図である。 図９のＤ／Ａ変換器の簡単な構成例を示す回路図である。 図１１の各周辺ＩＣから出力された割込み要求信号の値とマイクロコンピュータユニットの入力電圧との関係を表形式で示した図である。 第１の実施形態の第１の変形例を示すブロック図である。 第１の実施形態の第２の変形例を示すブロック図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
［半導体装置の構成］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１の半導体装置は、周辺ＩＣ（Integrated Circuit）１０＿１，１０＿２，１０＿３，…と、ＯＲ回路３０と、マイクロコンピュータユニット（ＭＣＵ：Microcomputer Unit）２０とを含む。以下では、周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）を総称する場合または不特定のものを示す場合、周辺ＩＣ１０と記載する場合がある。

各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）は、内部割込み要求信号１１＿ｉに基づいて外部割込み要求信号を出力端子ＴＡｉから出力する。各周辺ＩＣ＿ｉから出力された外部割込み要求信号は、ＯＲ回路３０を介して、ＭＣＵ２０に設けられた共通の割込み端子ＴＴに入力される。

図１の場合、外部割込み要求信号は、ロー（Ｌ）アクティブの信号（Ｌレベルのとき“１”、ハイ（Ｈ）レベルのとき“０”）である。ＯＲ回路３０は、入力信号のうち少なくとも１つがＬレベル（“１”）のとき、Ｌレベル（“１”）の信号を出力する。ＯＲ回路３０は、入力信号が全てＨレベル（“０”）のとき、Ｈレベル（“０”）の信号を出力する。

ここで、各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）に備えられた割込み制御回路１２＿ｉは、内部割込み要求信号１１＿ｉに基づいて、周辺ＩＣごとに異なる波形の外部割込み要求信号を生成する。ＭＣＵ２０は、入力された外部割込み要求信号の波形に基づいて、外部割込み要求信号の出力元（すなわち、割込み要求元）を判定することができる。

各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）の割込み制御回路１２＿ｉは、さらに、ＯＲ回路３０の出力（すなわち、他の周辺ＩＣが出力した外部割込み要求信号）を、入力端子ＴＢｉを介して受信する。各割込み制御回路１２＿ｉは、他の周辺ＩＣ１０＿ｊ（ｊ≠ｉ）から外部割込み要求信号（Ｌアクティブの信号）を受信した場合には、所定の出力制限時間が経過した後に自らの外部割込み要求信号（Ｌアクティブの信号）を出力可能なように構成されている。これによって、原則的には、各周辺ＩＣ１０＿ｉは互いに異なるタイミングで外部割込み要求信号（Ｌアクティブの信号）をＭＣＵ２０に出力するので、複数の外部割込み要求信号（Ｌアクティブの信号）が重なること（以下、「割込み競合」と称する）はない。

ただし、全く同一のタイミングで（もしくは、割込み制御回路１２＿ｉの動作遅延時間の範囲内で）、複数の周辺ＩＣが外部割込み要求信号（Ｌアクティブの信号）を出力する場合（すなわち、「割込み競合」が生じること）があり得る。外部割込み要求信号として各周辺ＩＣに割り当てられた波形は、このような割込み競合の場合でも相互に識別できるようにする必要がある。具体的な波形の例は、図２および図３を参照して後述する。

ＭＣＵ２０は、判定回路２１と、割込みモジュール２２と、ＣＰＵ（Central Processing Unit）２３と、メモリ２４と、ＤＭＡ（Direct Memory Access）コントローラなどの図示しない他のモジュールとを含む。

判定回路２１は、割込み端子ＴＴを介して入力された外部割込み要求信号の波形に基づいて割込み要求信号の出力元の周辺ＩＣ１０を判定する。判定回路２１は、判定結果をデジタル信号として割込みモジュール２２に出力する。

割込みモジュール２２は、判定回路２１から受けた判定結果に基づいて、ＣＰＵ２３おおよび図示しないＤＭＡコントローラなどの割込み制御を行う。

［外部割込み要求信号の波形例］
図２は、図１の各周辺ＩＣから出力される外部割込み要求信号の波形例を示すタイミング図である。図２の例では、各周辺ＩＣ１０＿１，１０＿２，…は、各周辺ＩＣごとに割当てられた固有の時間間隔をあけた２個のパルスを、外部割込み要求信号として出力する。この場合、パルス信号はＬアクティブの信号である。ＭＣＵ２０の判定回路２１は、外部割込み要求信号として受けた２個のパルスの時間間隔に基づいて外部割込み要求信号の出力元を判定する。以下、図２の具体例について説明する。

図１および図２を参照して、周辺ＩＣ１（１０＿１）の割込み制御回路１２＿１は、時刻ｔ１に内部割込み要求信号１１＿１がアクティブになると、外部割込み要求信号として第１番目のパルスを出力する。さらに、割込み制御回路１２＿１は、時刻ｔ１から、周辺ＩＣ１（１０＿１）に割当てられた固有時間ＴＤ１が経過した時刻ｔ３に、第２番目のパルスを出力する。ＭＣＵ２０の判定回路２１は、この第１および第２のパルスの時間差ＴＤ１に基づいて、外部割込み要求の発行元が周辺ＩＣ１（１０＿１）であると判定する。

時刻ｔ１に周辺ＩＣ１（１０＿１）から出力された第１パルスは、他の周辺ＩＣにも入力される。周辺ＩＣ２（１０＿２）は、この周辺ＩＣ１（１０＿１）から受けた第１パルスに基づいて、時刻ｔ１から所定の出力制限時間ＴＤ０の間、割込み遅延制御信号をアクティブ（Ｌレベル）にする。出力制限時間ＴＤ０は、各周辺ＩＣに割当てられた固有時間（第１パルスと第２のパルスとの間の時間）の最大値よりも大きな値に設定される。

次に、周辺ＩＣ２（１０＿２）の割込み制御回路１２＿２は、時刻ｔ２に内部割込み要求信号１１＿２がアクティブになったことを検知する。割込み制御回路１２＿２は、割込み遅延信号がインアクティブ（Ｈレベル）になった時刻ｔ４に、第１番目のパルスを出力する。さらに、割込み制御回路１２＿２は、時刻ｔ４から、周辺ＩＣ２（１０＿２）に割当てられた固有時間ＴＤ２が経過した時刻ｔ５に、第２番目のパルスを出力する。ＭＣＵ２０の判定回路２１は、この第１および第２のパルスの時間差ＴＤ２に基づいて、外部割込み要求の発行元が周辺ＩＣ２（１０＿２）であると判定する。

図３は、図１の各周辺ＩＣから出力される割込み要求信号の波形の他の例を示すタイミング図である。図３の例では、周辺ＩＣ１（１０＿１）と周辺ＩＣ２（１０＿２）とが同一のタイミングで外部割込み要求信号を出力する例、すなわち、割込み競合の例が示されている。以下、図１および図３を参照して具体的に説明する。

時刻ｔ１に、周辺ＩＣ１（１０＿１）の割込み制御回路１２＿１は、内部割込み要求信号１１＿１がアクティブになったことを検知すると、外部割込み信号として第１番目のパルスを出力する。

さらに、同じ時刻ｔ１に、周辺ＩＣ２（１０＿２）の割込み制御回路１２＿２は、内部割込み要求信号１１＿２がアクティブになったことを検知する。ここで、図２で説明したように、周辺ＩＣ１（１０＿１）が出力する第１パルスは、周辺ＩＣ２（１０＿２）にも入力される。この入力された第１パルスに基づいて、周辺ＩＣ２（１０＿２）の割込み制御回路１２＿２は、割込み遅延信号を出力制限時間ＴＤ０の間、アクティブ（Ｌレベル）にする。ただし、割込み遅延信号が立ち下がる時刻ｔ２は、時刻ｔ１よりも若干遅れる。したがって、周辺ＩＣ２（１０＿２）の割込み制御回路１２＿２も、時刻ｔ１に外部割込み信号として第１番目のパルスを出力する。

周辺ＩＣ１（１０＿１）の割込み制御回路１２＿１は、時刻ｔ１から、周辺ＩＣ１（１０＿１）に割当てられた固有時間ＴＤ１が経過した時刻ｔ３に、第２番目のパルスを出力する。同様に、周辺ＩＣ２（１０＿２）の割込み制御回路１２＿２は、時刻ｔ１から、周辺ＩＣ２（１０＿２）に割当てられた固有時間ＴＤ２が経過した時刻ｔ４に、第２番目のパルスを出力する。

この結果、ＭＣＵ２０が受信する信号波形は、周辺ＩＣ１（１０＿１）から出力された外部割込み要求信号の波形と周辺ＩＣ２（１０＿２）から出力された外部割込み要求信号の波形とが重なったものとなる。具体的には、ＭＣＵ２０は、時刻ｔ１、時刻ｔ３、および時刻ｔ４にＬアクティブとなる３個のパルスを受信する。これら３個のパルスが重ならないように、時刻ｔ１から時刻ｔ３までの時間ＴＤ１と時刻ｔ１から時刻ｔ３までの時間ＴＤ３とが設定されている。したがって、ＭＣＵ２０は、これの３つのパルスに基づいて時間ＴＤ１，ＴＤ２を判定することができ、この判定結果に基づいて、割込み要求元を特定することができる。

［具体的な回路構成例］
図４は、図１の各周辺ＩＣに設けられた割込み制御回路の具体的構成例を示すブロック図である。

図４の例では、各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）の出力は、オープンコレクタ出力またはオープンドレイン出力となっている。各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）の出力端子ＴＡｉおよび入力端子ＴＢｉは１つの入出力端子Ｔｉに共通化される。この入出力端子ＴｉとＭＣＵ２０の割込み端子ＴＴとは共通ノード３２に接続され、この共通ノード３２はプルアップ抵抗３１を介して電源ノードＶｄｄに接続されている。したがって、各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）から出力された外部割込み要求信号のワイヤードＯＲによって決まる信号が、ＭＣＵ２０の割込み端子ＴＴに入力されることになる。

割込み制御回路１２＿１は、レベル検出回路１３と、タイマ１４と、タイミング制御回路１５と、タイマ１６と、出力回路１７とを含む。他の割込み制御回路１２＿２，１２＿３の構成も同様であるので、図４では、割込み制御回路１２＿１の構成を代表として説明する。

レベル検出回路１３は、入出力端子Ｔ１を介して共通ノード３２の電圧レベルを検出する。他の周辺ＩＣ１０が外部割込み要求信号を出力していないときには、共通ノード３２の電圧は電源ノードＶｄｄの電源電圧にほぼ等しい。この場合、割込み遅延信号１８はインアクティブ（Ｈレベル）になる。一方、他の周辺ＩＣ１０が外部割込み要求信号を出力しているときには、共通ノード３２の電圧は接地電圧にほぼ等しい。この場合、タイマ１４に計測される出力制限時間の間、割込み遅延信号１８はアクティブ（Ｌレベル）になる。

タイミング制御回路１５は、割込み遅延信号１８がインアクティブ（Ｈレベル）であり、かつ、内部割込み要求信号１１＿１がアクティブ（Ｌレベル）になったとき、タイマ１６をスタートさせる。タイミング制御回路１５は、割込み遅延信号１８がアクティブ（Ｌレベル）のときに、内部割込み要求信号１１＿１がアクティブ（Ｌレベル）になったことを検出した場合には、割込み遅延信号１８がインアクティブ（Ｈレベル）になるのを待ってから、タイマ１６をスタートさせる。

出力回路１７の出力は、通常時はオープン状態である。出力回路１７は、タイマ１６のスタート時に第１パルス（Ｌレベル）を出力し、タイマ１６が所定値（周辺ＩＣ１０ごとに割当てられた固有時間に対応する）をカウントしたとき第２パルス（Ｌレベル）を出力する。

図５は、図１のマイクロコンピュータユニットに設けられた判定回路の構成例を示すブロック図である。図５を参照して、判定回路２１は、先頭パルス検出回路４１と、タイマ４２と、パルス位置計測回路４３と、割込み要求元参照値を記憶する記憶部４４と、割込み要求元判定回路４５と、割込み信号生成回路４６とを含む。

先頭パルス検出回路４１は、割込み端子ＴＴを介して図４の共通ノード３２の電圧レベルを検出する。先頭パルス検出回路４１は、共通ノード３２の電圧がＨレベルからＬレベルに切替わったことを検出すると、タイマ４２をスタートさせる。

パルス位置計測回路４３は、タイマ４２のスタート後に、共通ノード３２の電圧が再びＨレベルからＬレベルに切替わるまでのタイマのカウント値を計測し、計測結果を割込み要求元判定回路４５に出力する。割込み要求元判定回路４５は、パルス位置計測回路４３から出力されたタイマのカウント値と割込み要求元参照値とを比較し、比較結果に基づいて割込み要求元を判定する。ここで、記憶部４４は、各周辺ＩＣごとに割当てられた固有時間（すなわち、第１パルスから第２パルスまでの時間）に対応するタイマカウント値を予め記憶している。割込み信号生成回路４６は、判定した割込み要求元に対応した内部割込み信号を割込みモジュール２２に出力する。

割込み競合があった場合には、パルス位置計測回路４３は、競合している割込み信号の個数のタイマカウント値を計測することになる。割込み要求元判定回路４５は、これら複数のタイマカウント値に基づいて、複数の割込み要求元を特定する。割込み信号生成回路４６は、特定された複数の割込み要求元に対応した内部割込み信号を割込みモジュール２２に出力する。

［効果］
上記の半導体装置によれば、マイクロコンピュータユニットの外部割込み端子の個数を原理的には１個まで削減することができる。

＜第２の実施形態＞
第２の実施形態では、各周辺ＩＣ１０が出力する外部割込み要求信号の波形が第１の実施形態の場合と異なる。周辺ＩＣ１０＿１，１０＿２，…およびＭＣＵ２０の回路構成例は図１、図４、図５で説明した第１の実施形態の場合と同様であるので説明を繰り返さない。

図６は、第２の実施形態による半導体装置において、各周辺ＩＣから出力される外部割込み要求信号の波形例を示すタイミング図である。図６の例では、各周辺ＩＣ１０＿１，１０＿２，…は、互いに異なる周期のパルス信号を割込み要求信号として出力する。各外部割込み信号の周期は基本周期の整数倍となるように設定されている。

具体的に、周辺ＩＣ１（１０＿１）は、２×Ｃ１の周期（半周期Ｃ１）の外部割込み要求信号１を出力する。周辺ＩＣ２（１０＿２）は、２×Ｃ２の周期（半周期Ｃ２）の外部割込み要求信号２を出力する。この場合、Ｃ２＝２×Ｃ１の関係がある。すなわち、外部割込み要求信号２の周期（２×Ｃ２）は、外部割込み要求信号１の周期（２×Ｃ１）の２倍である。さらに、周辺ＩＣ３（１０＿３）は、２×Ｃ３の周期（半周期Ｃ３）の外部割込み要求信号３を出力する。この場合、Ｃ３＝２×Ｃ２＝４×Ｃ１の関係がある。すなわち、外部割込み要求信号３の周期（２×Ｃ３）は、外部割込み要求信号１の周期（２×Ｃ１）の４倍である。

次に、割込み競合の場合について説明する。図６では、外部割込み要求信号１と外部割込み要求信号２とが競合した場合（１＋２）と、外部割込み要求信号１と外部割込み要求信号３とが競合した場合（１＋３）と、外部割込み要求信号２と外部割込み要求信号３とが競合した場合（２＋３）とが示されている。

図６の場合に特徴的な点は、外部割込み要求信号の周期が短い程、外部割込み要求信号の出力期間は長くなるように設定されている点である。具体的に、外部割込み要求信号１の出力期間は時刻ｔ１から時刻ｔ１４まで（５×Ｃ３＝１０×Ｃ２＝２０×Ｃ１）である。外部割込み要求信号２の出力期間は時刻ｔ１から時刻ｔ１２まで（３×Ｃ３＝６×Ｃ２＝１２×Ｃ１）である。外部割込み要求信号３の出力期間は時刻ｔ１から時刻ｔ９まで（２×Ｃ３＝４×Ｃ２＝８×Ｃ１）である。

他の特徴点として、最も周期の短い外部割込み要求信号の出力期間を割込み期間ＴＩＲとしたとき、各周辺ＩＣ１０は、この割込み期間ＴＩＲ内に１回のみ外部割込み要求信号を出力可能である。言い換えると、各周辺ＩＣ１０は、外部割込み要求信号を出力した後は、割込み期間ＴＩＲが経過するまで、次の外部割込み要求信号を出力できない。

上記の結果、出力競合が生じた場合には、競合している外部割込み要求信号を構成する複数のパルス信号の周期を全て検出可能になっている。具体的に、割込み競合（１＋２）の場合には、Ｃ１＋Ｃ２とＣ１とが検出可能であるので、外部割込み要求信号１，２の各周期を判定可能である。同様に、割込み競合（１＋３）の場合には、Ｃ１＋Ｃ３とＣ１とが検出可能であるので、外部割込み要求信号１，３の各周期を判定可能である。割込み競合（２＋３）の場合には、Ｃ２＋Ｃ３とＣ２とが検出可能であるので、外部割込み要求信号２，３の各周期を判定可能である。

上記のとおり、第２の実施形態の場合においても、第１の実施形態の場合と同様に、マイクロコンピュータユニットの外部割込み端子の個数を原理的には１個まで削減することができる。

＜第３の実施形態＞
第３の実施形態による半導体装置は、第１および第２の実施形態の場合と異なり、ＭＣＵ２０が、割込み要求信号の基準となるタイミングパルスを所定周期で各周辺ＩＣ１０に出力する。各周辺ＩＣ１０は、このタイミングパルスを基準にして割り当てられたタイムスロット内において割込み要求信号を出力可能である。このため、第３の実施形態の半導体装置では割込み競合は起こり得ない構成となっている。したがって、第１および第２の実施形態の場合と異なり、各周辺ＩＣ１０は他の周辺ＩＣ１０が出力する外部割込み要求信号を受信する必要はない。以下、図面を参照して説明する。

図７は、第３の実施形態による半導体装置の構成を示すブロック図である。図７の半導体装置は、ＭＣＵ２０が上記のタイミングパルスを出力するためのタイミングパルス生成回路２５をさらに含む点で図１の半導体装置と異なる。さらに、図７の半導体装置では割込み競合が起こり得ないので、ＯＲ回路３０が設けられていない。周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）の出力端子ＴＡｉおよび入力端子ＴＢｉは、ＭＣＵ２０の割込み端子ＴＴと直結されている。図７のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

図８は、図７の各周辺ＩＣから出力される割込み要求信号の波形例を示すタイミング図である。図７および図８を参照して、ＭＣＵ２０は、時刻ｔ２からｔ３、時刻ｔ７からｔ８、および時刻ｔ９からｔ１０においてアクティブ（Ｌレベル）となるようなタイミングパルスを周期ＣＹで出力する。したがって、時刻ｔ３から時刻ｔ７までと時刻ｔ８から時刻ｔ９までが、外部割込み要求信号を出力可能な割込み期間ＴＩＲである。

周辺ＩＣ１（１０＿１）の割込み制御回路１２＿１は、時刻ｔ１において内部割込み要求信号１１＿１がアクティブになったことを検知する。そうすると、割込み制御回路１２＿１は、次のタイミングパルスが出力された時刻ｔ３を起点として待ち時間ＴＤ１が経過した時刻ｔ４に、外部割込み要求信号として単一のパルスを出力する。さらに、割込み制御回路１２＿１は、時刻ｔ６において内部割込み要求信号１１＿１がアクティブになったことを検知する。そうすると、割込み制御回路１２＿１は、次のタイミングパルスが出力された時刻ｔ８を起点として待ち時間ＴＤ１が経過したときに、外部割込み要求信号として単一のパルスを出力する。

同様に、周辺ＩＣ２（１０＿２）の割込み制御回路１２＿２は、時刻ｔ５において内部割込み要求信号１１＿２がアクティブになったことを検知する。そうすると、割込み制御回路１２＿２は、次のタイミングパルスが出力された時刻ｔ８を起点として待ち時間ＴＤ２が経過したときに、外部割込み要求信号として単一のパルスを出力する。

ここで、上記の待ち時間ＴＤ１，ＴＤ２は、周辺ＩＣごとに異なる値であり、外部割込み要求信号として単一のパルスが互いに重ならないように設定されている。言い換えると、待ち時間ＴＤ１，ＴＤ２は、タイミングパルスを基準として周辺ＩＣごとに定められたタイムスロット内で各周辺ＩＣが外部割込み要求信号を出力可能となるように設定されている。上記のように外部割込み要求信号として単一パルスを用いる場合には、ＭＣＵ２０が出力するタイミングパルスと区別可能なように、タイミングパルスのパルス幅は、割込み要求信号としての単一パルスのパルス幅よりも長いことが望ましい。

上記のとおり、第３の実施形態の半導体装置においても、第１および第２の実施形態の場合と同様に、マイクロコンピュータユニットの外部割込み端子の個数を原理的には１個まで削減することができる。

＜第４の実施形態＞
図９は、第４の実施形態による半導体装置の構成を示すブロック図である。図９を参照して、第４の実施形態の半導体装置は、デジタル・アナログ（Ｄ／Ａ：Digital to Analog）変換器６０と、Ｄ／Ａ変換器６０から出力されたアナログ電圧を受信するための割込み端子ＴＴを有するＭＣＵ２０とを含む。各周辺ＩＣ１０＿１，１０＿２，…が出力する割込み信号は、通常時にＬレベル（ローレベル）となり、割込み要求時にＨレベル（ハイレベル）となるものとする。

Ｄ／Ａ変換器６０は、ｎ個の（ｎ≧２）の周辺ＩＣ１０＿１，１０＿２，…の各々の出力端子Ｔ１，Ｔ２，…から出力された割込み要求信号をｎビットのデジタル信号として受信する。Ｄ／Ａ変換器６０は、このｎビットのデジタル信号に応じたアナログ電圧をＭＣＵ２０に出力する。たとえば、ｎ＝３とし、周辺ＩＣ１０＿１，１０＿２が割込み要求信号を出力し、周辺ＩＣ１０＿３が割込みを要求していない場合には、３ビットのデジタル信号“１１０”がＤ／Ａ変換器６０に入力されることになる。Ｄ／Ａ変換器６０はこの３ビットのデジタル信号“１１０”に対応するアナログ電圧を出力する。

ＭＣＵ２０は、図１および図７の判定回路２１に対応するレベル検出回路２６を含む。レベル検出回路２６は、割込み端子ＴＴを介してＤ／Ａ変換器６０から受信したアナログ電圧に基づいて、割込み要求元を判定する。たとえば、レベル検出回路２６はアナログ電圧を元のｎビットのデジタル信号に変換するアナログ・デジタル（Ａ／Ｄ：Analog to Digital）変換器として構成することができる。周辺ＩＣ１０の個数ｎが少ない場合には、レベル検出回路２６は比較器を組み合わせて構成することができる。

図１０は、図９の各周辺ＩＣから出力された割込み要求信号の値とマイクロコンピュータユニットの入力電圧との関係を表形式で示した図である。図１０では、周辺ＩＣ１０の個数ｎが３の場合の例を示している。各周辺ＩＣからの割込み信号は通常時に“０”となり、割込み要求時に“１”になるものとする。

図１０を参照して、Ｄ／Ａ変換器６０に入力されるｎビット（ｎ＝３）のデジタル信号の最上位ビットは周辺ＩＣ１０＿１から出力された割込み要求信号に対応し、第２ビットは周辺ＩＣ１０＿２から出力された割込み要求信号に対応し、最下位ビットは周辺ＩＣ１０＿３から出力された割込み要求信号に対応する。図１０の例では、Ｄ／Ａ変換器６０は、３ビットのデジタル値“Ｄ１ Ｄ２ Ｄ３”に対して（４×Ｄ１＋２×Ｄ２＋Ｄ３）×Ｖｏとなるアナログ電圧を出力する。そして、このアナログ電圧がＭＣＵ２０の割込み端子ＴＴに入力される。

このように、ＭＣＵ２０に入力されたアナログ電圧は、各周辺ＩＣ１０の割込み要求に応じて異なる電圧値になっている。したがって、ＭＣＵ２０のレベル検出回路２６は、入力されたアナログ電圧に基づいて割込み要求元を容易に判定することができる。割込み競合が生じている場合にも割込み要求している複数の周辺ＩＣ１０を判定することができる。

図１１は、図９のＤ／Ａ変換器の簡単な構成例を示す回路図である。図１１の例では、各周辺ＩＣ１０＿ｉ（ｉ＝１，２，３，…）の出力は、オープンコレクタ出力またはオープンドレイン出力となっている。

図１１を参照して、Ｄ／Ａ変換器６１は、プルアップ抵抗５０と、ｎ個の周辺ＩＣ１０＿１，１０＿２，１０＿３にそれぞれ対応するｎ個の出力抵抗５１，５２，５３，…とを含む。プルアップ抵抗５０は、電源ノードＶｄｄとＭＣＵ２０の割込み端子ＴＴとの間に接続される。各出力抵抗５１，５２，５３は、対応する周辺ＩＣ１０の出力端子Ｔ１，Ｔ２，Ｔ３，…と割込み端子ＴＴとの間に接続される。

ｎ個の出力抵抗５１，５２，５３，…の抵抗値は、互いに異なる値であり、基準となる最小抵抗値の最数倍となるように設定されている。図１１の例では、プルアップ抵抗５０の抵抗値がＲ［Ω］であり、出力抵抗５１，５２，５３の抵抗値がそれぞれＲ，２Ｒ，３Ｒ［Ω］となっている。

図１２は、図１１の各周辺ＩＣから出力された割込み要求信号の値とマイクロコンピュータユニットの入力電圧との関係を表形式で示した図である。図１２では、周辺ＩＣ１０の個数ｎが３の場合の例を示している。割込み要求時に周辺ＩＣの出力は“１”になるものとする。

図１２に示すように、Ｄ／Ａ変換器６１から出力されてＭＣＵ２０に入力されたアナログ電圧は、各周辺ＩＣ１０の割込み要求に応じて異なる電圧値になっている。したがって、ＭＣＵ２０のレベル検出回路２６は、入力されたアナログ電圧に基づいて割込み要求元を判定することができる。割込み競合が生じている場合にも割込み要求している複数の周辺ＩＣ１０を判定することができる。

以上のとおり、第４の実施形態の半導体装置においても、第１〜第３の実施形態の場合と同様に、マイクロコンピュータユニットの外部割込み端子の個数を原理的には１個まで削減することができる。

＜第１の実施形態の変形例＞
以下、第１の実施形態の図４の構成の変形例について説明する。以下の変形例は第２〜第４の実施形態の場合にもほぼ同様に当てはまる。

図１３は、第１の実施形態の第１の変形例を示すブロック図である。図１３の例では、ＭＣＵ２０は２個の割込み端子ＴＴ１，ＴＴ２を有する。周辺ＩＣ１〜周辺ＩＣ８（１０＿１〜１０＿８）は割込み端子ＴＴ１と接続され、周辺ＩＣ９〜周辺ＩＣ１６（１０＿９〜１０＿１６）は割込み端子ＴＴ２と接続される。原理的には、周辺ＩＣ１〜周辺ＩＣ１６（１０＿１〜１０＿１６）を１個の割込み端子に接続することも可能であるが、このように周辺ＩＣ１０を複数のグループに分けてグループごとに異なる割込み端子ＴＴに接続するようにすることもできる。

図１４は、第１の実施形態の第２の変形例を示すブロック図である。図１４に示すように、ＭＣＵ２０は２個の割込み端子ＴＴ１，ＴＴ２を有する。図１４の例の場合、周辺ＩＣ１〜周辺ＩＣ１５（１０＿１〜１０＿１５）は割込み端子ＴＴ１と接続され、周辺ＩＣ１６（１０＿１６）は割込み端子ＴＴ２と接続される。このように、特定の周辺ＩＣ１０＿１６に専用の割込み端子ＴＴ２を設けることもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１０ 周辺ＩＣ、１２ 割込み制御回路、１８ 割込み遅延信号、２０ ＭＣＵ、２１ 判定回路、２２ 割込みモジュール、２３ ＣＰＵ、２４ メモリ、２５ タイミングパルス生成回路、２６ レベル検出回路、３０ ＯＲ回路、５０ プルアップ抵抗、５１，５２，５３ 出力抵抗、６０，６１ Ｄ／Ａ変換器、ＴＴ，ＴＴ１，ＴＴ２ 割込み端子、Ｖｄｄ 電源ノード。

Claims (7)

1. 共通の割込み端子を有するマイクロコンピュータユニットと、
   前記マイクロコンピュータユニットの前記割込み端子に割込み要求信号を出力可能な複数の周辺装置とを備え、
   前記周辺装置は、前記周辺装置ごとに定められた固有の時間間隔をあけた２個のパルスを前記割込み要求信号として出力し、
   前記マイクロコンピュータユニットは、前記割込み要求信号として受信した２個のパルスの時間間隔に基づいて割込み要求元を判定する、半導体装置。
2. 前記周辺装置は、他の前記周辺装置が出力した割込み要求信号を受信し、
   前記周辺装置は、他の前記周辺装置が出力した割込み要求信号を受信した場合には、所定の出力制限時間が経過した後に、自らの割込み要求信号を出力する、請求項１に記載の半導体装置。
3. 複数の前記周辺装置は、互いに異なる周期のパルス信号を前記割込み要求信号として出力し、
   前記割込み要求信号の周期は基本周期の整数倍となるように設定され、
   前記割込み要求信号の周期が短いほど、前記割込み要求信号の出力期間は長くなるように設定されている、請求項１に記載の半導体装置。
4. 前記周辺装置における前記割込み要求信号の出力は、オープンコレクタ出力またはオープンドレイン出力であり、
   複数の前記割込み要求信号のワイヤードＯＲによって決まる信号が前記マイクロコンピュータユニットの前記割込み端子に入力され、
   前記半導体装置は、前記周辺装置の出力端子に一端が接続され、前記マイクロコンピュータユニットの前記割込み端子に他端が接続され、前記周辺装置毎に互いに異なる抵抗値を持つ抵抗を有し、
   複数の前記抵抗の他端同士がワイヤードＯＲされる、請求項１に記載の半導体装置。
5. ｎ個の（ｎ≧２）の周辺装置から出力された割込み要求信号をｎビットのデジタル信号として受信し、前記ｎビットのデジタル信号に応じたアナログ電圧を出力するデジタル・アナログ変換器と、
   前記デジタル・アナログ変換器から出力された前記アナログ電圧を受信する割込み端子を有するマイクロコンピュータユニットとを備え、
   前記マイクロコンピュータユニットは、前記割込み端子を介して受信した前記アナログ電圧の電圧レベルに基づいて割込み要求元を判定する、半導体装置。
6. 各前記周辺装置における前記割込み要求信号の出力は、オープンコレクタ出力またはオープンドレイン出力であり、
   前記デジタル・アナログ変換器は、
   前記割込み端子と電源ノードとの間に接続されたプルアップ抵抗と、
   前記割込み端子と前記ｎ個の周辺装置の前記割込み要求信号の出力ノードとの間にそれぞれ接続されたｎ個の出力抵抗とを含み、
   前記ｎ個の出力抵抗の抵抗値は、前記周辺装置ごとに異なる値である、請求項５に記載の半導体装置。
7. 前記ｎ個の出力抵抗の抵抗値は、基準となる最小抵抗値の整数倍となるように設定されている、請求項６に記載の半導体装置。