CN1044294C - 半导体存储装置 - Google Patents

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Hitachi Ltd
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Abstract

一种半导体存储装置，在其半导体芯片上通过至少1层绝缘膜而配置多根引线的内部引线，使该内部引线与上述半导体芯片电绝缘。该半导体存储装置包括：在夹在多个存储阵列中间的上述半导体芯片的大致中央部分轴对称地成2列排列至少用于数据输入输出用的焊盘，和各自与上述内部引线和上述焊盘连接的焊丝。

Description

半导体存储装置
本发明涉及半导体存储装置，特别是涉及适合于LOC(lead-on-chip)结构的多位构成的动态RAM(随机存取存储器)等存储器的半导体存储装置。
将半导体芯片与各引线一起包封在封装里，采用称之为引线在芯片之上(LOC)的封装结构的动态RAM已为众所周知。这种LOC结构的动态RAM已公开于，例如JP-A-3-214669、USP5068712。
就LOC结构来说，使引线图形通过绝缘层粘合在半导体芯片的表面上。在现有技术中，这种构造如JP-A-3-214669所示的那样一般是在芯片的中央部分沿芯片的纵向配置一列焊盘。
此外，在USP5068712中公开了在芯片中央部分按2列配置焊盘，即地址数据用的焊盘的情况。
通常由于要求半导体存储装置高密度化，随着焊盘数目的增加，芯片尺寸就缩小了。
而且，例如对于所谓同步动态型RAM，为了对付进行高速读/写动作发生的噪声(亦即，为防止由噪声产生的误动作)，在每隔预定数目的输入输出电路都设置着电源VCC、VSS用的端子。因此，除输入输出电路用焊盘外，还要设置多个电源端子用焊盘。并且，为了使输出MOS能高速驱动比较大的负载，必须流过比较大的驱动电流，与此相对应需要形成较大的尺寸，故输出电路的焊盘间距就变大了。因此，在焊盘列长度变长后仍要求芯片小形化的问题未得到解决，这是问题的关键。
另外，在组装基片的外侧和内侧都安装RAM的场合(两面组装的情况)，对于内侧的RAM来说，除了外侧用的RAM之外，有另外进行掩模校正、重装内侧用的RAM芯片的方法。
另一方面，作为最简单的方法，如图1所示，内侧用RAM引线框架的外引线16的弯曲方向与外侧用的RAM的弯曲方向相反也是可以的。但是，图1这样LOC构造因树脂模压件12的厚度在引线侧与芯片侧不同，故如图1那样内侧用RAM的外部引线的弯曲方向与外侧用RAM相反的话，加在树脂和芯片10上的应力对外侧RAM和内侧RAM就不同了。其结果，长期使用时就有内侧RAM的外部引线根部发生断裂、容易折断等耐久性问题。
本发明的目的是提供一种不管焊盘列的长度和/或焊盘个数的增加的影响均可做到芯片尺寸小型化的半导体存储装置。
本发明的另一个目的是提供一种能在得到高集成度而不降低耐久性的同时不改变或添加制造工艺的两面组装芯片的半导体存储装置。
按照本发明的一个方案，提供了一种通过至少1层绝缘膜在半导体芯片上配置多根引线的内引线以使该内引线与上述半导体芯片电绝缘的半导体存储装置，它包括：
挟在存储阵列内的上述半导体芯片的大致中部、按轴对称成2列排列的、至少用于数据输入输出的焊盘；以及分别与上述内引线和上述焊盘连接的焊丝。
按照这种结构，由于能缩短焊盘列，故能够在缩小这部分芯片的大小的同时，用与正面组装的相同的丝焊工艺达到背面组装用的RAM。
根据本发明的一个实施例，上述成2列排列的焊盘中的一列焊盘与另一列焊盘的间距是足以按钉头状焊接形成上述各焊丝的距离。
根据本发明的一个实施例，还有设置在上述成2列排列的焊盘中一列与另一列之间的至少一个输入输出用的缓冲器。
由于如上所述在2列并行的焊盘之间配置输入输出用缓冲器，故可以有效地利用由2列焊盘所产生的空余空间。
根据本发明的一个实施例，还有设置在上述成2列排列的焊盘中一列与另一列之间、为保持用于驱动输出MOSFET的升压电压的平滑电容器。
因而，由于配置平滑电容器，就能够有效地利用采用2列焊盘所产生的空余空间。
根据本发明的一个实施例，在与上述成2列排列的焊盘的大致同一直线上，成2列排列存取数据用的焊盘。
这样，可使沿芯片在该焊盘的列方向的长度缩短。
根据本发明的一个实施例，将上述按2列排列焊盘的一列的各个焊盘排列在另一列关连的两个相邻焊盘之间。
因而，可以使该2列焊盘的列间宽度缩小。
根据本发明的另一个方案提供了一种半导体存储系统，该系统包括基片，以及各自的主表面与反面通过该基片面对面地安装在该基片的一面和另一面上的上述方案的2个半导体存储装置。
也就是说，虽然因两面组装这种半导体存储装置而使成2列配置的焊盘对外侧半导体存储装置和内侧半导体存储装置变为相反，但是由于该2列配置的焊盘是作为数据输入输出用的，故在存储动作上没有任何问题。因此，对外侧半导体存储装置和内侧半导体存储装置来说，外引线的弯曲方向是同样的，引线的耐久性不成问题。并且，对外侧半导体存储装置和内侧半导体存储装置，也无须校正RAM芯片的掩模。
根据本发明的再一个方案方提供了一种半导体存储装置的系统，它包括由上述结构的多个半导体存储装置构成的半导体阵列、控制上述半导体阵列的数据写入/读出的中央处理装置，以及连接上述中央处理装置和上述半导体阵列的接口电路。
图1为两面组装的现有技术的LOC构造的半导体存储装置的侧视剖面图。
图2是表示按本发明半导体存储装置的一个实施例的存储器底板(mat)及其外围电路部分的简略结构框图；
图3是图2的外围电路部分的局部放大图；
图4是为说明图2外围电路部分的数据输入输出焊盘和输出MOSFET以及输入缓冲器的位置关系图；
图5是表示图2外围电路部分的输出MOSFET的另一种配置实例图。
图6A是为说明本发明半导体存储装置一个实施例的焊盘和引线框架及焊丝间关系的平面图；
图6B是为说明两面组装图6A的半导体存储装置时，进行内侧组装时的焊盘和引线框架及焊丝间关系的平面图；
图7表示两面组装本发明半导体存储装置情况的结构的侧视剖面图；
图8A、9A是为说明两面组装图6A的半导体存储装置的情况下外侧组装时的焊盘和引线的关系图；
图8B、9B是为说明两面组装图6A的半导体存储装置的情况下，内侧组装时的焊盘和引线的关系图；
图10是为说明本发明半导体存储装置的另一个实施例的焊盘和引线框架及焊丝之间关系的平面图；
图11是为说明本发明半导体存储装置的再一个实施例的焊盘和引线框架及焊丝之间关系的平面图；
图12是表示适用于本发明的动态RAM(DRAM)一实施例的主要部分的结构图；
图13是表示使用本发明的半导体存储装置的计算机系统的存储器安放部件的透视图；以及
图14是表示用本发明的半导体存储装置的DRAM控制系统的结构框图。
以下将参照附图，详细说明本发明的半导体存储装置的实施例。下面的各实施例使本发明适用于DRAM。
图2是表示本发明半导体存储装置一个实施例的存储器底板以及外围电路部分的简略结构的电路框图，该图中的各电路块是由公知的半导体集成电路制造技术，在单晶硅那样的一个半导体基片上形成的。该图的各电路块大体上合在一起描绘了半导体基片上的实际几何配置。
本实施例中，为防止随着存储器容量增大而使芯片大型化所导致的控制信号及存储器阵列驱动信号的各种布线长度变长造成的操作速度变慢等问题，按以下方式配置了构成RAM的存储阵列部件和执行其地址选择等的外围部件。
在该图中设置由芯片纵向中部和横向中部形成的十字型区域。该十字型区内主要配置着外围电路，并由长度方向的纵向中部分分为两部分，设置存储体(Bank)0和1。上述存储体0和1又由横向中央部分分别一分为二。这样，在芯片的纵向和横向的中央部位设置十字型区域，在各存储体内形成存储器阵列和读出放大器。不作为特别限制，但上述4个存储器阵列，如后所述，各自具有，例如约4M位的存储容量。与此对应，4个存储器阵列总体上具有约16M位的大存储容量。
每个存储器阵列设置了4个由设有2个夹住读出放大器列的存储器底板构成的存储块(图中未示出)。因此，读出放大器列对于配置在其左右的一对存储器底板成为共用的，做成所谓共享读出放大器的方式。对于上述存储器底板而言，字线沿横向伸延配置，与其垂直的一对构成的互补位线(数据线或数字线)则平行地沿纵向伸延配置。
执行上述字线选择操作的X译码器和驱动器配置在上述存储器阵列的中央部分附近。底板控制电路(MAT Con)和共用输入输出线控制电路(Common Con)以及输入输出线选择电路(I/OSel)设置在这些X译码器和驱动器上。对应于由上述存储阵列分成4份构成的存储块，主放大器(MA)设在上述底板控制电路、共用输入输出线控制电路以及输入输出线选择电路的芯片中央附近。存储器存储体选择电路(Bank Sel)设在主放大器之间。上述各电路以半导体芯片的纵向中心线成对称配置。
列控制电路(Col.Con)和列冗余电路(Col.Red)设置在上述半导体芯片的横向中央部分中的右侧区域内。列冗余电路包括不良地址的存储部件和不良地址的检测电路、将不良Y选择电路切换到备用的Y选择电路。此外，DC作为电源电路，形成内部运行电压。
行控制电路(Row Con)、行冗余电路(Row Red)设在上述半导体芯片横向中央部分的左侧区域内。行冗余电路包括不良地址的存储部件和不良地址的检测部件，将不良字线切换到备用的字线。此外，DC是电源电路，形成内部运行电压。
在上述行控制部件中，虽无特殊限制，但还包括监视行地址选通脉冲信号RASB和列地址选通脉冲信号CASB以及写入启动信号的输入顺序而识别测试方式、进行与常规操作不同的测试操作的测试电路。
各种焊盘配置在上述芯片的纵向中央部分的区域内。作为这些焊盘的例子，有供给外部电源用的焊盘、提供扩大输入电平容限(换言之，为降低电源阻抗)用的电路接地电位的焊盘，合计有十多个，大多排列成一直线。这种接地电位用焊盘与用所谓的LOC技术形成的沿纵向延伸的地线相连接。这些接地用焊盘之中，主要以降低电源阻抗为目的设置了特别为防止因字线的清除、字驱动器非选择字线的耦合产生的上浮(凸起)而用的焊盘，以及作为读出放大器共用源极等而设置的焊盘等。
虽然没有是特别限制，但芯片的纵向用黑色方形所示的焊盘轴对称地(即，大致以芯片的纵向的中心线为对称)按2列排列配置在芯片的图中上半部分的大致中央部分。输入输出缓冲器(I/OBuf)2和下述的升压电压电路(VCH)7及其输出电容器(CAP)6设置在上述焊盘列之间。而且，在右侧的焊盘列中，在焊盘间的空隙内形成输入前级电路1和下述的输入输出缓冲器2用的输出电路3的输出MOSFET。因此，将上述按2列排列的焊盘分配为用8位那样的多位单元进行读出/写入的数据端子和电源端子。
沿纵向由黑方块表示的焊盘排成一列配置在上述芯片下半部的大致中央部分。在该列焊盘的左右设置有时钟发生电路(CLK.Gen.)、输入初级电路(Input)、地址信号发生电路(Add.Gen.)以及升压电压发生电路(VCH)与电容器(Cap)。
图3表示图2上半部中央部分(用点划线包围的部分)的放大配置图。用同一图，也一并描绘了上述各电路和焊盘以及电源VCC、VSS用的线LVCC与LVSS。
在同图中，1是输入前级与输入缓冲器电路，用于数据输入。2是输入输出缓冲器(在这里是输入缓冲器)、3是由输出缓冲器驱动的输出电路(例如是一对MOSFET)。4是主放大器(MA)、5是Y译码选择电路(存储体选择电路)。而6是升压电路用的平滑(滤波)电容器)，7是升压电压发生电路。图中，焊盘用符号 表示。
在本实施例中，按2列排列配置的焊盘之中，以图中的纵向中心线(即沿输入缓冲器2、电容器6、VCH7组成的列为对称地配置着数据I/O0-I/O3用的焊盘PI/O0、PI/O1、PI/O2、PI/O3以及输出电路的电源端子用的焊盘PVSSQ、PVCCQ构成的列和数据I/O4-I/O7用的焊盘PI/O7、PI/O6、PI/O5、PI/O4以及电源端子用的焊盘PVSSQ、PVCCQ构成的列。
这些输出电路用电源VCCQ和VSSQ等的每一个都是对多个(例如2个)输出电路3独立地供给电源电压VCC和电路的电位VSS的，这是为了防止输出电路运作时电源线上产生的噪声影响波及其他电路。因此，使从这一对焊盘PVCCQ、PVSSQ向2个输出缓冲器3延伸供给电源电压VCC和接地电压VSS的电源线。此外，其它电路则共同由电源线LVCC和LVSS的布线进行电源供给。
图4表示说明数据输入输出焊盘PI/O和输出MOSFET以及输入输出缓冲器的位置关系的放大图。同一列的焊盘间隙要空出一定的大体上对应于引线间距的间隔。利用此间隔形成输出MOS-FET3。为高速驱动较大的负载，输出MOSFET上必需流过较大的驱动电流，与此相对应，就要形成较大的尺寸，但可利用上述的焊盘间隔形成输出MOSFET。
并且，当进行丝焊时，焊丝(金丝)与焊盘焊接之后，一边沿与引线相反方向移动，一边把焊丝拉向引线侧。进行这种钉头状焊接时，为了不再拉动已与相应焊盘连接的焊丝，焊盘列之间应有约500μm的距离。在本实施例中，当如此做成2列焊盘时，必将产生空余的空间，由于空间中能配置输入输出缓冲器等，就能够保持高集成度。
图5表示输出MOSFET的另一配置实例图。在本实例中，在上述二列焊盘之间的空余间隙内形成输出MOSFET。在此情况下，由于构成输出电路的二对输出MOSFET3的源区扩散层是公用的，而可能实现一层的高集成化。特别是，以8位为单位进行数据写入/读出时，必需形成16个输出MOSFET，因其中的每二个输出MOS-FET的源扩散层是公用的，因而可以预计减小了输出电路的面积。
图6A、图6B是说明本发明的半导体存储装置中的焊盘与引线框架及焊丝之关系的结构图。图6A、图6B分别为将半导体存储装置两面组装情况下的表面组装图和背面组装图。图中，17表示引线框架15的内引线，18表示焊丝。另外，在与提供各信号(I/O、CLK等)、电源电压(VCC等)的内引线(端子)对应的焊盘上，在表示该端子的符号上再附加字母P。再有，DQM、/CKE分别表示输入/输出屏蔽控制用的时钟及时钟启动，A0-A11表示地址数据，NC表示空余端子。
图7表示依本发明的半导体存储装置两面组装情况下的侧视剖面图。图中，10表示半导体芯片、12表示树脂模压件、16表示外引线、20表示基片。由图可见，在具有LOC结构的半导体装置中，在半导体芯片上至少通过一层绝缘膜14配置多根引线15的内引线17、并使该内引线同上述半导体芯片电绝缘。特别是，将半导体装置的主表面与背面隔着基片面对面地分别安装在该基片的两侧。
本实施例中，如下所述，为了至少使数据输入输出用的焊盘成双列配置，在两面组装之际，背面组装用的RAM与表面组装用的RAM的外引线的弯曲方向均相同，即可均向着与半导体芯片主表面相反的那一面弯曲。因而，即使长期使用也不必担心引线弯曲折断。还有，对背面组装用的RAM可不校正表面组装用RAM的掩模而用与表面组装用RAM相同的丝焊工艺制作。在本实施例中，如前所述，数据用的输入输出焊盘PI/O0-PI/O7与输出电路用的电源焊盘PVSS及PVCCQ对芯片纵向中心线左右对称配置。与此相应，与这些焊丝连接的引线图案也左右对称。
这样一来，由于数据输入输出焊盘与输出电路用的电源焊盘左右对称配置，在组装背面组装用的反转芯片RAM时，可不作任何变更照原样进行这部分焊接。但是，如图9所示，例如，从I/O0用引线(外部端子)输入的数据I/O0对表面组装用的RAM而言，照原样写入与该引线对应的存储器单元。可是，如图9B所示，对背面组装用RAM而言，左右引线(端子)与表面组装时相反，因而在存储器内部，数据I/O0被写入与数据I/O7用的引线对应的存储单元中。但是，因为写入的数据是从与该写入存储单元的同一个存储单元写入的，故存储器的动作上不会发生任何问题。一方面，引线中没有左右对称配置的另一些引线(即电源VCC、VSS用的引线(端子))及基准电压VREF用的引线(端子))必须按下述那样将引线与焊盘一一对应连接，因而与这些引线对应的焊盘PVCC、PCSS、PVREF如图6A、图6B所示排成一列。即，与控制信号(/WE、/CAS等)用的引线(端子)及地址数据(A0-A11)用的引线端子对应的焊盘，如图6A、6B所示，在图中芯片的下半部的纵方向排成一列而配置。这是因为一把这些焊盘排列成二列而左右替换，就使由外部提供的控制信号与在内部传递的控制信号完成了左右交替。另外，地址信号也在由外部输入的地址及内部地址间完成了交替，这对通常的存储器的存取而言虽大体不成问题，但在测试方式中有必要专门进行重做，而把测度图形排成上述一列而配置。
对此结构而言，在内侧组装用的RAM中，对于引线的焊盘位置，通过一个一个地相互交换，而完成引线焊接。
例如，与图6A、图8A所示的外侧组装用的RAM相比较，在图6B、图8B所示的内侧组装用的RAM中，信号/WE与DQM用的引线交替、因为图6B、8B的DQM用的引线变为/WE用的引线，与此对应的焊盘座标相互交换，即焊盘位置错开一个位置，因为图6B、8B的/WE的引线变为DQM的引线，与此对应的焊盘的位置错开一个位置，就是这样来完成丝焊的。下面，对图6B中的其它引线与焊盘组(PVCC与PVSS、P/CAS与PCLK、P/RAS与P/CKE、PA11与PA9组等)也进行同样的丝焊。
象这样，将具有同样功能的焊盘排成二列，将具有不同功能的焊盘排成一列。在丝焊中，由于排成一列，由焊盘向引线延伸的焊丝在上侧组装用与下侧组装用时，其方向是相反的。可是，由排成2列的焊盘向引线延伸的焊丝在上侧组装用与下侧组装用时，其方向就变为相同。因而，与排成二列的焊盘相连的同向焊丝不会交叉，因而可防止同向焊丝接触而造成短路。
在图6A、6B、8A、8B中，象/WE那样在字母之前加一“/”意味着低电平为工作电平。在本申请中，这类低电平为工作电平的信号，以在标号之前加一“/”表示，或在表示信号的标号之后置一“B”(非的意思)表示。
在本发明中，如图10所示，在地址数据用的焊盘中，也与数据输入输出用的焊盘同样配置成二列，在下侧组装时，将上侧组装时的引线以芯片纵中心线左右交替而与焊盘连接也行。
图10表示把与图6A的配置中地址数据用的焊盘当中，例如把与地址数据A0-A7对应的焊盘(PA0-PA7)配置成与芯片上半部的二列大致在同一直线上的二列。即，由于对RAM大存储容量化、16位、32位那样的多位的单元进行存储存取，而使外部端子数增多。在此情况下，以LOC结构的RAM而论，就没有排列如此多的焊盘的空间(芯片纵方向的长度)。那么，由于包含地址端也排成二列，就可以把多个焊盘高效率地排列在芯片之内。
即，在图10的实施例中，只把芯片的纵向长度缩到比图6的实施例的长度还短。
在地址多路复用方式的RAM中，由于通过地址数据用的同一引线(端子)按时序输入X系列地址信号与Y系列地址信号，在上述背面组装用的RAM中，即使地址用引线(端子)左右交替，在运作上也不会有任何问题。只是，由考虑了对如前所述的振荡器情况及相邻位的影响的测试模式进行存储存取时，原封不动的背面组装用的RAM与表面组装用的RAM的内部地址已经不同了，故没有意义。因此，在进行背面组装用的RAM测试时，要对应于引线与焊盘的左右交换把测试图形的地址进行变换而测试。
另外，在本发明中，如图11所示，把相互毗邻的列中同类焊盘不相对地错开配置成二列配置的焊盘也行。在这种情况下，因为相邻列的同类焊盘不相互对着，进行钉头状焊接之际，不必担心与已经连接到相邻列焊盘上的焊丝接触。所以，可将焊盘列间的距离WB缩到比图6等的实施例还短，因而缩小了芯片的面积。
而且，虽然图11适用于数据用的焊盘及输出电路用的电源用焊盘的配置，但图11的实施例也可以适用于地址数据用的焊盘配置。
图12表示适用于本发明的动态型RAM(DRAM)的一实施例的关键部件的结构图。在本实施例中，设置二个升压电压发生电路VCHG1(7′)与VCHG2(7)，其中一个升压电压发生电路VCHG1是字线升压电路，形成向存储阵列的字驱动器提供的升压电压VCH。另一个升压电压发生电路VCHG2形成向数据输出电路30提供的升压电压VCH。
上述升压电压发生电路VCHG2，将由电荷泵激电路构成的升压电压送至平滑电容C2(6)。使上述平滑用电容C2具有数100pF到数nF比较大的容量值，为在半导体基片形成该电容，虽然要占有比较大的面积，但可利用上述焊盘间的空余间隙而高效地形成。
虽然没有特别限制，但数据输出电路30要进行数据I/O0-I/O7这样的8位单元数据的读出操作。因此，数据输出电路应能安装全体8个数据输出电路。
数据输出电路30，例如，做成推挽式，使电源电压VCCQ、VSSQ加到由两个N沟MOSFET Q1和Q2构成的输出MOS电路3及输入输出缓冲器2构成。例如，对应于图12的焊盘PI/O0与它相连的数据输出电路30是由图3的输出MOS电路3-0与输入输出缓冲器2-0构成。而与焊盘PI/O1相对应的数据输出电路30则由图3的输出MOS电路3-1与输入输出缓冲器2-1构成。另外，升压电压发生电路VCHG2与图3的VCH7对应，电容器C2与电容器(Cap.6)对应。升压电压发生电路VCHG1和电平传感器(7′)在与图3的VCH7相对应的同样区域内形成，电容器C1(6′)在与电容器(Cap.6)相对应的同样区域内形成。另外，电容器C1在与电容器(Cap.6)相同区域内形成也行。
在数据输出时，将这两个输出MOSFET Q1及Q2成互补开关控制，将高电平与低电平输出信号送至输入输出数据I/O用的焊盘。当动态型RAM处于准备状态或处于写入状态时，由于上述两输出MOSFET Q1及Q2同时处于关断状态，而使数据输出电路30是高阻状态。
使电源电压VCC侧的输出MOSFETQ呈关断状态，输出如电源电压VCC那样的高电平信号时，供给该输出MOSFET Q1栅极的驱动电压为如电源电压VCC那样的高电平时，只因输出MOS-FET Q1的实际阈值电压降使输出电平下降。特别是，当电源电压处于3.3V这样的比较低的电压时，就得不到必要的信号摆幅。
在本实施例中，由构成驱动上述高电平侧输出MOSFET Q1的驱动电路的P沟MOSFET及N沟MOSFET组成CMOS反相电路，设其工作电压为如上所述的升压电压VCH。由于设定上述驱动电路在升压电压VCH，可以把供给输出MOSFET Q1栅极的驱动电压的高电平变为升压电压VCH那样的电源电压VCC以上的高电压。使上述升压电压VCH比电源电压VCC高出上述输出MOSFET Q1实际阈电压Vth以上。因而，在读出操作时，使上述驱动电压处于VCH那样的高电平时，上述的电平没有损失，可以从输出MOSFET Q1源极送出对应于电源电压VCC的输出电压。
对应于如上所述的8个输出电路设置8个驱动电路。为保持这8个驱动电路操作电压的稳定，平滑电容器必需具有如前所述的比较大的容量值。这样虽需占用很大的面积，但对上述二列焊盘而言，因可以缩短排列的长度，故可确保形成上述平滑电源器的空间。
向上述升压电压发生电路VCHG2，提供时钟Clock命令Com-mand以及启动信号DOE，当命令指示读出模式时，并形成输出启动信号DOE时，由时钟脉冲控制升压操作。因此，设定本实施例的动态型RAM为所谓的同步动态型RAM。这样的同步动态型RAM，例如有日立制作所出售的“HM5216800/HM5416800系列”。
对字线升压用的升压电压发生电路VCHG1虽无特别限制，因有电平传感器，当升压电压下降时，由内装的振荡电路形成的脉冲执行升压操作。另外，由字线选择时序信号执行升压操作。因此，由于在字线选择动作之前进行升压操作，对于因字线选择操作中流过出的电流而使字线的下降就能防患于未然。
由于上述字线升压电压也与上述输出用升压电压相同的电压，也可省掉字线升压用平滑电容器C1，将输出用平滑电容器C2兼作字线升压用也可。即，除去平滑电容器C1，而将上述升压电压电路VCH1与VCH2的输出连接在一起也行。
图13表示了适用于本发明DRAM的计算机系统中存储器安放部件的存储器板关键部位简略图。该存储器板是由多个存计器模块构成的存储器板。在上述存储器模块上安装多个密封的本发明的DRAM，本发明的DRAM与上述存储器模块上的布线相连接。在此情况下，在存储器模块上，也在其背面侧组装DRAM。因此，在一个存储器模块上可安装的DRAM数是很多的。
用上述存储器模块上的接插片将本发明的DRAM与计算机系统内的地址总线或数据总线相连接。这种连接是通过将上述接插片插入到上述计算机系统内的存储器安放部件中的配合存储器部件的存储板用的接插口内而完成的。这样一来，由存储器板上也就是由存储器模块上可安装本发明DRAM的数目决定了计算机系统等存储装置的信息累积容量。
在图14中表示了采用本发明DRAM的控制系统的简略图。该系统由DRAM IC ARRAY及中央处理装置CPU和为将上述DRAM与中央处理装置CPU接口连接的接口电路I/F构成。DRAM IC ARRAY由组装状态的本发明的DRAM构成。
下面，对该DRAM系统同中央处理装置CPU之间的输入输出信号加以说明。由中央处理装置CPU形成的地址信号A0-Ak对本发明的DRAM的地址作选择。而刷新指示信号REFGRNT是使本发明的DRAM的存储信息刷新的控制信号。写入启动信号WEB是本发明DRAM中的读出及写入数据的控制信号。另外，存储启动信号MS是使本发明的DRAM存储运作开始的控制信号。然后，在中央处理装置CPU与DRAM间，在数据总线上传送输入输出数据D1-DB。刷新要求信号REFREQ是本发明的DRAM存储器信息刷新所要求的控制信号。
在上述接口电路I/F中，行地址接收器RAR，在从上述中央处理装置CPU送出的地址信号A0-Ak中接收其中的地址信号A0-Ai，并将其变换成在本发明的DRAM运作中所有的时序地址。列地址接收器从上述地址信号A0-Ak中接收其中的地址信号Ai+1-Aj。由列地址接收器变换成在本发明的DRAM操作中的时序地址信号。上述地址接收器ADR接收上述地址信号A0-Ak中的地址信号Aj+1-Ak。由地址接收器ADR将其变换成在本发明的DRAM操作中的时序地址信号。
由译码器送出用于选择本发明的DRAM芯片的芯片选择控制信号(以下记为CS1-CSm)。RAS控制电路RAS-CONT送出在本发明的DRAM动作中的时序芯片选择信号及行地址取入用的信号。地址多路复用器ADMPX将上述地址信号A0-Ai及Ai+1-Aj按时序多路化，送到本发明的DRAM。数据总线驱动器DBD，根据上述WEB信号变换上述中央处理装置CPU与本发明DRAM之间的数据输入输出。控制电路CONT送出控制上述地址多路复用器ADMPX、RAS控制电呼RAS-CONT、数据总线驱动器DBD及本发明的DRAM等的信号。
现在对该DRAM系统内的地址信号的运作加以说明。将上述中央处理装置CPU送出的地址信号A0-Ak在该DRAM系统内按地址信号A0-Aj与地址信号Aj+1-Ak的二种功能分开。即，地址信号A0-Aj作为本发明的DRAM的各芯片内的存储矩阵的行与列地址信号使用。把地址信号A0-Ai分配给本发明的DRAM的IC芯片阵列的行选择，把Ai+1-Aj分配给IC芯片阵列的列选择，这样来设计。
现在对该DRAM系统内的电路操作加以说明。首先，特地址信号A0-Ai、Ai+1-Aj分别经过行地址接收器RAR、列地址接收器CAR送至地址多路复用器。然后，在上述地址多路复用器把RADbB信号变成某一电平，然后送出行地址信号A0-Ai到本发明的DRAM中的地址端子。这时，上述地址多路复用器ADMPX没有送出列地址信号Ai+1-Aj。
接着，RASbB信号变成与上述相反的电平，然后从上述地址多路复用器送出列地址信号Ai+1-Aj，送至上述地址端子。此时，上述地址多路复用器ADMPX不送出行地址信号A0-Ai。
这样，就将上述地址信号A0-Ai及Ai+1-Aj根据RASbB信号电平按时序送至本发明的DRAM的地址端子。芯片选择信号Aj+1-Ak通过译码器DCR主要选择本发明的DRAM内的芯片。然后，变成芯片选择信号CS1-CSm，作为芯片选择信号及行地址取入用信号使用。
现在对本发明的DRAM各行中的芯片内的地址的设定运作加以说明，行地址信号A0-Ai被送至本发明的DRAM各IC芯片的地址端子。然后，把RAS1B-RASmB中的一个信号，例如，RAS1B信号变为某电平后，假定选择最上段的B个IC。此时，根据上述IC(IC11、IC12、……IC1B)芯片内的存储矩阵阵列的行地址，把上述行地址信号A0-Ai先于RAS1B信号送至上述IC。其理由是如果RAS1B信号先于上述行地址信号A0-Ai送到，就有可能取入行地址信号以外的信号。
其次，将列地址信号Ai+1-Aj送至本发明的DRAM各IC芯片的地址端子。此后，一旦把由RAS1B信号延迟的CASB信号变成某一电平，就根据上述最上段的nM，在B个IC芯片内的存储器矩阵阵列的列地址内取入上述列地址信号Ai+1-Aj。此时，让上述列地址信号Ai+1-Aj先于CASB信号送至上述IC之理由是与上述理由相同的。另外，究竟传送行地址信号A0-Aj或列地址信号Ai+1-Aj中的哪一方的信号，要由CASB信号的功能加以划分。
根据以上的操作，设定本发明中的DRAM的最上段nm、B个芯片内地址。另外，除了本发明的DRAM最上段以外的IC不会为RAS1B电平及相反的电平选择RAS2B-RASmB。
现在对上述已设定地址数据的写入操作及读出操作加以说明。根据上述WEB信号电平或行电平来决定而设计数据写入操作及读出操作。当上述WEB信号为某一电平时，把由中央处理装置CPU来的数据D11-D1B送至上述已设定的地址，来完成数据写入操作。
当上述WEB信号为与上述电平相反的电平时，写入结束，以B位输出上述各个地址的数据D01-D0B，以此完成读出动作。控制电路CONT接受从上述中央处理装置送来的命令，即REFGRNT信号、WEB信号、MS信号，再分别送出CASB信号、RASaB信号、RASbB信号、WEB信号。再对这些送出的控制信号的功能加以说明。CASB信号是为了区分行地址信号A0-Ai或列地址信号Ai+1-Aj中的哪一边信号被送到本发明的DRAM的各芯片的信号以及为了取入IC芯片的列地址信号之信号。
RASaB信号是为把CS1-CSm信号按时序合并后提供给本发明的DRAM内的IC芯片地址的信号。WEB信号是为了决定从本发明的DRAM内的IC芯片内的存储器单元读取数据及向存储器单元写入数据的信号。RASbB是用于由地址多路复用器ADMPX将行地址信号A0-Ai及列地址信号Ai+1-Aj变换成时系列多路化的信号的转换时序信号。当选择RASB(RASB1-RASBm)信号之一时，要由上述地址多路复用器ADMPX输出行地址信号A0-Ai，作为由RASaB信号使行地址信号A0-Ai及列地址信号Ai+1-Aj的转换时期延迟的信号。
现在对上述WEB信号与数据总线驱动器DBD之关系加以说明。由控制电路CONT送出的WEB信号外加在本发明的DRAM及数据总线驱动器DBD。例如，当上述WEB信号为高电平时，变成读出模式，输出本发明的DRAM的数据，经过数据总线驱动器DBD送往中央处理装置CPU。此时，根据WEB信号由DBD控制不使输入数据存入本发明的DRAM中。另外，当上述WEB信号为低电平时，变为写入模式，由中央处理装置CPU，将输入数据经过上述数据总线驱动器DBD加到本发明的DRAM的数据输入端子，将数据写入已设定的地址。此时，本发明的DRAM的数据输出受上述WEB信号控制不能从上述数据总线驱动器DBD输出。
当RAM为前述那种同步DRAM时，其操作还应附加必要的时钟信号及控制信号等。另外，通过数据总线由中央处理装置也执行向DRAM提供命令。
由上述实施例所得到的作用效果如下。即：
1)以半导体芯片的中央部分为轴对称地至少将数据输入输出用的焊盘并排地配置成二列，采用在芯片上与焊盘列绝缘地装配的LOC结构的引线与焊丝进行连接，因为可使焊盘列缩短，此类芯片的大小就可缩小。
2)采用与正组装工艺相同的丝焊工艺可以得到背面组装用的RAM。
3)由于在如上所述的二列并排的焊盘之间配置输入输出用的缓冲器，可以有效地利用由于焊盘二列化所产生的空余空间。
4)通过与上述排成二列的焊盘相邻地配置了保持输出MOS-FET驱动用的升压电压的平滑电容器，因此可有效地利用由于焊盘二列化所产生的空闲空间。
以上虽然以实施例具体地说明了由本发明人所完成的发明，但本申请的发明不受前述实施例的限制，在不脱离其宗旨的范围内还可有各种各样的变更，自不待言。例如，就RAM而言，除前述的同步DRAM之外，也可以是通常的动态型RAM。此种场合的存储器阵列及其外围电路的结构也是可采用各种各式的实施方案。另外，除动态型RAM外，就静态型RAM而言，也同样适用于LOC结构。
本发明的LOC结构，降以各位的单元进行存储存取的动态型RAM和静态型RAM外，同样也适用于各类ROM。
由本申请公开的发明中代表性的方案所得到的效果简单说明如下：即，以半导体芯片中央部分为轴对称地至少将数据输入输出用焊盘并排地配置成二列，采用在芯片上与焊盘绝缘装配、用丝焊工艺与LOC结构的引线相连接，由于可使焊盘列缩短，可使此类芯片的大小缩小，同时采用与正面组装工艺相同的丝焊工艺，可得到背面组装用的RAM。

Claims (35)

1．一种半导体存储装置，包括：
一半导体芯片，它有一主表面和形成在所述主表面上的存储阵列块，以及多个形成在所述主表面基本中心部分的焊盘，所述多个焊盘包括第一组在该基本中心部分的第一部分延伸的焊盘以及第二组在该基本中心部分的第二部分延伸的焊盘；
一用于密封所述半导体芯片的树脂模块，以及
多根引线，所述多根引线中每一根的一端均位于所述半导体芯片的所述主表面之上，并与所述多个焊盘中相应的一个电学连接，而所述多根引线中每一根的另一端位于所述树脂模块的外部，其特征在于，
所述第一组焊盘排成两列，而所述第二组焊盘排成一列，以及
所述第一组焊盘包括用于数据输入/输出的焊盘。
2．按照权利要求1的半导体存储装置，其特征在于，上述成两列排列的焊盘中的一列焊盘与另一列焊盘之间的间隔具有足以按钉头状焊接形成上述各焊丝的距离。
3．按照权利要求1的半导体存储装置，其特征在于还包括设置在上述成两列排列的焊盘中的一列和另一列之间的至少一个输入/输出用缓冲器。
4．按照权利要求1的半导体存储装置，其特征在于还包括设置在上述成两列排列的焊盘中的一列和另一列之间的平滑用电容器，用于保持因驱动输出MOS-FET的升压电压。
5．按照权利要求1的半导体存储装置，其特征在于还包括：
设置在上述成两列排列的焊盘之一列的焊盘间、与上述数据输入/输出用的焊盘连接的输出MOSFET；
设置在上述成两列排列的焊盘中的一列与另一列之间、用于驱动上述输出MOSFET的输入/输出用缓冲器；
设置在上述成两列排列的焊盘中的一列与另一列之间、用于产生驱动上述输出MOSFET的升压电压的升压电压发生电路，以及
设置在上述成两列排列的焊盘中的一列与另一列之间、用于保持上述升压电压的平滑用电容器。
6．按照权利要求1的半导体存储装置，其特征在于，存储阵列块包括一对第一阵列块和一对第二阵列块，所述第一组焊盘排列在该对第一阵列块之间，而第二组焊盘排列在该对第二阵列块之间。
7．按照权利要求6的半导体存储装置，其特征在于，所述一对第一阵列块中相应的一个位于所述基本中心部分的第一部分的一侧，而所述一对第二阵列块中相应的一个位于所述基本中心部分的第二部分的一侧。
8．按照权利要求6的半导体存储装置，其特征在于，所述一对第一阵列块和所述一对第二阵列块放置的位置要提供一个其中不设置第一和第二阵列块的横向中心部分和纵向中心部分，所述其上设有焊盘的基本中心部分提供在纵向中心部分内。
9．按照权利要求8的半导体存储装置，其特征在于，外围电路设置在所述纵向和横向中心部分。
10．按照权利要求1的半导体存储装置，其特征在于，所述引线与所述半导体芯片电绝缘。
11．按照权利要求1的半导体存储装置，其特征在于还包括位于所述引线和半导体芯片之间的绝缘膜。
12．按照权利要求1的半导体存储装置，其特征在于，成两列排列的第一组焊盘设置成使相邻两列的焊盘不彼此相对。
13．一种半导体存储装置，包括：
一基片以及两个分别安装在所述基片相反两侧的半导体存储器，其中，所述两个存储装置之一的主表面与另一个存储装置的背面通过所述基片相对放置，两个存储装置的每一个包括：
一半导体芯片，该芯片具有一主表面和形成在所述主表面上的存储阵列块，以及多个形成在所述主表面基本中心部分的焊盘，所述多个焊盘包括第一组在该基本中心部分的第一部分延伸的焊盘以及第二组在该基本中心部分的第二部分延伸的焊盘；
一用于密封所述半导体芯片的树脂模块，以及
多根引线，所述多根引线中每一根的一端均位于所述半导体芯片的所述主表面之上，并与所述多个焊盘中相应的一个电学连接，而所述多根引线中每一根的另一端位于所述树脂模块的外部，其特征在于：
所述第一组焊盘排成两列，而所述第二组焊盘排成一列，以及
所述第一组焊盘包括用于数据输入/输出的焊盘。
14．一种半导体存储装置系统，包括：
一个包含多个半导体存储装置的半导体阵列；一个用于控制所述半导体阵列的写入/读出的中央处理单元；以及一个用于连接所述中央处理单元和所述半导体存储阵列的接口电路，其中，所述多个半导体存储装置中的每一个包括：
一半导体芯片，它有一主表面和形成在所述主表面上的存储阵列块，以及多个形成在所述主表面基本中心部分的焊盘，所述多个焊盘包括第一组在该基本中心部分的第一部分延伸的焊盘以及第二组在该基本中心部分的第二部分延伸的焊盘；
一用于密封所述半导体芯片的树脂模块，以及
多根引线，所述多根引线中每一根的一端均位于所述半导体芯片的所述主表面之上，并与所述多个焊盘中相应的一个电学连接，而所述多根引线中每一根的另一端位于所述树脂模块的外部，其特征在于，
所述第一组焊盘排成两列，而所述第二组焊盘排成一列，以及
所述第一组焊盘包括用于数据输入/输出的焊盘。
15．根据权利要求1的半导体存储装置，其特征在于还包括另外的地址数据焊盘，所述另外的焊盘为两列，该两列地址数据焊盘分别与两列所述的第一组焊盘相一致。
16．根据权利要求15的半导体存储装置，其特征在于，所述存储阵列块包括一对第一阵列块和一对第二阵列块，所述第一组焊盘排列在该对第一阵列块之间，而第二组焊盘排列在该对第二阵列块之间。
17．根据权利要求16的半导体存储装置，其特征在于，在该对第二阵列块之间排列有另外的地址数据焊盘。
18．半导体存储器模块，包括一个具有一主表面和一背面的基片，以及第一和第二半导体存储装置，它们各具有：
a)具有一主表面和一背面的半导体基片，所述半导体基片的主表面包括一第一边缘和与第二边缘相对的第二边缘，所述第一和第二边缘沿第一方向延伸；
b)一个第一存储阵列块和一个第二存储阵列块，它们互相靠近地排列在与所述第一方向垂直的第二方向上，所述第一存储阵列块靠近所述第一边缘配置，而所述第二阵列块靠近所述第二边缘配置；
c)至少一个第一焊盘和一个第二焊盘，它们沿所述第二方向互相靠近地配置在所述半导体基片的所述主表面上，并位于所述第一和第二存储阵列块之间，所述第一焊盘位于所述第一存储阵列块附近，而所述第二焊盘位于所述第二存储阵列块附近；
d)一用于密封所述半导体基片的树脂模块；
e)各具有一第一端部和第二端部的一根第一引线和一根第二引线，所述第一和第二引线的第一端部位于半导体基片的所述主表面之上，而第二端部位于所述树脂模块的外部，以及
f)把所述第一引线连接到所述第一焊盘的一根第一焊丝，和把所述第二引线连接到所述第二焊盘的一根第二焊丝，
所述第一半导体存储装置安装在所述基片的所述主表面上，而所述第二半导体存储装置安装在所述基片的背面，以便所述第一半导体存储装置的所述半导体基片的所述背面正对着所述第二半导体存储装置的所述半导体基片的背面，其中，所述第一和第二焊盘用于数据输入/输出，其特征在于：
所述第一半导体存储装置的第一引线和所述第二半导体存储装置的第一边缘相交，而所述第二半导体存储装置的第二引线和所述第二半导体存储装置的第一边缘相交，以及所述第一半导体存储装置的第一引线与所述第二半导体存储装置的第二引线电连接。
19．如权利要求18的半导体存储器模块，其特征在于，所述第一和第二引线的第一端部通过至少一层绝缘膜设置在所述半导体基片的主表面上。
20．根据权利要求18的半导体存储器模块，其特征在于，所述第一半导体存储装置的第一和第二引线的第二端部和所述第二半导体存储装置的第一和第二引线的第二端部按同一方向弯曲。
21．一种半导体存储器模块，包括：一个具有一主表面和一背面的基片，以及第一和第二半导体存储装置，它们各具有：
a)具有一主表面和一背面的半导体基片，所述半导体基片的主表面包括一第一边缘和与第二边缘相对的第二边缘，所述第一和第二边缘沿第一方向延伸；
b)一个第一存储阵列块和一个第二存储阵列块，它们互相靠近地排列在与所述第一方向垂直的第二方向上，所述第一存储阵列块靠近所述第一边缘配置，而所述第二阵列块靠近所述第二边缘配置；
c)沿所述第一方向排成一列的第一焊盘和沿所述第一方向排成一列的第二焊盘，所述第一焊盘和第二焊盘在所述第一和第二存储阵列块之间的所述半导体基片的主表面上沿第二方向互相靠近，所述第一焊盘靠近所述第一存储阵列块而所述第二焊盘靠近所述第二存储阵列块；
d)一用于密封所述半导体基片的树脂模块；
e)各具有一第一端部和第二端部的一根第一引线和一根第二引线，所述第一和第二引线的第一端部位于半导体基片的所述主表面之上，而第二端部位于所述树脂模块的外部，以及
f)把所述第一引线连接到所述第一焊盘的一根第一焊丝，和把所述第二引线连接到所述第二焊盘的一根第二焊丝，
所述第一半导体存储装置安装在所述基片的所述主表面上，而所述第二半导体存储装置安装在所述基片的背面，以便所述第一半导体存储装置的所述半导体基片的所述背面正对着所述第二半导体存储装置的所述半导体基片的背面，其中，所述第一和第二焊盘用于数据输入/输出，其特征在于：
所述第一半导体存储装置的第一引线和该第一半导体存储装置的第一边缘相交，而所述第二半导体存储装置的第二引线与该第二半导体存储装置的第二边缘相交，以及，所述第一半导体存储装置的所述第一引线与所述第二半导体存储装置的第二引线电连接。
22．根据权利要求21的半导体存储器模块，其特征在于，
所述第一半导体存储装置的第一和第二引线的第二端部和所述第二半导体存储装置的第一和第二引线的第二端部按同一方向弯曲。
23．根据权利要求21的半导体存储器模块，其特征在于，
所述一列第一焊盘和一列第二焊盘相对于所述半导体基片的中心线对称地沿第一方向排列。
24．根据权利要求23的半导体存储器模块，其特征在于还包括用于一输出电路的电源焊盘，所述电源焊盘位于所述半导体基片的主表面上，排成相对于所述中心线对称的两列。
25．根据权利要求21的半导体存储器块，其特征在于还包括用于一输出电路的电源焊盘，所述电源焊盘位于所述半导体基片的主表面上，排成相对于沿第一方向延伸的所述半导体基片的中心线对称的两列。
26．根据权利要求21的半导体存储器模块，其特征在于在所述半导体基片的主表面上还包括排列成一单列的附加的焊盘，所述附加焊盘用于提供电源和一个参考电压。
27．根据权利要求21的半导体存储器模块，其特征在于还包括在所述半导体基片的主表面上的地址数据焊盘，所述地址数据焊盘排成两列。
28．根据权利要求27的半导体存储器模块，其特征在于，两列地址数据焊盘相对于沿第一方向延伸的半导体基片的中心线对称排列。
29．一半导体存储器模块，包括一个具有一主表面和一背面的基片，以及第一和第二半导体存储装置，它们各具有：
a)具有一主表面和一背面的半导体基片，所述半导体基片的主表面包括一第一边缘和与第一边缘相对的第二边缘，所述第一和第二边缘沿第一方向延伸；
b)一个第一存储阵列块和一个第二存储阵列块，它们互相靠近地排列在与所述第一方向垂直的第二方向上，所述第一存储阵列块靠近所述第一边缘配置，而所述第二阵列块靠近所述第二边缘配置；
c)互相靠近排列在第二方向上的一个第三存储阵列块和一个第四存储阵列块，所述第三存储阵列块靠近所述第一边缘配置而所述第四存储阵列块靠近所述第二边缘配置；
d)一个第一焊盘和一个第二焊盘，它们互相靠近地沿所述第二方向排列在所述第一和第二存储阵列块之间的所述半导体基片的主表面上，所述第一焊盘靠近所述第一存储阵列块而所述第二焊盘靠近所述第二存储阵列块；
e)沿所述第一方向排列成一列的第三焊盘和第四焊盘，所述第三和第四焊盘形成在所述半导体基片的所述主表面上，位于所述第三和第四存储阵列块之间。
f)一用于密封所述半导体基片的树脂模块；
g)各具有一第一端部和第二端部的一根第一引线和一根第二引线，所述第一引线的第一端部邻接所述第一焊盘并位于半导体基片的所述主表面上，而所述第一引线的第二端部位于所述树脂模块的外部，所述第一引线与所述第一边缘交叉，以及所述第二引线的第一端部邻接第二焊盘并位于半导体基片的所述主表面上，所述第二引线的第二端部位于所述树脂模块的外部，而所述第二引线与所述第二边缘交叉；以及
h)各具有一第一端和第二端部的一根第三引线和第四引线，所述第三引线的第一端部邻接所述第三焊盘并位于半导体基片的所述主表面上，所述第三引线的第二端部位于所述树脂模块的外部，所述第三引线与所述第一边缘交叉，以及所述第四引线的第一端部邻接所述第四焊盘并位于半导体基片的所述主表面上，所述第四引线的第二端部位于所述树脂模块的外部，所述第四引线与所述第二边缘交叉；
其中，所述第一半导体存储装置安装在所述基片的所述主表面上，而所述第二半导体存储装置安装在所述基片的背面，以使所述第一存储装置的所述半导体基片的背面与所述第二存储装置的所述半导体基片的背面相对，
在第一半导体存储装置中，所述第一和第二焊盘用于数据输入/输出，其中，所述第一引线与所述第一焊盘电连接，所述第二引线与所述第二焊盘电连接，所述第三引线与所述第三焊盘电连接，所述第四引线与所述第四焊盘电连接；
在第二半导体存储装置中，所述第一引线与所述第一焊盘电连接，所述第二引线与所述第二焊盘电连接，所述第三引线与所述第四焊盘电连接，所述第四引线与所述第三焊盘电连接，以及
其特征在于所述第一半导体存储装置的第三引线与所述第二半导体存储装置的第四引线电连接，而所述第一半导体存储装置的第四引线与所述第二半导体存储装置的第三引线电连接。
30．根据权利要求29的半导体存储器模块，其中，所述第一半导体存储装置的第一、第二、第三和第四引线的第二端部和所述第二半导体存储装置的第一、第二、第三和第四引线的第二端部按同一方向弯曲。
31．一种半导体存储器模块，包括一具有一主表面和一背面的基片；以及第一和第二半导体存储装置，它们各具有：
a)具有一主表面和一背面的半导体基片，所述半导体基片的主表面包括一第一边缘和与第二边缘相对的第二边缘，所述第一和第二边缘沿第一方向延伸；
b)一个第一存储阵列块和一个第二存储阵列块，它们互相靠近地排列在与所述第一方向垂直的第二方向上，所述第一存储阵列块靠近所述第一边缘配置，而所述第二阵列块靠近所述第二边缘配置；
c)至少一个第一焊盘和一个第二焊盘，它们沿所述第二方向互相靠近地配置在所述半导体基片的所述主表面上，并位于所述第一和第二存储阵列块之间，所述第一焊盘位于所述第一存储阵列块附近，而所述第二焊盘位于所述第二存储阵列块附近；
d)一用于密封所述半导体基片的树脂模块；
e)各具有一第一端部和第二端部的一根第一引线和一根第二引线，所述第一和第二引线的第一端部位于半导体基片的所述主表面之上，而第二端部位于所述树脂模块的外部，以及
f)把所述第一半导体存储装置的第一引线连接到其第一焊盘的第一引线，和把所述第二半导体存储装置的第二引线连接到其第二焊盘的第二引线，所述第一半导体存储装置安装在所述衬底的主表面上，而所述第二半导体存储装置安装在所述衬底的背面，从而使第一半导体存储装置的所述半导体衬底的背面对着所述第二半导体存储装置的所述半导体衬底的背面，其特征在于：
所述第一半导体存储装置的第一引线和该第一半导体存储装置的第一边缘相交，而所述第二半导体存储装置的第二引线和该第二半导体存储装置的第二边缘相交；以及
所述第一和第二焊盘用于数据输入/输出。
32．按照权利要求31的半导体存储模块，其特征在于：所述第一半导体存储装置的第一引线和所述第二半导体存储装置的第二引线互相电连接。
33．按照权利要求31的半导体存储模块，其特征在于：所述第一半导体存储装置的第二引线和该第一半导体存储装置的第二边缘相交，所述第二半导体存储装置的第一引线和该第二半导体存储装置的第一边缘相交；以及，所述第一和第二半导体存储装置还包括把第一半导体存储装置的第二引线连接到其第二焊盘的第三焊丝，以及把第二半导体存储装置的第一引线连接到其第二焊盘的第四焊丝。
34．按照权利要求31的半导体存储模块，其特征在于：各个半导体存储装置还包括排列在沿所述第一方向延伸的单一列上的第三焊盘，该第三焊盘与第一方向上的所述至少一个第一焊盘及所述至少一个第二焊盘互相隔开；各具有一个第一端部和一个第二端部的第三引线和第四引线，该第三和第四引线的第一端部在半导体衬底的主表面上而第二端部位于树脂模件的外部，所述第三引线与所述第一边缘相交而所述第四引线与所述第二边缘相交；分别连接所述第一半导体存储装置的第三引线和其第三焊盘以及连接第一半导体存储装置的第四引线和其第四焊盘的第三焊丝和第四焊丝，所述第三和第四焊丝还分别连接所述第二半导体存储装置的第三引线和其第四焊盘以及连接所述第二半导体存储装置的第四引线和其第三焊盘。
35．一种半导体存储模块，包括：一个具有一主表面和一背面的基片，以及第一和第二半导体存储装置，它们各具有：
a)具有一主表面和一背面的半导体基片，所述半导体基片的主表面包括一第一边缘和与第二边缘相对的第二边缘，所述第一和第二边缘沿第一方向延伸；
b)一个第一存储阵列块和一个第二存储阵列块，它们互相靠近地排列在与所述第一方向垂直的第二方向上，所述第一存储阵列块靠近所述第一边缘配置，而所述第二阵列块靠近所述第二边缘配置；
c)沿所述第一方向排成一列的第一焊盘和沿所述第一方向排成一列的第二焊盘，所述第一焊盘和第二焊盘在所述第一和第二存储阵列块之间的所述半导体基片的主表面上沿第二方向互相靠近，所述第一焊盘靠近所述第一存储阵列块而所述第二焊盘靠近所述第二存储阵列块；
d)一用于密封所述半导体基片的树脂模块；
e)各具有一第一端部和第二端部的一根第一引线和一根第二引线，所述第一和第二引线的第一端部位于半导体基片的所述主表面之上，而第二端部位于所述树脂模块的外部，以及
f)各自把所述第一半导体存储装置的第一引线之一连接到该第一半导体存储装置的第一焊盘之一的第一焊丝，以及各自把所述第二半导体存储装置的第二引线之一连接到该第二半导体存储装置的第二焊盘之一的第二焊丝，所述第一半导体存储装置安装在所述基片的主表面上，而所述第二半导体存储装置安装在所述基片的背面，以使所述第一半导体存储装置的衬底背面正对着所述第二半导体存储装置的衬底背面，其特征在于：
所述第一半导体存储装置的第一引线与该第一半导体存储装置的第一边缘相交，而所述第二半导体存储装置的第二引线与该第二半导体存储装置的第二边缘相交；以及
所述第一和第二焊盘用于数据输入/输出。
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