CN1114946C - 半导体装置及其制造方法和其测试方法 - Google Patents

半导体装置及其制造方法和其测试方法 Download PDF

Info

Publication number
CN1114946C
CN1114946C CN98104274A CN98104274A CN1114946C CN 1114946 C CN1114946 C CN 1114946C CN 98104274 A CN98104274 A CN 98104274A CN 98104274 A CN98104274 A CN 98104274A CN 1114946 C CN1114946 C CN 1114946C
Authority
CN
China
Prior art keywords
mentioned
electrode
welding zone
bump
electrode welding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98104274A
Other languages
English (en)
Other versions
CN1189691A (zh
Inventor
小野敦
千川保宪
谏田诚
二江则充
刀根觉
塩田素二
猪原章夫
吉田裕一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1189691A publication Critical patent/CN1189691A/zh
Application granted granted Critical
Publication of CN1114946C publication Critical patent/CN1114946C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明的半导体装置包括：半导体衬底；在上述多个半导体衬底上并排的多个电极焊区和在上述多个电极焊区上分别设置的多个凸点电极，上述各电极焊区上的多个凸点电极在对上述电极焊区的并排方向为垂直的方向上配置为一列。另外，上述半导体装置由下列步骤来形成：在形成电极焊区的半导体衬底上将比应形成的凸点电极的厚度厚的成为凸点电极用掩模的光刻胶刻蚀成图形和把凸点电极形成用金属电镀到电极焊区上以形成比上述光刻胶的厚度薄的垂直壁状凸点电极。

Description

半导体装置及其制造方法和其测试方法
本发明涉及一种具有凸点电极的半导体装置及其制造方法和其测试方法，同时，涉及已安装上述半导体装置的液晶显示装置、电路基板及载带式封装(下面，简称为：TCP)。
作为把半导体装置电连接到液晶显示装置、电路基板或TCP上的方法，有一种在半导体装置的电极端子上设置凸点电极，使用该电极直接连接的无引线键合方式。
具体地说，以作为半导体装置的液晶驱动器芯片直接向液晶屏上倒装键合的“玻片上的芯片(下面，简称为： COG)方式的液晶显示装置为例进行说明。该COG方式有下述两种，即用导电胶连接液晶驱动器芯片和液晶屏的导电胶COG方式和用各向异性导电膜(下面简称为：ACF)连接的ACF-COG方式。
如图13(a)所示，液晶驱动器芯片A’的构成如下：把绝缘膜102、电极焊区103及具有开口部分的保护膜104依该顺序层叠到半导体衬底101上，并经由阻挡金属105在上述开口部分中形成凸点电极106。并且，安装上述液晶驱动器芯片A’的液晶屏B’由在玻璃基板109上依次层叠导电图形110和保护膜111而构成。
胶状COG方式是这样的，在上述液晶驱动器芯片A’的凸点电极106上涂覆导电胶112之后，向液晶屏B’上进行倒装键合，通过使导电胶112热固化的办法，把凸点电极106和导电图形110的输入输出端子连接起来。
另一方面，ACF-COG方式是这样的，如图13(b)所示，通过在液晶驱动器芯片A’和液晶屏B’之间夹住由粘合树脂107和导电粒子108构成的ACF，经由粘合树脂107，再把凸点电极106和导电图形110的输入输出端子连接起来。
可是，由于上述COG方式把液晶驱动器芯片直接倒装键合在液晶屏上，所以在进行液晶屏安装时，存在着发生与凸点电极缺失、凸点电极高度异常之类的凸点电极不良相关的安装不良这样的问题。
另外，由于COG方式中接合凸点电极的对方是象玻璃那样的坚硬物，所以液晶驱动器芯片内的凸点高度偏差就变成了问题。比如说，在ACF-COG方式的情况下，因为混入到ACF中的导电粒子的粒径平均为3～5μm，所以若相邻凸点电极高度的间隙大于导电粒子的粒径，就会产生连接不良。并且，即使在胶状COG方式的情况下，在相邻凸点电极的高度间隙比所涂覆的导电胶厚度大的情况下，也会产生连接不良。
在COG方式中，作为消除接触电阻增加的措施，或者消除因未预期的凸点不良而产生接触不良的措施，一般虽然可以把电源端子和输入端子作成多个端子，但就输出端子而言，有时没有充分的空间不可能作成多个端子结构。
因此，即使当只有一个输出端一侧的凸点电极产生缺陷，或者明显地低于相邻的凸点电极(大于导电粒子直径)时，就会产生线缺陷等的液晶屏显示不良，必须进行修理或做废弃处理。
这种问题不仅在COG方式的液晶显示装置中会发生，而且在有关印制电路板或陶瓷基板等的基板本体上倒装键合了半导体芯片的电路基板上也发生此问题。
另外，关于TCP，由于内引线是挠性的，并把凸点电极和已电镀到内引线上的Sn制成共晶体，将内引线沉入到凸点电极内，与其他倒装键合方式比较虽然有利，但是在发生凸点缺失或明显的凸点高度间隙的情况下，仍然会发生连接不良。
对于上述问题，在实开平3-56136号公报中，如图14所示，公开了在正方形的连接端子(电极焊区)206上，形成进行4分割的金属凸点(凸点电极)206a、206b、206c和206d的压接用凸点的结构。在该结构中，经由金凸点周围的光固化性树脂把半导体芯片压接到对方一侧基板端子上，由于把金凸点进行4分割，故降低了树脂残留在金属凸点206a、206b、206c和206d之间而造成连接不良的概率。
可是，在上述实开平3-56136号公报讲述的结构中，由于以行列两个方向把凸点电极分割成多个，所以存在着不能缩小电极焊区间距，即布线间距的问题。
另外，在把由复制凸点用基板构成的凸点电极直接复制到如实开平3-56136号公报所示的那种半导体芯片上时，应用于小于100μm的电极焊区间距是困难的，随半导体芯片的微细化进展，在电极焊区间距已变成了50～80μm的今天就难以实用了。
所描述的机理与下述机理相同。一般的复制凸点是将凸点电极复制到载带的内引线端头上，再把它以内引线键合的方式键合到半导体芯片的电极焊区上的方式，此方式虽然有不需要晶片凸点工艺的优点，但由于重复进行两次机械连接，故使用于电极焊区间距小于100μm的情况下在精度上是困难的。因此，若考虑到要进行机械上连接，而且只能一个个芯片进行复制，则使用晶片凸点工艺在半导体芯片的电极焊区上形成凸点电极的晶片凸点方式，在精度和批量生产方面要比复制凸点方式优越。
还有，关于凸点电极的分割，在特开平5-13418号公报和特开平7-58112号公报已公开了以减轻发生热应力作为目的对凸点电极进行4分割的结构。
但是，在这些公报中，关于降低凸点缺失等的废品率作为目的的进行2分割的凸点电极或安装构造方面没有公开，也没有关于有关布线间距的记载。特别是，在特开平5-13418号公报中记载的结构是把焊锡层设置在凸点电极上的结构，即使缺失一个凸点电极，由于变成为不能以规定形状形成焊锡层，所以可知这种结构中不可能降低凸点不良。而且，在特开平7-58112号公报讲述的结构中仅有二极管元件情况的记载，可见没有涉及布线间距的构想。
本发明的目的在于提供一种可以降低凸点缺失等废品率，同时使电极焊区间距变窄的半导体装置。
为达到上述目的，本发明的半导体装置包括：半导体衬底、在上述半导体衬底上并排设置的多个电极焊区和在上述多个电极焊区上分别设置的多个凸点电极；使上述各电极焊区上的多个凸点电极在对上述电极焊区的并排设置方向为垂直的方向上配置成一列。
倘采用上述的结构，由于对于一个电极焊区已把凸点电极分割成为多个，因而，与单一凸点电极的情况相比，凸点电极成为不良的概率就降低了。即，在单一凸点电极的情况下，如果发生凸点缺失或相邻凸点电极之间的明显的凸点高度间隔，虽然在安装半导体装置时用单一凸点电极会变成不良连接，但是在多个凸点电极的情况下，即使例如多个凸点电极之中的几个发生凸点缺失或凸点高度间隔，但若至少一个凸点电极已被连接了起来，就不会发生连接不良。因此，可以大幅度地降低半导体装置安装时的连接废品率。其结果，可以提高形成凸点电极的成品率和提高连接的可靠性。
进而，由于多个的凸点电极在对电极焊区的并排设置方向为垂直方向被排列成一列，因而可以使电极焊区间的间隔窄到最小。于是，可使电极焊区间距变窄，所以可缩小半导体装置。
另外，本发明的另一个目的在于提供一种可以大幅度改善形成凸点电极成品率的上述本发明的半导体装置的制造方法。
为了达到上述目的，本发明的半导体装置的制造方法包括：在已形成了电极焊区的半导体衬底上，将比应该形成凸点电极的厚度要厚的、构成凸点电极形成用掩模的光刻胶刻蚀成图形的步骤；和在电极焊区上电镀凸点电极形成用金属，形成比上述光刻胶的厚度要薄的垂直侧壁状的凸点电极的步骤。
因此，可以消除电镀时的多个凸点电极的相互影响，并可以大大提高形成凸点电极的成品率。
并且，本发明的又一个目的在于提供一种可以把凸点形状不良抑制到最小限度的上述本发明的半导体装置的测试方法。
为了达到上述目的，本发明的半导体装置的测试方法是在多个凸点电极之内，半导体衬底上使测试探针接触形成于最内部一侧的凸点电极上并进行电特性测试的方法。
在进行电特性测试之际，为了可靠地使凸点电极与测试探针接触，因此在测试探针接触凸点电极之后再加压。因而，测试探针就会向芯片的内侧方向移动。其中，在使测试探针接触外侧的凸点电极时，若其凸点已有缺失，则测试探针挤压内侧凸点电极凸点的底部，就有使内侧的凸点产生缺失的可能性。另外，在使测试探针接触外侧凸点电极时，若有什么事故发生凸点变形，则也存在由于上述的原因波及到内侧的凸点电极的情况。
本发明的半导体装置的测试方法采用使测试探针接触最内部一侧所形成的凸点电极而进行电特性测试的办法，所以即使在测试探针加压发生异常等情况下，也可以把因测试探针测试时的机械力造成的凸点形状不良抑制到最小限度。
通过下面的说明将充分理解本发明的其他的目的、特征和优点。另外，本发明的优点在下面参照附图的说明中将变得更清楚。
图1是表示本发明一实施例的半导体芯片中的凸点电极的构造和配置图。
图2(a)是表示已安装上述半导体芯片的液晶显示装置的半导体芯片安装部分的剖面图。
图2(b)是表示已进行2分割的凸点电极的一侧缺失时一例的剖面图。
图2(c)是表示已进行2分割的凸点电极的一侧的凸点电极高度低时的剖面图。
图3(a)和图3(b)是表示半导体芯片的保护膜构造的剖面图。
图4(a)是表示半导体芯片是2层金属构造时的层间绝缘膜的构造剖面图。
图4(b)是表示由层间绝缘膜而形成的台阶出现于凸点电极时的例子的剖面图。
图5(a)是表示以ACF法倒装安装上述半导体芯片的电路基板的半导体芯片安装部分的剖面图。
图5(b)是用导电胶倒装安装时的剖面图。
图6是表示已安装了上述半导体芯片的TCP的半导体芯片安装部分的剖面图。
图7(a)是表示上述凸点电极的连接面形状的平面图。
图7(b)是表示凸点电极的另一个连接面形状的平面图。
图7(c)是表示凸点电极的另一个连接面形状的平面图。
图7(d)是表示凸点电极的另一个连接面形状的平面图。
图8(a)是表示凸点电极的其它连接面形状的平面图。
图9(a)、图9(b)和图9(c)是表示电极焊区的形状和凸点电极又一个连接面形状的平面图。
图10是表示有3个凸点电极时的例子的剖面图。
图11(a)、图11(b)和图11(c)是表示半导体芯片制造工序的剖面图。
图12(a)和图12(b)是表示与图11(a)到图11(c)连续的制造工序。
图13(a)是表示以导电胶COG方式安装了现有半导体芯片的液晶显示装置的半导体芯片安装部分图。
图13(b)是已以ACF-COG方式安装时的剖面图。
图14是表示现有半导体芯片中的凸点电极构造和配置图。
按照图1到图12说明有关本发明的一实施例，说明如下。还有，在本实施例中，对以ACF-COG方式安装作为半导体装置的半导体芯片的液晶显示装置进行说明。
图2(a)是液晶显示装置的半导体芯片安装部分的剖面图。半导体芯片A的构成如下：在半导体衬底1上以下面的顺序层叠绝缘膜2、电极焊区3和具有开口部4a(参照图3(b))的保护膜4，并经由阻挡金属5，在比凸点电极6的外周小一些的上述开口部4a中形成凸点电极6。该凸点电极6由在半导体芯片A的内部一侧与边缘一侧进行了2分割的凸点电极6a和6b构成。
另一方面，液晶屏B由玻璃基板9、已在玻璃基板9上形成的导电图形10和保护膜11构成，半导体芯片A的电极焊区3通过凸点电极6a和6b用倒装键合的方法连接到导电图形10的输入输出端子上。
即，上述液晶显示装置通过把由粘合树脂7和导电粒子8组成的ACF夹入半导体芯片A和液晶屏B之间，经由导电粒子8把凸点电极6和导电图形10的输入输出端子连接起来而构成。
在这里，如图1的平面图所示，沿半导体芯片A的边线并排设置多个上述电极焊区3，电极焊区3的形状形成为使得电极焊区3的并排设置方向的宽度比与该并排设置方向的垂直方向的宽度要窄，约为1与2的比例。
另外，凸点电极6a和6b中的与上述液晶屏B的导电图形10的连接面互相为同一形状，在这里，形成为正方形。这时，凸点电极6a和6b的连接面分别成为测试探针可以测试的面积。
下面，对上述半导体芯片A的实施例进行说明。
如图1所示，在1个电极焊区3上已形成了具有进行2分割的凸点电极6a和6b的样品。这时，电极焊区3的并排设置方向的宽度为40μm，与该并排设置方向垂直的方向的宽度为75～80μm。凸点电极6a和6b被配置为，其面积为30μm×30μm的正方形，相互间分开5～10μm的间隔。
倘若如此，就可以以一般的晶片凸点电极方式形成上述样品的电极焊区3，特别是可以形成分割的凸点电极6a和6b而不成问题。
上述凸点电极6a和6b的连接面各做成了约30μm×30μm的大小，而这一大小是目前可以在晶片阶段的电特性测试用的探针(测试探针)进行良好接触的最小尺寸。另外，900μm2这样的面积(可以不是正方形)是目前3～5μm的导电粒子8(参照图2)装在凸点电极6a和6b上的足够面积，即使在凸点电极6缺少1个的情况下，也是可以充分保持连接的最小尺寸。
因此，人们可以确认，借助于分别把凸点电极6a和6b的连接面形成为约30μm×30μm的面积，可得到良好的连接性，并作为其结果提高了安装的可靠性。进而，通过上述的结构，可把电极焊区间距窄到50μm。
作为比较样品，除凸点电极的形状外，形成了与上述同样的凸点电极.比较样品的凸点电极做成为，其连接面是30μm×70μm的长方形，不进行电极分割。
若如此，则关于凸点电极形成后的电特性测试，在成品率等方面与比较样品没有差别。进而，在把晶片划成各个芯片之后的用眼观察检查中，没有同时看到分割了的2个凸点电极6a和6b成为形状异常的电极。
用1470芯片以ACF-COG方式把上述样品和比较样品分别安装到每个液晶屏上的结果，比较样品因凸点形状异常而发生了不良为1.02％，但有关本实施例的样品则没有发生不良，可以确认，通过把凸点电极做成2分割，能够消除由于凸点形成异常而发生的安装不良。
下面，按照图11和图12说明上述半导体芯片A的制造方法。
如图11(a)所示，首先，用例如CVD法在半导体衬底1上形成由SiO2等构成的绝缘膜2，在形成由Al或Al-Si等构成的厚度为0.5～1.1μm的电极焊区3之后，再形成由SiO2、SiN、或PSG(磷硅玻璃)等构成的保护膜4，厚度为0.5～1.0μm.然后，把保护膜4刻蚀成图形并设置开口部4a。
接着，如图11(b)所示，用溅射法或蒸镀法形成由Ti/W、Ti、Cr或Ni等构成的阻挡金属5，厚度为0.1～0.5μm。
然后，如图11(c)所示，在阻挡金属5上涂覆光刻胶14，厚度为5～30μm，比应形成的凸点电极6a和6b的厚度厚几μm～5μm，经过曝光和显影，只使应形成凸点电极6a和6b的部分开口。即，变成为在光刻胶14中形成2个开口部14a和14b。在这里，由于分割部分14c是用作对应形成的凸点电极6a和6b进行分离的部分，所以将图形刻蚀成，例如使凸点电极6a和6b之间的间隔成为几μm～10μm左右。还有，假定凸点电极6a和6b相互可以分离，则该分割部分14c可以刻蚀为比上述间隔要窄。
如图12(a)所示，对开口部分14a和14b镀Au，并形成凸点电极6a和6b。这时，理想的是Au镀层比光刻胶膜厚要薄，其侧壁形成垂直壁。
如图12(b)所示，在除去上述光刻胶14后，采用用蚀刻法除去阻挡金属5中的不需要部分的办法，仅仅使在与凸点电极6a和6b连接之处的阻挡金属5留下来。
对这样形成的晶片进行划片，并在形成上述的半导体芯片A之前，在晶片阶段就进行电特性测试。该测试方法中，如参照图2(a)，使测试探针接触在半导体衬底1上最内侧(离芯片边缘最远处)形成的凸点电极6a进行电特性测试。
在进行电特性测试时，为了可靠地使凸点电极与测试探针接触，在使测试探针接触凸点电极后再进行加压。因而测试探针被做成为向芯片的内侧方向移动。在这里，在使测试探针接触外侧凸点电极6b时，若该凸点有缺失，则测试探针推进到内侧的凸点底部，就有产生内凸点缺失的可能。并且，在使测试探针接触外侧凸点电极6b时，若由于有一点损坏而发生凸点变形时，根据上述的理由也有波及内侧凸点电极6a的情况。
本实施例的半导体装置的测试方法采用使测试探针接触形成于最内部一侧的凸点电极6a进行电特性测试的办法，在测试探针的加压下即使发生异常，也仅限于半导体衬底1的较内部一侧上形成因异常而产生凸点形状变形等的凸点电极6a，因而不可能有任何影响波及到外侧的凸点电极6b，所以可以把由于测试探针的测试时的机械力而造成的凸点形状不良抑制到最小限度。
如上所述，在本实施例的半导体衬底1上的各电极焊区3上形成凸点电极6a和6b而构成的半导体芯片A的制造方法包括：将比应形成的凸点电极6a和6b的厚度要厚的成为凸点电极形成用掩模的光刻胶14刻蚀成图形工序；和把凸点电极形成用金属电镀到各电极焊区3上，并形成比上述光刻胶14的厚度要薄的垂直壁状的凸点电极6a和6b的工序。
若采用上述的制造方法，则在对1个电极焊区3形成2个凸点电极6a和6b时，采用把凸点电极6a和6b做成垂直壁状的办法，就可以消除电镀时的多个(在这里为2个)凸点电极相互的影响，并可以大大提高凸点电极形成的成品率。与此相反，若涂覆光刻胶的膜厚比形成凸点电极薄，则形成伞形的凸点电极，在这种情况下，就存在多个凸点电极相互接触并互相影响的情况。因此，不能以良好成品率形成多个凸点电极，并存在产生与现有技术同样的问题。
并且，本实施例的半导体芯片A的结构如下：在半导体衬底1上并排设置多个电极焊区3，在各电极焊区3上形成已进行2分割的凸点电极6a和6b，并且该凸点电极6a和6b在对电极焊区3的并排设置方向为垂直方向上被配置成为一列。
若采用这一结构，如图2(b)和图2(c)所示，即使在凸点电极6b有缺失，或凸点电极6b的凸点高度明显较低的情况下，用凸点电极6a也可以保持半导体芯片A与液晶屏B之间的连接。在凸点电极6a上发生了不良情况下也同样，这时，通过凸点电极6b仍可保持与液晶屏B的连接。
如上所述，在本实施例中，即使在已分割的一个凸点电极中发生凸点缺失或显著的凸点高度间隙而引起连接不良的情况下，通过剩下的另一个凸点电极，仍可获得保持正常连接的安装构造。而且，关于已2分割的凸点电极6a和6b两者同时变成凸点形状异常的概率，比如说象先前已说过的那样，假定把不进行分割时的安装不良定为1.02％，则在输出数为240个芯片的情况下，在同一电极焊区上的已分割的2个凸点电极双方同时变成不良的概率为1.02×1.02×1/240＝0.4ppm，与不对凸点电极进行分割的情况比较，可以大幅度地降低安装时的不合格率。
进而，由于凸点电极6a和6b在对电极焊区3的并排设置方向为垂直的方向上被排成一列，所以可以把电极焊区3之间的间隔减到最小。于是，可以缩小电极焊区间距，因而可以使半导体芯片A微细化。
还有，由于电极焊区3的并排设置方向上的宽度相对于与该并排设置方向垂直的方向上的宽度较窄，故可以进一步减少电极焊区间距，可以缩小并排设置多个电极焊区3的集成电路芯片尺寸。其结果是可实现具有更多端子数的集成电路等的半导体芯片A。
进而，凸点电极6a和6b由于具有互相同一形状的连接面，所以可以降低电镀时的镀层厚度的偏差。
并且，由于凸点电极6a和6b的个数为2个，所以可把与电极焊区3的并排设置方向垂直的方向的宽度做成最小。其结果是，可使布线部分的占用面积尽可能缩小，可得到更小的半导体芯片A。
在这里，由于在把凸点电极6a和6b做成2个的情况下，使得电极焊区3的并排设置方向宽度和与该并排设置方向垂直的方向宽度大致为1对2之比例，所以可使电极焊区面积成为最小，可缩小芯片尺寸。
另外，由于凸点电极6a和6b的至少一个电极具有测试探针可以接触的面，所以获得探针的良好接触性。其结果，可以在晶片阶段进行电特性测试的器件测试，并能大大地降低组装成本。
还有，在本实施例中，当在电极焊区3上形成已分割的凸点电极6a和6b时，如图3(b)所示，虽然采用在保护膜4上形成1个开口部4a的办法，做成为在凸点电极6a和6b的分割部分中电极焊区3露出的结构，但是也可以做成示于图3(a)的结构。即，通过在保护膜4上形成与凸点电极6a和6b相同个数(这里为2个)的开口部4a1、4a2，在凸点电极6a和6b的分割部分上也形成保护膜4的结构，换句话说，做成在分割部分中电极焊区3中电极焊区3不露出的结构。
在这种情况下，由于已没有电极焊区3的剥出部分，所以在凸点形成工序中的刻蚀阻挡金属5时，可以防止电极焊区3熔解，也可防止在安装后电极焊区3受到腐蚀。因此，提高了连接可靠性。
在本实施例中，虽然电极焊区3做成了单层的构造，但电极焊区部分也可以做成由下层电极焊区3a、层间绝缘膜3b和上层电极焊区3c构成的多层金属构造(参照图4(a))。在这里，理想的是形成层间绝缘膜3b的开口尺寸要比凸点电极6的外围尺寸大，更理想的是形成比凸点电极6的外围尺寸大约上层电极焊区3c和保护膜4的总厚度T。例如，厚度T约为2μm。
采用这种结构，可以形成连接面平坦的凸点电极6a和6b，而层间绝缘膜3c的开口壁中的台阶差不会影响凸点电极6a和6b，可提高连接的可靠性。与此相反，如图4(b)所示，在层间绝缘膜3’的开口尺寸比凸点电极6’的外围尺寸小的情况下，起因于开口壁的台阶差就出现在凸点电极6a’和6b’的连接面上。另外，上层电极焊区3c’和保护膜4’的厚度也影响凸点电极6a’和6b’的连接面的形状。
还有，在本实施例中，虽然对以ACF-COG方式安装了半导体芯片A的液晶显示装置进行说明，但是也可以用胶状COG方式安装半导体芯片A。但是从简化制造工序和降低成本的观点来看，理想的是ACF-COG方式。
并且，本发明不仅运用于液晶显示装置，如图5(a)和图5(b)所示，也可适用于在印制电路板、陶瓷C基板等上，用ACF(粘合树脂7和导电粒子8)或导电胶12安装了半导体芯片A的电路基板。该基板C由基板21、已在基板21上形成的导电图形22和保护膜23构成，并通过凸点电极6a和6b采用倒装键合方法把半导体芯片A的电极焊区3连接到导电图形22的输入输出端子上。又如图6所示，还可以作为在载带D上安装了半导体芯片A的TCP。该载带D的构成如下：通过粘结剂32把导体图形31粘接形成于具有器件孔(device hole)的绝缘性膜33上，与上述导体图形31整体形成的导体引线31a延长突出到上述器件孔(device hole)中。在上述电路板和TCP的两种情况下，都可以得到与上述液晶显示装置同样的效果。
还有，在本实施例中，如图7(a)所示，虽然凸点电极6a和6b的连接面各自做成正方形，但是也可以做成长方形。而且，可以做成进行了切割的凸点电极41a和41b(参照图7(b))，使得凸点电极的每2个凸点角部对于凸点电极的分割部分变成对称；可以做成凸点电极42a和42b(参照图7(c))，使之削除凸点电极的每4个凸点角部，各个连接面形状变成为8角形；或者可以做成凸点电极43a和43b(参照图7(d))，使得其连接面成为圆形或椭圆形。
已2分割的凸点电极的形状，虽然也可以做成为相同的形状，但也可把在1个凸点电极上形成的凸点电极的连接面形状做成不同的形状，例如如图8所示，连接面也可以做成由四角形凸点电极44a和圆形连接面的凸点电极44b构成的凸点电极。
还有，在本实施例中，虽然电极焊区做成为长方形，但是，比如说在对凸点电极的凸点角部分进行切割变成了曲线状的凸点电极45a和45b的情况下，也可以做成为把焊区的角部做成以与上述同样的方式进行了切割的电极焊区45(参照图9(a))，或做成为把焊区的短边成为曲线状的电极焊区47(参照图9(c))。还有，在例如已把凸点电极的连接面做成为圆形的凸点电极46a和46b的情况下，倘若在电极焊区间距上存在裕量，则还可以做成以椭圆形形成的电极焊区46(参照图9(b))。
如上所述，凸点电极的连接面形状或电极焊区的形状，可以做成最适合于安装半导体芯片的对方一侧的导体图形或导体引线的形状，因此可以提高连接的可靠性。通过把连接面形状做成为适合对方一侧的形状，还可以谋求削减凸点电极材料。由于凸点电极材料使用高价的Au，所以削减材料涉及降低成本。
还有，在本实施例中，虽然把在1个电极焊区上的凸点电极的个数做成2个，但是，也可以做成3个以上(参照图10)。但是，例如在配置3个凸点电极48a、48b和48c的情况下，由于电极焊区48的面积必然也要增大，为了把在半导体芯片内的电极焊区占用面积做成最小，凸点电极的个数为2个是理想的。并且，如上所述，从发生不合格率的角度来说，凸点电极采用2分割是足够的。
在这里，如作为上述现有技术已说过的那样，以往虽然已经有把减轻发生热应力作为目的而对凸点电极进行4分割的结构，但是可以认为，在这样的情况下，进行4分割是把热应力的力的分散和实用性观点摆在优先位置。但是，特别是在本申请发明的液晶显示装置中，因为对于1个芯片的电流很微小，所以不必考虑热应力的产生。另外，在液晶显示装置中，微细化尤为重要，由于减窄布线间距非常重要，故对凸点电极进行2分割是更理想的结构。
如上所述，在本发明的半导体装置中，在半导体衬底上并排设置多个电极焊区，并在该电极焊区的每一个上形成多个凸点电极而构成的半导体装置中，其特征是，上述各电极焊区上的多个凸点电极在对上述电极焊区的并排设置方向为垂直的方向被配置成一列。即，上述多个凸点电极在各电极焊区中被配置成只形成单一的一列。
若采用上述的结构，由于对1个电极焊区把凸点电极分割为多个，所以与单一凸点电极的情况相比，凸点电极成为不合格的概率降低了。即，在单一凸点电极的情况下，若产生凸点缺失或与相邻的凸点电极之间发生显著的凸点高度间隙，在安装半导体装置时用单一凸点电极就变成为连接不良，而在多个凸点电极的情况下，即使例如多个之中有几个发生了凸点缺失或凸点高度间隙，若连接着至少1个凸点电极，就不会变成连接不良。因此，可以大幅度地降低半导体装置安装时的连接不合格率。其结果，可以提高凸点电极形成的成品率并提高连接的可靠性。
进而，由于把多个凸点电极在对电极焊区的并排设置方向为垂直的方向排列成一列，所以可以把电极焊区之间的间隔减少到最小。于是，可以减小电极焊区间距，所以能够缩小半导体装置。
在上述的结构中，上述电极焊区，理想的是使上述电极焊区的并排设置方向的宽度，比与该并排设置方向垂直的方向上的宽度窄。
因此，还可以进一步减少半导体衬底上的电极焊区间距，从而可缩小并排设置多个电极焊区的集成电路芯片的尺寸，作为结果，达到可以实现具有多个端子数的集成电路等的半导体装置的效果。
另外，除上述各结构之外，上述各电极焊区上的多个凸点电极，理想的是做成具有相同形状的结构。
因此，得到可以降低电镀时的镀层厚度偏差的效果。
另外，除上述各结构外，理想的是做成上述各电极焊区上的多个凸点电极的个数是2个的结构。
因此，除上述效果之外，还可以把与电极焊区的并排设置方向垂直的方向宽度做成最小。其结果，可把布线部分的占有面积尽可能地减小，得到可使半导体装置缩小的效果。
并且，在上述结构中，上述电极焊区中的、电极焊区的并排设置方向的宽度和与该并排设置方向垂直的方向的宽度，理想的是大致做成为1与2之比。
因此，在把各电极焊区上的凸点电极的个数设定为2个的情况下，就可以做成最小的电极焊区面积，得到可以缩小芯片尺寸的效果。
另外，除上述各结构之外，理想的是上述各电极焊区上的多个凸点电极之内的至少1个，做成具有测试探针可以连接的面。
因此，可以在晶片阶段进行器件测试，得到大大地削减组装成本的效果。
另外，除上述各结构之外，理想的是，还设有在上述电极焊区和多个凸点电极之间形成了开口部分的保护膜，并将该开口部分形成为与多个凸点电极个数相同的结构。
因此，与凸点电极的分割相对应保护膜的开口部分也进行分割，所以，消除了电极焊区的露出部分，不会发生凸点形成时的电极焊区熔解和安装之后的电极焊区腐蚀，从而得到提高连接可靠性的效果。
另外，除上述各结构之外，理想的是上述电极焊区是夹住层间绝缘膜的多层金属构造，并把上述层间绝缘膜的开口尺寸做成比上述多个凸点电极的外周尺寸大的结构。
因此，由于层间绝缘膜的开口部分而形成的台阶差的影响不出现在凸点电极的连接面上，可以形成具有平整的连接面的凸点电极，所以得到连接可靠性提高的效果。
本发明的液晶显示装置是采用倒装键合方法，把本发明的半导体装置连接到已形成于液晶屏上的导体图形的输入输出端子上的结构。
本发明的电路基板是采用倒装键合方法，把本发明的半导体装置连接到已形成于印制基板或陶瓷基板之类基板上的导体图形上的结构。
本发明的载带封装是，把上述半导体装置连接到与已在具有器件孔的绝缘性膜上所形成的导体图形形成一个整体并向上述器件上延伸突出的导体引线上的结构。因此，由于安装了上述半导体装置，所以可靠性高、且可以获得缩小的液晶显示装置、电路基板或TCP的效果。
本发明的半导体装置的制造方法具有：在已形成电极焊区的半导体衬底上，将比应形成凸点电极的厚度厚的、成为凸点电极形成用掩模的光刻胶刻蚀成图形的工序；和在电极焊区上电镀凸点电极形成用金属，并形成比上述光刻胶的厚度薄的垂直壁状的凸点电极的工序。
因此，可以消除电镀时的多个凸点电极相互间的影响，可以达到大大改善凸点电极形成的成品率的效果。
本发明的半导体装置的测试方法是，在多个凸点电极之内使测试探针接触形成于半导体衬底上最内侧的凸点电极上进行电特性测试的方法。
因此，即使在对测试探针的加压发生异常等情况下，也可以起到把测试探针测试时的机械力造成的凸点形状不良抑制到最小限度的效果。
在发明的详细地说明过的各项中所述的具体实施方式的实施例，始终是使本发明的技术内容变得明确，所以不应认为仅限于这样的具体实施例而作狭义地解释，而是在本发明的构思和下面记载的权利要求书的范围内，可以作出种种变更来加以实施。

Claims (19)

1、一种半导体装置，其特征是包括：
半导体衬底；
在上述半导体衬底上并排设置的多个电极焊区；以及
在上述多个电极焊区上分别设置的多个凸点电极，
上述各电极焊区上的多个凸点电极在对上述电极焊区的并排设置方向为垂直的方向上被配置成一列。
2、根据权利要求1所述的半导体装置，其特征是，上述电极焊区的并排设置方向的宽度比与该并排设置方向垂直的方向上的宽度要窄。
3、根据权利要求1所述的半导体装置，其特征是，上述各电极焊区上的多个凸点电极具有形状相同的连接面。
4、根据权利要求1所述的半导体装置，其特征是，上述各电极焊区上的多个凸点电极的个数是2个。
5、根据权利要求4所述的半导体装置，其特征是，在上述电极焊区中的电极焊区的并排设置方向上的宽度和与该并排设置方向垂直的方向上的宽度大致上是1对2的比例。
6、根据权利要求1所述的半导体装置，其特征是，焊区上的多个凸点电极之中的至少1个具有测试探针可以连接的面。
7、根据权利要求1所述的半导体装置，其特征是，在上述电极焊区上的凸点电极之间设有防止露出电极焊区的保护膜。
8、根据权利要求1所述的半导体装置，其特征是，在上述各电极焊区和多个凸点电极之间具有已形成开口部分的保护膜，将该开口部分形成为与多个凸点电极个数相同。
9、根据权利要求1所述的半导体装置，其特征是，上述电极焊区是夹住层间绝缘膜的多层金属构造，将上述层间绝缘膜的开口尺寸形成为比上述多个凸点电极的外周尺寸大。
10、根据权利要求8所述的半导体装置，其特征是，上述电极焊区是夹住层间绝缘膜的多层金属构造，将上述层间绝缘膜的开口尺寸形成为比上述多个凸点电极的外周尺寸大。
11、根据权利要求10所述的半导体装置，其特征是，将上述层间绝缘膜的开口尺寸形成为比上述多个凸点电极的外围尺寸大上层电极焊区和保护膜的厚度。
12、一种液晶显示装置，其特征是包括：
液晶屏，和
采用倒装键合法连接到已形成于上述液晶屏上的导体图形的输入输出端子上的半导体装置，
上述半导体装置包括：半导体衬底；
在上述半导体衬底上并排设置的多个电极焊区；和
在上述多个电极焊区上分别设置的多个凸点电极，
上述各电极焊区上的多个凸点电极在对上述电极焊区的并排设置方向为垂直方向上被配置成一列。
13、一种电路基板，其特征是包括：
基板；和
采用倒装键合法连接到已在上述基板上形成的导体图形上的半导体装置，
上述半导体装置包括：半导体衬底；
在上述半导体衬底上并排设置的多个电极焊区；和
在上述多个电极焊区上分别设置的多个凸点电极，
上述各电极焊区上的多个凸点电极在对上述电极焊区的并排设置方向为垂直方向上被配置成一列。
14、根据权利要求13所述的电路基板，其特征是，上述基板是印制电路基板。
15、根据权利要求13所述的电路基板，其特征是，上述基板是陶瓷基板。
16、一种载带封装，其特征是包括：
具有器件孔的绝缘性膜；和
与在上述绝缘性膜上形成的导体图形一体地形成并连接到向上述器件孔延伸突出的导体引线上的半导体装置，
上述半导体装置包括：半导体衬底；
在上述半导体衬底上并排设置的多个电极焊区；和
在上述多个电极焊区上分别设置的多个凸点电极，
上述各电极焊区上的多个凸点电极在对上述电极焊区的并排设置方向为垂直方向上被配置为一列。
17、一种如权利要求1所述的半导体装置的制造方法，其特征是包括：
在已形成电极焊区的半导体衬底上将比应形成的凸点电极的厚度厚的、成为凸点电极用掩模的光刻胶刻蚀成图形的步骤；
把凸点电极形成用的金属电镀到电极焊区上以形成比上述光刻胶的厚度薄的厚度的垂直壁状的凸点电极的步骤。
18、一种如权利要求1所述的半导体装置的测试方法，包括：
使测试探针接触到上述多个凸点电极中的在半导体衬底上最内部一侧形成的凸点电极上进行电特性测试的步骤。
19、一种如权利要求1所述的半导体装置的测试方法，包括：
使测试探针接触到上述多个凸点电极中的1个凸点电极上进行电特性测试的步骤。
CN98104274A 1997-01-20 1998-01-19 半导体装置及其制造方法和其测试方法 Expired - Fee Related CN1114946C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9008047A JPH10209210A (ja) 1997-01-20 1997-01-20 半導体装置及びその製造方法並びにその検査方法
JP8047/97 1997-01-20
JP8047/1997 1997-01-20

Publications (2)

Publication Number Publication Date
CN1189691A CN1189691A (zh) 1998-08-05
CN1114946C true CN1114946C (zh) 2003-07-16

Family

ID=11682436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98104274A Expired - Fee Related CN1114946C (zh) 1997-01-20 1998-01-19 半导体装置及其制造方法和其测试方法

Country Status (5)

Country Link
US (3) US6525422B1 (zh)
JP (1) JPH10209210A (zh)
KR (1) KR100260344B1 (zh)
CN (1) CN1114946C (zh)
TW (1) TW370695B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209210A (ja) 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
JP3700563B2 (ja) * 2000-09-04 2005-09-28 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6698077B2 (en) * 2000-12-27 2004-03-02 International Business Machines Corporation Display fabrication using modular active devices
JP3711341B2 (ja) 2001-04-27 2005-11-02 沖電気工業株式会社 半導体装置
JP3681670B2 (ja) * 2001-09-25 2005-08-10 シャープ株式会社 半導体集積回路の製造装置および製造方法
US7259043B2 (en) * 2002-05-14 2007-08-21 Texas Instruments Incorporated Circular test pads on scribe street area
JP3969295B2 (ja) * 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
JP3891133B2 (ja) * 2003-03-26 2007-03-14 セイコーエプソン株式会社 電子部品の製造方法および電子部品の実装方法
JP2004303861A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置およびその製造方法
TWI229436B (en) * 2003-07-10 2005-03-11 Advanced Semiconductor Eng Wafer structure and bumping process
JP2005096553A (ja) * 2003-09-24 2005-04-14 Advics:Kk スピードメータ制御システムおよびスピードメータ制御方法
JP4620401B2 (ja) * 2004-07-21 2011-01-26 三菱電機株式会社 半導体レーザ素子
JP2006189484A (ja) * 2004-12-28 2006-07-20 Toshiba Matsushita Display Technology Co Ltd 配線構造及び部品実装構造
JP4817892B2 (ja) * 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
EP1750176A3 (en) * 2005-08-03 2011-04-20 JSR Corporation Positive-type radiation-sensitive resin composition for producing a metal-plating formed material, transcription film and production method of a metal-plating formed material
KR20080037681A (ko) * 2005-08-23 2008-04-30 로무 가부시키가이샤 반도체 칩 및 그 제조 방법 및 반도체 장치
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
JP4295767B2 (ja) * 2006-01-10 2009-07-15 日本特殊陶業株式会社 コンデンサ
US7541221B2 (en) * 2006-02-04 2009-06-02 Stats Chippac Ltd. Integrated circuit package system with leadfinger support
TWI307132B (en) * 2006-03-24 2009-03-01 Via Tech Inc Chip package and fabricating method thereof
JP4846506B2 (ja) * 2006-10-10 2011-12-28 株式会社フジクラ 発光装置およびその製造方法
US7851767B2 (en) * 2007-03-21 2010-12-14 Advanced Ion Beam Technology, Inc. Beam control assembly for ribbon beam of ions for ion implantation
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
CN101779525B (zh) 2007-08-10 2012-06-27 夏普株式会社 配线基板和液晶显示装置
KR20090067744A (ko) 2007-12-21 2009-06-25 엘지전자 주식회사 연성 필름
US20090189298A1 (en) * 2008-01-28 2009-07-30 Fu-Chung Wu Bonding pad structure and debug method thereof
CN102057482B (zh) * 2008-06-25 2013-05-29 夏普株式会社 配线基板和液晶显示装置
KR101485105B1 (ko) * 2008-07-15 2015-01-23 삼성전자주식회사 반도체 패키지
US8618678B2 (en) * 2008-11-05 2013-12-31 Himax Technologies Limited Chip structure and chip package structure
JP5316261B2 (ja) * 2009-06-30 2013-10-16 富士通株式会社 マルチチップモジュールおよびプリント基板ユニット並びに電子機器
JP5541772B2 (ja) * 2009-10-08 2014-07-09 三菱電機株式会社 電極構造
US8603909B2 (en) * 2009-11-05 2013-12-10 Globalfoundries Singapore Pte. Ltd. Integrated circuit packaging system with core region and bond pad and method of manufacture thereof
US20110291264A1 (en) * 2010-06-01 2011-12-01 Daesik Choi Integrated circuit packaging system with posts and method of manufacture thereof
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
KR101197092B1 (ko) 2011-11-24 2012-11-07 삼성전자주식회사 발광소자 패키지 및 상기 발광소자 패키지의 제조 방법
JP5647652B2 (ja) 2012-08-27 2015-01-07 ヤマハ発動機株式会社 半導体部品用実装装置
KR101735983B1 (ko) * 2013-03-07 2017-05-15 스미또모 베이크라이트 가부시키가이샤 접착 필름, 다이싱 시트 일체형 접착 필름, 백그라인드 테이프 일체형 접착 필름, 백그라인드 테이프 겸 다이싱 시트 일체형 접착 필름, 적층체, 적층체의 경화물, 및 반도체 장치, 그리고 반도체 장치의 제조 방법
KR101513642B1 (ko) 2013-08-21 2015-04-20 엘지전자 주식회사 반도체 디바이스
JP6759578B2 (ja) * 2014-12-22 2020-09-23 デクセリアルズ株式会社 異方導電性フィルム及び接続構造体
KR102248876B1 (ko) * 2014-12-24 2021-05-07 엘지디스플레이 주식회사 표시장치 어레이 기판 및 표시장치
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
CN106610564B (zh) * 2015-10-26 2019-12-31 中芯国际集成电路制造(上海)有限公司 曝光工艺的检验方法、检验系统及测试掩膜板
KR102549580B1 (ko) * 2016-06-14 2023-06-29 (주)와이솔 플립 칩
KR102638304B1 (ko) * 2016-08-02 2024-02-20 삼성디스플레이 주식회사 표시장치
CN111938635A (zh) * 2020-08-10 2020-11-17 中国科学院上海微系统与信息技术研究所 脑电极后端连接用凸点、测试板的制备方法及测试结构

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5883159A (ja) 1981-11-11 1983-05-18 松下電器産業株式会社 空気調和機の冷凍サイクル装置
DE3343367A1 (de) * 1983-11-30 1985-06-05 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement mit hoeckerartigen, metallischen anschlusskontakten und mehrlagenverdrahtung
JPH0682672B2 (ja) * 1984-04-23 1994-10-19 沖電気工業株式会社 半導体装置
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH01120040A (ja) * 1987-11-02 1989-05-12 Seiko Epson Corp 半導体装置
JPH01205543A (ja) 1988-02-12 1989-08-17 Fujitsu Ltd フリップチップ接合用ｌｓｉ素子チップ
US5016082A (en) * 1988-09-16 1991-05-14 Delco Electronics Corporation Integrated circuit interconnect design
JPH02110948A (ja) 1988-10-19 1990-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその実装方法
JPH03141654A (ja) 1989-10-27 1991-06-17 Oki Electric Ind Co Ltd フリップチップ素子の実装方法
JPH03155636A (ja) 1989-11-14 1991-07-03 Seiko Epson Corp 半導体装置
JP2936680B2 (ja) 1990-09-12 1999-08-23 富士通株式会社 半導体装置の製造方法
KR920022482A (ko) * 1991-05-09 1992-12-19 가나이 쯔도무 전자부품 탑재모듈
JPH0513418A (ja) 1991-07-04 1993-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3116469B2 (ja) 1991-11-01 2000-12-11 セイコーエプソン株式会社 バンプ型電極の形成方法及び半導体装置の製造方法
JP2606070B2 (ja) 1993-04-28 1997-04-30 日本電気株式会社 半導体装置及びその製造方法
JPH06333931A (ja) 1993-05-20 1994-12-02 Nippondenso Co Ltd 半導体装置における微細電極の製造方法
JP3184014B2 (ja) * 1993-07-26 2001-07-09 株式会社東芝 半導体装置
JPH0758112A (ja) 1993-08-20 1995-03-03 Rohm Co Ltd 半導体装置
JPH07307410A (ja) * 1994-05-16 1995-11-21 Hitachi Ltd 半導体装置
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
KR100206866B1 (ko) * 1995-10-19 1999-07-01 구본준 반도체 장치
JPH10209210A (ja) 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法

Also Published As

Publication number Publication date
US20030067072A1 (en) 2003-04-10
US6933607B2 (en) 2005-08-23
US6525422B1 (en) 2003-02-25
JPH10209210A (ja) 1998-08-07
US20030062623A1 (en) 2003-04-03
US7005741B2 (en) 2006-02-28
KR100260344B1 (ko) 2000-07-01
TW370695B (en) 1999-09-21
CN1189691A (zh) 1998-08-05
KR19980070170A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
CN1114946C (zh) 半导体装置及其制造方法和其测试方法
CN1256761C (zh) 接触构件及其生产方法以及采用该接触构件的探针接触组件
CN101076883A (zh) 制造互连元件的结构和方法，包括互连元件的多层线路板
CN1224305C (zh) 半导体器件用多层电路基板的制造方法
CN1199268C (zh) 半导体装置及其制造方法
US7554126B2 (en) Semiconductor light-emitting element, manufacturing method and mounting method of the same and light-emitting device
CN1291628C (zh) 布线板
CN1499595A (zh) 半导体装置及其制造方法
EP1450400A1 (en) Module part
CN1921108A (zh) 半导体封装及其制造方法
CN101065842A (zh) 电子元器件及其制造方法
EP1804303A2 (en) Semiconductor light emitting device and manufacturing method of the same
CN1283002C (zh) 连接端子及其制造方法以及半导体装置及其制造方法
CN1637963A (zh) 线圈和叠层线圈导体及其制法和使用它们的电子元器件
CN1350325A (zh) 接触构件及其生产方法以及采用该接触构件的探针接触组件
CN101080958A (zh) 部件内置模块及其制造方法
CN1201253A (zh) 半导体集成电路器件
CN1311528A (zh) 半导体器件及其制造方法、电路板和电子装置
CN1233205C (zh) 电路装置的制造方法
CN1348205A (zh) 电路装置的制造方法
CN1521842A (zh) 电子部件的安装体及其制造方法
CN1763933A (zh) 印刷电路板与引入其的电路单元
CN1175480C (zh) 半导体装置及其制造方法
CN1333562A (zh) 半导体模块及其制造方法
CN1369912A (zh) 半导体集成电路及其制备方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030716

Termination date: 20160119

EXPY Termination of patent right or utility model