CN1333562A - 半导体模块及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 139
- 238000000034 method Methods 0.000 title claims description 55
- 239000011347 resin Substances 0.000 claims abstract description 75
- 229920005989 resin Polymers 0.000 claims abstract description 75
- 239000010953 base metal Substances 0.000 claims abstract description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 302
- 238000009413 insulation Methods 0.000 claims description 177
- 229910052759 nickel Inorganic materials 0.000 claims description 151
- 239000002184 metal Substances 0.000 claims description 130
- 229910052751 metal Inorganic materials 0.000 claims description 130
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 25
- 229910052802 copper Inorganic materials 0.000 claims description 25
- 239000010949 copper Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 3
- 229910000679 solder Inorganic materials 0.000 claims description 3
- 239000010935 stainless steel Substances 0.000 claims description 3
- 229910001220 stainless steel Inorganic materials 0.000 claims description 3
- 230000008595 infiltration Effects 0.000 claims description 2
- 238000001764 infiltration Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000000465 moulding Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 253
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 229910000906 Bronze Inorganic materials 0.000 description 19
- 239000002253 acid Substances 0.000 description 19
- 229910045601 alloy Inorganic materials 0.000 description 19
- 239000000956 alloy Substances 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- 239000011241 protective layer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000007789 sealing Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
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- H05K3/28—Applying non-metallic protective coatings
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/181—Encapsulation
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- H01L2924/19101—Disposition of discrete passive components
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- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
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- Y10T29/49002—Electrical device making
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- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
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Abstract
为了制造半导体模块,在金属表面上方的镍基金属膜上形成电绝缘层和导电层,通过安排在电元件和导电层之间的导电连接点使导电层与电元件电连接,用模制树脂覆盖至少一部分的电元件和至少一部分的导电连接点,和接着,从金属表面移去镍基金属膜,使得镍基金属膜,电绝缘层,导电层,导电连接点和模制树脂的组合与金属表面分开。
Description
技术领域
本发明涉及半导体模块及其制造方法。
背景技术
在已有技术的半导体模块中,将导电层,电绝缘层和与电绝缘层电连接的电元件安装在刚性(大厚度)基片上。
发明内容
本发明的目的是提供一种半导体模块,使它的厚度减到最小,而又能有效地屏蔽半导体模块使它不受磁和/或电噪声的影响,及其制造方法。
根据本发明,半导体模块包含,至少一个包括半导体芯片的电元件,与电元件电连接的导电层,分布于电元件和导电层之间的导电连接点以便将电元件和导电层彼此电连接,模制树脂,它至少部分地覆盖电元件和导电连接点,和电绝缘层,它至少部分地与和与导电层接触。
因为电元件安装在导电层和电绝缘层上没有大厚度的基片,所以能够使半导体模块的厚度减到最小。
如果导电层包括在导电层厚度方向上彼此相对的前表面和后表面,则前表面面对电元件(任何中间物件,例如,另导电层,电绝缘层,模制树脂,导电连接点等可以安排在前表面和电元件之间,使得前表面通过它们面对电元件),后表面不面对电元件,后表面上的镍浓度高于前表面上的镍浓度,当从导电层到导电连接点的镍扩散被抑制时有高镍浓度的后表面能够有效地屏蔽电元件使它不受磁噪声的影响。
如果导电层包括镍基金属第1层,和铜基金属第2层至少部分地在第1层和与第1层连接的电元件之间延伸,当从导电层到导电连接点的镍扩散被抑制时第1层能够有效地屏蔽电元件使它不受磁噪声的影响。当将电绝缘层和第2层的一部分在与导电层的厚度方向垂直的方向上并列,使得不面对电元件的电绝缘层的表面和第2层的这部分表面都沿着共同的平面延伸时,第1层能够在共同的平面上延伸。当第1层能够沿着共同的平面在电绝缘层的表面上延伸时,用于有效地屏蔽电元件的第1层能够在第2层和电绝缘层两者上方延伸。当不面对电元件的第1层的表面在电元件和不面对电元件的电绝缘层的表面之间沿着电绝缘层的厚度方向延伸时,第1层的表面受到电绝缘层的表面的可靠保护。对于半导体模块来说,优先的是,有与不面对电元件的第1层的表面接触的焊料,使得第1层的这个表面受到焊料的保护。
如果镍基金属膜在不面对电元件的电绝缘层的表面上延伸,则当到导电连接点的镍扩散被抑制时镍基金属膜能够有效地屏蔽电元件使它不受磁噪声的影响。
与导电层电连接的和/或可磁渗透的金属膜可以在不面对电元件的电绝缘层的表面上延伸。半导体模块可以包含多个电元件,这些电元件包括半导体芯片,和至少晶体管,二极管,电阻,电感,电容,晶体振荡器,滤波器,平衡不平衡变换器,天线,电路模块和接口连接器之一。
根据本发明,用于制造半导体模块的方法包含下列步骤:制备基片,该基片包括镀有镍基金属以便在金属表面上形成镍基金属膜的金属表面,在镍基金属膜上形成电绝缘层和导电层,通过安排在电元件和导电层之间的导电连接点使导电层与电元件电连接,用模制树脂覆盖至少一部分的电元件和至少一部分的导电连接点,和接着,从金属表面移去镍基金属膜,使得镍基金属膜,电绝缘层,导电层,导电连接和模制树脂的组合与金属表面分开。
因为金属表面镀有镍基(镍或镍基合金)金属,所以能够容易地和可靠地使镍基金属膜,电绝缘层,导电层,导电连接点和模制树脂的组合在镍基金属和金属表面之间的边界上与金属表面分开。
在形成电绝缘层和导电层的步骤中,为了容易形成导电层的想要的图案,优先的是,在镍基金属膜上形成导电层前,在镍基金属膜的一部分上形成电绝缘层,接着,用一种导电材料镀在镍基金属膜的不安置电绝缘层的另一部分上,以便当在镍基金属膜上加上电能用导电材料电镀镍基金属膜时在镍基金属膜上形成导电层。
在形成电绝缘层和导电层的步骤中,为了容易在电绝缘层上延伸的导电层上形成想要的图案,优先的是,在镍基金属膜上形成导电层前,在镍基金属膜的一部分上形成电绝缘层,通过溅射在电绝缘层和镍基金属膜的不安置电绝缘层的另一部分上形成金属膜(例如,铜-铬基合金,铜,铜基合金等的金属膜),用导电材料电镀金属膜,以便当在金属膜上加上电能用导电材料电镀金属膜时在金属膜上形成导电层。
为了容易和可靠地从金属表面移去镍基金属,优先的是,镍基金属膜的厚度为5-20μm。
为了保护镍基金属膜,优先的是,在从镍基金属膜的表面移去金属表面曝露出镍基金属膜的表面后,在镍基金属膜的表面的至少一部分上形成另电绝缘层。
为了在镍基金属膜上形成想要的图案,优先的是,在从镍基金属膜的表面移去金属表面曝露出镍基金属膜的表面后,从该组合移去镍基金属膜的至少一部分。如果镍基金属膜的另部分保留在导电层的一部分上并与导电层的一部分电连接,而在从该组合移去镍基金属膜的一部分后,镍基金属膜的另一部分延伸到电绝缘层的一部分上,镍基金属膜保护导电层和电绝缘层之间的边界。
为了可靠地保护镍基金属膜的表面,优先的是,在镍基金属膜的至少一部分上加热熔化焊料然后使其冷却并被加工处理,以便在从镍基金属膜的表面移去金属表面曝露出镍基金属膜的表面后,将焊料固定在镍基金属膜的至少一部分上。
为了当容易形成有足够厚度的镍基金属膜时容易和可靠地使镍基金属膜与金属表面分开,优先的是,金属表面是不锈钢表面。
为了防止镍基金属膜的粉末被刮下来,优先的是,在从金属表面移去镍基金属膜后,沿着一条不让镍基金属膜被安置于其上的线移去电绝缘层和导电层中的至少的一部分。
附图说明
图1是表示本发明的半导体模块的第1实施例的截面图。
图2是表示本发明的半导体模块的第2实施例的截面图。
图3是表示本发明的半导体模块的第3实施例的截面图。
图4是表示本发明的半导体模块的第4实施例的截面图。
图5a是表示本发明的半导体模块的第5实施例的前视图。
图5b是表示本发明的半导体模块的第5实施例的反转视图。
图5c是表示本发明的半导体模块的第5实施例的截面概略图。
图6a是表示本发明的半导体模块的第6实施例的前视图。
图6b是表示本发明的半导体模块的第6实施例的截面概略图。
图7a是表示本发明的半导体模块的第7实施例的前视图。
图7b是表示本发明的半导体模块的第7实施例的截面概略图。
图8a是表示本发明的半导体模块的第8实施例的前视图。
图8b是表示本发明的半导体模块的第8实施例的截面概略图。
图9是表示本发明的半导体模块的第9实施例的截面概略图。
图10a是表示本发明的半导体模块的第10实施例的前视图。
图10b是表示本发明的半导体模块的第10实施例的截面概略图。
图11是表示本发明的半导体模块的第11实施例的截面概略图。
图12a-12e是表示本发明的半导体模块的经过修改的第11实施例的概略反转视图。
图13包括表示本发明的半导体模块制造方法的制造过程的概略的侧视图。
图14包括表示本发明的半导体模块制造方法的制造过程的概略的侧视图。
图15是表示镍镀层厚度,镍镀层的裂缝和不锈钢镀层弯曲之间的关系的表。
图16是表示在临时基片上的镍镀层的概略视图。
图17包括表示本发明的半导体模块制造方法的制造过程的概略的侧视图。
图18包括表示本发明的半导体模块制造方法的制造过程的概略的侧视图。
图19包括表示本发明的半导体模块制造方法的制造过程的概略的侧视图。
具体实施方式
(半导体模块的第1实施例)
半导体模块1A有,如图1所示,第1导电(金属)层1,第1电绝缘层2,第2导电(金属)层3,导电连接3a,它使第1和第2导电层1和3彼此电连接起来,第2电绝缘层4,半导体(IC或LSI)芯片5,电路元件6,第1导电连接点7,它使第2导电层3和半导体芯片5彼此电连接起来,第2导电连接点8,它使第2导电层3和电路元件6彼此电连接起来,整体延伸的模制树脂9,它覆盖了半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8以便实现密封,镍(或金属)层10,它在第1导电层1的一部分表面上延伸,树脂保护层11,它覆盖第1导电层这部分表面之外的表面区域,和外部端子12(优先地由焊料形成),它与镍层10接触以便正确地形成在镍层10上的外部端子12。通过外部端子12使半导体模块1A与电器件(例如,印刷电路板)连接起来。
用铜或铜合金,例如,在抗腐蚀和/或粘接特性方面很优越的铜-镍型合金或铜-镍-银型合金形成第1和第2导电层1和3与导电连接3a。导电连接3a通过第1电绝缘层2的第1开孔2a延伸使第1和第2导电层1和3彼此电连接起来。第1和第2导电连接点7和8通过第2电绝缘层4的第2开孔4a延伸使第2导电层3与半导体芯片5和电路元件6电连接起来。
第1和第2电绝缘层2和4和树脂保护层11是由电绝缘树脂,例如,光敏电绝缘树脂形成的。
通过对具有半导体芯片5的硅晶片进行机械研磨和/或化学抛光可以减小半导体芯片5的厚度。分别在半导体芯片5的输入和输出焊盘上保持金突起的第1导电连接点7。
电路元件6可以包括晶体管,二极管,电阻,电感,电容,晶体振荡器,滤波器,平衡不平衡变换器,天线,电路模块(例如,VCO,PLL或电源调节器),和/或接口连接器。
第2导电连接点8可以是导电膏,各向异性的导电粘合剂或焊料。
因为在半导体模块1A中,第1和第2导电层1和3与第1和第2电绝缘层2和4支持着半导体芯片5和电路元件6,所以半导体模块1A的厚度可以很小。因为第1和第2导电层1和3是由电镀工艺形成的,第1和第2导电层1和3可以有精细的分布。因为第1和第2导电层1和3是在半导体模块1A的厚度方向上重叠起来的,所以可以减小第1和第2导电层1和3的从半导体模块1A的厚度方向观看时的面积。
(半导体模块的第2实施例)
半导体模块1B有,如图2所示,第1电绝缘层13,第1导电(金属)层1,第2电绝缘层14,第2导电(金属)层3,导电连接3a,它使第1和第2导电层1和3彼此电连接起来,第3电绝缘层15,半导体(IC或LSI)芯片5,电路元件6,第1导电连接点7,它使第2导电层3和半导体芯片5彼此电连接起来,第2导电连接点8,它使第2导电层3和电路元件6彼此电连接起来,整体延伸的模制树脂9,它覆盖了半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8以便实现密封,镍(或金属)层10,它在第1导电层1的表面的一部分上延伸,树脂保护层11,它覆盖第1电绝缘层13和第1导电层1该部分表面之外的表面区域,和外部端子12(优先地由焊料形成),它们与镍层10接触以便正确地在镍层10上形成外部端子12。
导电连接3a通过第2电绝缘层14的第1开孔14a延伸使第1和第2导电层1和3彼此电连接起来。第1和第2导电连接点7和8通过第3电绝缘层15的第2开孔15a延伸使第2导电层3与半导体芯片5和电路元件6电连接起来。
形成第1电绝缘层13的电绝缘树脂可以不同于形成第2和第3电绝缘层14和15的电绝缘树脂,或者与形成第2和第3电绝缘层14和15的电绝缘树脂相同。第1电绝缘层13和第1导电层1的部分表面沿着共同的平面延伸,如第1导电层1和第1电绝缘层2的部分表面沿着共同的平面延伸一样。
(半导体模块的第3实施例)
半导体模块1C有,如图3所示,导电(金属)层16,电绝缘层17,半导体(IC或LSI)芯片5,电路元件6,第1导电连接点7,它使导电层16和半导体芯片5彼此电连接起来,第2导电连接点8,它使导电层16和电路元件6彼此电连接起来,整体延伸的模制树脂9,它覆盖了半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8以便实现密封,镍(或金属)层10,它在导电层16的一部分表面上延伸,树脂保护层11,它覆盖导电层16这部分表面之外的表面区域,和外部端子12(优先地由焊料形成),它们与镍层10接触以便正确地在镍层10上形成外部端子12。
第1和第2导电连接点7和8通过电绝缘层17的开孔17a延伸使导电层16与半导体芯片5和电路元件6电连接起来。电绝缘层17和导电层16的部分表面沿着共同的平面延伸。
(半导体模块的第4实施例)
半导体模块1D有,如图4所示,第1电绝缘层13,导电(金属)层16,第2电绝缘层17,半导体(IC或LSI)芯片5,电路元件6,第1导电连接点7,它使导电层16和半导体芯片5彼此电连接起来,第2导电连接点8,它使导电层16和电路元件6彼此电连接起来,整体延伸的模制树脂9,它覆盖半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8以便实现密封,镍(或金属)层10,它在导电层16的表面的一部分上延伸,树脂保护层11,它覆盖电绝缘层13和导电层16这部分表面之外的表面区域,和外部端子12(优先地由焊料形成),它们与镍层10接触以便正确地在镍层10上形成外部端子12。
形成第1电绝缘层13的电绝缘树脂可以不同于形成第2电绝缘层16电绝缘树脂,或者与形成第2电绝缘层16的电绝缘树脂相同。第1电绝缘层13和导电层16的部分表面沿着共同的平面延伸。第1和第2导电连接点7和8通过第2电绝缘层17的开孔17a延伸使导电层16与半导体芯片5和电路元件6电连接起来。
(半导体模块的第5实施例)
半导体模块1E可以有,如图5a-5c所示,半导体芯片5和8个电路元件6。
(半导体模块的第6实施例)
半导体模块1F可以有,如图6a,6b所示,半导体芯片5,8个电路元件6,有一个端子的接口连接器21和另有32个端子的接口连接器22。
(半导体模块的第7实施例)
半导体模块1G可以有,如图7a,7b所示,半导体芯片5,8个电路元件6,另一个有32个端子的接口连接器22,和芯片天线23。
(半导体模块的第8实施例)
半导体模块1H可以有,如图8a,8b所示,半导体芯片5,8个电路元件6,另一个有32个端子的接口连接器22,和F型平面天线(电感和电容线)24,它们分别沿着第1和第2导电层1和3分别在其上延伸的平面延伸。
(半导体模块的第9实施例)
半导体模块1I可以有,如图9所示,在模制树脂9上的金属涂膜25,用于屏蔽半导体芯片5和8个电路元件6使它们不受高频噪声的影响。
(半导体模块的第10实施例)
半导体模块1J可以有,如图10a,10b所示,在模制树脂9和保护层11上的金属涂膜25,用于屏蔽半导体芯片5和8个电路元件6使它们不受高频噪声的影响。
如果半导体模块包括天线23或24,则要不让金属涂膜25覆盖天线23或24。
(半导体模块的第11实施例)
如图11和12a所示,在半导体模块1K中,镍(或金属)层10可以在导电层13的多个表面部分上在沿着共同的平面延伸的导电连接1a上延伸,以便增大能够与外部端子12接触的镍层10的导电面积。导电连接1a通过电绝缘层13的开孔13a延伸使导电层1通过镍层10与和镍层10接触的外部端子12电连接起来。如图12b-12e所示,镍(或金属)层10a可以在导电层13该部分表面之外的表面区域上延伸,同时不让镍层10a与导电连接1a电连接起来。
如果不让镍层10a至少部分地延伸到电绝缘层13的外周边,则如图12c-12e所示,禁止了通过镍层10a在彼此相邻的半导体模块之间的电连接。如果半导体模块包括天线23或24,则要防止镍层10a覆盖天线23或24。镍层10a屏蔽半导体芯片5和电路元件6使它们不受高频噪声的影响。
(半导体模块制造方法的第1实施例)
半导体模块制造方法的过程如图13和14所示。在第一步,如图13的部分(a)所示,用镍或镍基合金电镀不锈钢的临时的或可移动的基片32,在厚度为0.3mm的临时基片32上形成厚度为10μm的镍层31。
接着,如图13的部分(b)所示,通过用光刻胶涂敷镍层31的表面,通过与第1导电层1的想要的电路布线图案对应的掩模使光刻胶曝光,使光刻胶显影,移去光刻胶的未被加工处理的部分,以便形成应在它上面形成第1导电层1的表面区域,当为了电镀镍层31加上电能时用铜或铜基合金电镀镍层31,和移去光刻胶的经过加工处理的另一部分以及在它上面的铜或铜基合金,在镍层31上形成有想要的电路布线图案的第1导电层1。
接着,如图13的部分(c)所示,通过用光敏电绝缘树脂涂敷镍层31的表面和第1导电层1,通过与有开孔2a的第1电绝缘层2的想要的图案对应的另掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第1电绝缘层2的光敏电绝缘树脂的经过加工处理的部分包围的开孔2a。在这种安排中,如果半导体芯片5和电路元件6安装在第1电绝缘层2上并通过第1导电连接点7和第2导电连接点8与第1导电层1电连接,和用整体延伸的模制树脂9覆盖半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8,在镍层31上形成有通过它的开孔2a的第1电绝缘层2,形成半导体模块的第3实施例。
接着,如图13的部分(d)所示,通过溅射过程将铜或铜基合金涂敷在第1电绝缘层2,在开孔2a中的第1导电层1和开孔2a上,通过刻蚀由溅射过程形成的铜或铜基合金,部分地移去铜或铜基合金,留下它的想要的电路布线图案,接着当加上电能对由溅射过程形成的铜或铜基合金涂层进行电镀时,用铜或铜基合金电镀在第1电绝缘层2上的有想要的电路布线图案的铜或铜基合金的留下的区域,在开孔2a中的第1导电层1和开孔2a,在第1电绝缘层2上形成有想要的电路布线图案的第2导电层3,和通过开孔2a在第1导电层1上形成导电连接3a。
接着,如图13的部分(e)所示,通过用光敏电绝缘树脂涂敷第2导电层3的表面,导电连接3a和第1电绝缘层2,通过与有开孔4a的第2电绝缘层4的想要的图案对应的另掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂未被加工处理的部分,形成被作为第2电绝缘层4的光敏电绝缘树脂的经过加工处理的部分包围的开孔4a,在第2导电层3,导电连接3a和第1电绝缘层2上形成有通过它的开孔4a的第2电绝缘层4。可以在形成第1和第2导电层1和3的同时,形成平面天线24。
接着,如图14的部分(a)所示,通过将半导体芯片5的金突起7插入开孔4a,加热金突起7,在第2导电层3和半导体芯片5之间产生压缩力,使第2导电层3与半导体芯片5电连接,通过将焊料8插入开孔4a和电路元件6的端子之间并加热焊料8,使第2导电层3与电路元件6电连接。
接着,如图14的部分(b)所示,用模制树脂9覆盖半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8以便实现密封。
接着,如图14的部分(c)所示,从被曝光的临时基片32移去镍层31。
接着,如图14的部分(d)所示,通过用光刻胶涂敷镍层31,通过与留下的镍层10的想要的图案对应的掩模使光刻胶曝光,使光刻胶显影,移去光刻胶的未被加工处理的部分,通过刻蚀移去由于移去光刻胶的未被加工处理的部分而被曝光的镍层31以便形成镍层10,和移去在留下的镍层10上的光刻胶的经过加工处理的部分,部分地移去镍层31,在第1导电层1上留下镍层10。用保护层11覆盖第1导电层1和第1电绝缘层2的没有被镍层10覆盖的区域。
如图15所示,优先的是,当临时基片32的厚度为0.3mm时,镍层31的厚度为5-20μm。
如果在第1导电层1和第1电绝缘层2之间的粘合强度非常大,则可以除去镍层31。通过溅射等可以在模制树脂9和/或保护层11上形成金属涂膜25。
在临时基片32上可以形成多个半导体模块,并通过在半导体模块上形成保护层11整体地覆盖半导体模块后,可以使半导体模块彼此分开。在这种情形中,如图16所示,优先的是,从导电层和/或电绝缘层表面区域(包括由一条点划线表示的一条切割线),在该表面区域使半导体模块彼此分开,移去镍层31,以便当使半导体模块彼此分开时防止镍层31被切割。
(半导体模块制造方法的第2实施例)
半导体模块制造方法的过程如图17所示。在第一步,如图17的部分(a)所示,用镍或镍基合金电镀不锈钢的临时基片32,在厚度为0.3mm的临时基片32上形成厚度为10μm的镍层31。
接着,如图17的部分(b)所示,通过用光敏电绝缘树脂涂敷镍层31的表面,通过与有开孔13a的第1电绝缘层13的想要的图案对应的掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第1电绝缘层13的光敏电绝缘树脂的经过加工处理的部分包围的开孔13a。
接着,如图17的部分(c)所示,通过当加上电能电镀镍层31时,用铜或铜基合金电镀由于开孔13a曝露出的镍层31的表面区域,在镍层31上的开孔13a中形成第1导电层1。要防止被第1电绝缘层13覆盖的镍层31的另表面区域被电镀。
接着,如图17的部分(d)所示,通过用光敏电绝缘树脂涂敷第1导电层1的表面和第1电绝缘层13,通过另与有开孔14a的第2电绝缘层14的想要的图案对应的掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第2电绝缘层14的光敏电绝缘树脂的经过加工处理的部分包围的开孔14a,在第1导电层1和第1电绝缘层13上形成有通过它们的开孔14a的第2电绝缘层14。在这种安排中,如果半导体芯片5和电路元件6安装在第1电绝缘层13上并通过第1导电连接点7和第2导电连接点8与第1导电层1电连接,和用整体延伸的模制树脂9覆盖半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8,则形成半导体模块的第4实施例。
接着,如图17的部分(e)所示,通过溅射过程将铜或铜基合金涂敷在第2电绝缘层14,在开孔14a中的第1导电层1和开孔14a上,通过刻蚀由溅射过程形成的铜或铜基合金部分地移去铜或铜基合金,留下它的想要的电路布线图案,接着当加上电能对由溅射过程形成的铜或铜基合金涂层进行电镀时,用铜或铜基合金电镀在第2电绝缘层14上的有想要的电路布线图案的铜或铜基合金的留下的区域,在开孔14a中的第1导电层1和开孔14a,在第2电绝缘层14上形成有想要的电路布线图案的第2导电层3和通过开孔14a在第1导电层1上形成导电连接3a。
接着,如图17的部分(f)所示,通过用光敏电绝缘树脂涂敷第2导电层3的表面,导电连接3a和第2电绝缘层14,通过与有开孔15a的第3电绝缘层15的想要的图案对应的另掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第3电绝缘层15的光敏电绝缘树脂的经过加工处理的部分包围的开孔15a,在第2导电层3,导电连接3a和第2电绝缘层14上形成有通过它的开孔15a的第3电绝缘层15。
(半导体模块制造方法的第3实施例)
半导体模块制造方法的过程如图18和19所示。在第一步,如图18的部分(a)所示,用镍或镍基合金电镀不锈钢的临时基片32,在厚度为0.3mm的临时基片32上形成厚度为10μm的镍层31。接着,如图18的部分(b)所示,通过用光敏电绝缘树脂涂敷镍层31的表面,通过与有开孔13a的第1电绝缘层13的想要的图案对应的掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第1电绝缘层13的光敏电绝缘树脂的经过加工处理的部分包围的开孔13a,在镍层31上形成有通过它的开孔13a的第1电绝缘层13。
接着,如图18的部分(c)所示,通过溅射用铜-铬基合金(可选择地,用铜或铜基合金等)涂敷由开孔13a曝露的镍层31的表面区域,第1电绝缘层13的表面和开孔13a的表面,用光刻胶涂敷铜-铬基合金膜,通过与有想要的电路布线图案的第1导电层1对应的掩模使光刻胶曝光,使光刻胶显影,移去光刻胶的未被加工处理的部分曝露出铜-铬基合金膜的一部分,当加上电能电镀铜-铬基合金膜时,用铜或铜基合金电镀铜-铬基合金膜的曝露的部分,移去光刻胶的经过加工处理的部分和在光刻胶的经过加工处理的部分下面的铜-铬基合金膜的被曝光的部分,在镍层31和第1电绝缘层13上的开孔13a中形成有想要的电路布线图案的第1导电层1。
接着,如图18的部分(d)所示,通过用光敏电绝缘树脂涂敷第1导电层1的表面和第1电绝缘层13,通过与有开孔14a的第2电绝缘层14的想要的图案对应的另掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第2电绝缘层14的光敏电绝缘树脂的经过加工处理的部分包围的开孔14a,在第1导电层1和第1电绝缘层13上形成有通过它们的开孔14a的第2电绝缘层14。在这种安排中,如果半导体芯片5和电路元件6安装在第1电绝缘层13上并通过第1导电连接点7和第2导电连接点8与第1导电层1电连接,和用整体延伸的模制树脂9覆盖半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8,则形成半导体模块的第4实施例。
接着,如图18的部分(e)所示,通过溅射将铜-铬基合金涂敷在被开孔14a曝露的第1导电层1的表面区域,第2电绝缘层14的表面和开孔14a的表面,用光刻胶涂敷铜-铬基合金膜,通过与有想要的电路布线图案的第2导电层3对应的掩模使光刻胶曝光,使光刻胶显影,移去光刻胶的未被加工处理的部分曝露出铜-铬基合金膜的一部分,当加上电能电镀铜-铬基合金膜时,用铜或铜基合金电镀铜-铬基合金膜的曝露部分,移去光刻胶的经过加工处理的部分和在光刻胶的经过加工处理的部分下面的铜-铬基合金膜的被曝光的部分,在第2电绝缘层14上形成有想要的电路布线图案的第2导电层3和通过开孔14a在第1导电层1上形成导电连接3a。
接着,如图18的部分(f)所示,通过用光敏电绝缘树脂涂敷第2导电层3的,导电连接3a和第2电绝缘层14的表面,通过与有开孔15a的第3电绝缘层15的想要的图案对应的另掩模使光敏电绝缘树脂曝光,使光敏电绝缘树脂显影,移去光敏电绝缘树脂的未被加工处理的部分,形成被作为第3电绝缘层15的光敏电绝缘树脂的经过加工处理的部分所包围的开孔15a,在第2导电层3,导电连接3a和第2电绝缘层14上形成有通过它们的开孔15a的第3电绝缘层15。
接着,如图19的部分(a)所示,通过将半导体芯片5的金突起7插入开孔4a,加热金突起7,在第2导电层3和半导体芯片5之间产生压缩力,使第2导电层3与半导体芯片5电连接,通过将焊料8插入开孔4a和电路元件6的端子之间并加热焊料8,使第2导电层3与电路元件6电连接。
接着,如图19的部分(b)所示,用模制树脂9覆盖半导体芯片5,电路元件6,第1导电连接点7和第2导电连接点8以便实现密封。
接着,如图19的部分(c)所示,从被曝光的临时基片32移去镍层31。
接着,如图19的部分(d)所示,通过用光刻胶涂敷镍层31,通过与留下的镍层10和10a的想要的图案对应的掩模使光刻胶曝光,使光刻胶显影,移去光刻胶的未被加工处理的部分,通过刻蚀移去由于移去光刻胶的未被加工处理的部分而被曝露的镍层31,形成留下的镍层10和10a,移去在留下的镍层10和10a上的光刻胶的经过加工处理的部分,部分地移去镍层31,在第1导电层1和第1电绝缘层13上留下镍层10和10a。于是,形成半导体模块的第11实施例。
Claims (21)
1.半导体模块,它包含:
至少一个包括半导体芯片的电元件,
与电元件电连接的导电层,
分布于电元件和导电层之间的导电连接点,以便使电元件和导电层彼此电连接,
模制树脂,它至少部分地覆盖电元件和导电连接点,和
电绝缘层,它至少部分地与导电层接触。
2.根据权利要求1的半导体模块,其中导电层包括在导电层厚度方向上彼此相对的前表面和后表面,前表面面对电元件,后表面不面对电元件,后表面上的镍浓度高于前表面上的镍浓度。
3.根据权利要求1的半导体模块,其中导电层包括镍基金属第一层,和铜基金属第二层至少部分地在第一层和电元件之间延伸。
4.根据权利要求3的半导体模块,其中使电绝缘层和第二层的一部分在与导电层的厚度方向垂直的方向上并列,使得不面对电元件的电绝缘层的表面和第二层的这部分表面都沿着共同的平面延伸。
5.根据权利要求4的半导体模块,其中第一层沿着共同的平面在电绝缘层的表面上延伸。
6.根据权利要求3的半导体模块,其中不面对电元件的第一层的表面在电元件和不面对电元件的电绝缘层的表面之间沿着导电层的厚度方向延伸。
7.根据权利要求3的半导体模块,它进一步包括与不面对电元件的第一层的表面接触的焊料。
8.根据权利要求1的半导体模块,它进一步包括在不面对电元件的电绝缘层的表面上延伸的镍基金属膜。
9.根据权利要求1的半导体模块,它进一步包括在不面对电元件的电绝缘层的表面上延伸的金属膜,其中金属膜与导电层电连接。
10.根据权利要求1的半导体模块,它进一步包括在不面对电元件的电绝缘层的表面上延伸的金属膜,其中金属膜是可磁渗透的。
11.根据权利要求1的半导体模块,其中半导体模块包含多个电元件,这些电元件包括半导体芯片,和至少晶体管,二极管,电阻,电感,电容,晶体振荡器,滤波器,平衡不平衡变换器,天线,电路模块和接口连接器之一。
12.用于制造半导体模块的方法,它包含下列步骤:
制备基片,该基片包括镀有镍基金属以便在金属表面上形成镍基金属膜的金属表面,
在镍基金属膜上形成电绝缘层和导电层,
通过安排在电元件和导电层之间的导电连接点使导电层与电元件电连接,
用模制树脂覆盖至少一部分的电元件和至少一部分的导电连接点,和接着,
从金属表面移去镍基金属膜,使得镍基金属膜,电绝缘层,导电层,导电连接点和模制树脂的组合与金属表面分开。
13.根据权利要求12的方法,其中在形成电绝缘层和导电层的步骤中,在镍基金属膜上形成导电层前,在镍基金属膜的一部分上形成电绝缘层,接着,在其上没有电绝缘膜的镍基金属膜的另一部分上电镀导电材料,同时给镍基金属膜加电来用导电材料电镀镍基金属膜,使得在镍基金属膜上形成导电层。
14.根据权利要求12的方法,其中在形成电绝缘层和导电层的步骤中,在镍基金属膜上形成导电层前,在镍基金属膜的一部分上形成电绝缘层,通过溅射在电绝缘层和其上没有电绝缘层的镍基金属膜的另一部分上形成金属膜,用导电材料电镀金属膜,同时给金属膜加上电能来用导电材料电镀金属膜,使得在金属膜上形成导电层。
15.根据权利要求12的方法,其中镍基金属膜的厚度为5-20μm。
16.根据权利要求12的方法,它进一步包括在通过从镍基金属膜的表面移去金属表面曝露出镍基金属膜的表面后,在镍基金属膜的表面的至少一部分上形成另电绝缘层的步骤。
17.根据权利要求12的方法,它进一步包括在通过从镍基金属膜的表面移去金属表面曝露出镍基金属膜的表面后,从该组合移去镍基金属膜的至少一部分的步骤。
18.根据权利要求17的方法,其中在从该组合移去镍基金属膜的该部分后,镍基金属膜的另部分保留在导电层的一部分上并与导电层电连接,而镍基金属膜的另一部分延伸到电绝缘层的一部分上。
19.根据权利要求12的方法,它进一步包括在镍基金属膜的至少一部分上加热焊料,以便在从镍基金属膜的表面移去金属表面曝露出镍基金属膜的表面后,将焊料固定在镍基金属膜的至少一部分上。
20.根据权利要求12的方法,其中金属表面包括不锈钢。
21.根据权利要求12的方法,它进一步包括在从金属表面移去镍基金属膜后,沿着一条其上不安置镍基金属膜的线,移去电绝缘层和导电层中的至少之一的一部分的步骤。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP212068/2000 | 2000-07-12 | ||
JP2000212068 | 2000-07-12 | ||
JP2000343688 | 2000-11-10 | ||
JP343688/2000 | 2000-11-10 | ||
JP2001074590 | 2001-03-15 | ||
JP074590/2001 | 2001-03-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1333562A true CN1333562A (zh) | 2002-01-30 |
Family
ID=27344036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN01122865A Pending CN1333562A (zh) | 2000-07-12 | 2001-07-12 | 半导体模块及其制造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6603210B2 (zh) |
CN (1) | CN1333562A (zh) |
TW (1) | TW507352B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110504249A (zh) * | 2018-05-17 | 2019-11-26 | 株式会社东芝 | 电路装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4056360B2 (ja) * | 2002-11-08 | 2008-03-05 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP4141857B2 (ja) * | 2003-02-18 | 2008-08-27 | 日立マクセル株式会社 | 半導体装置 |
US7208347B2 (en) * | 2003-02-28 | 2007-04-24 | Siemens Aktiengesellschaft | Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours |
JP4120562B2 (ja) * | 2003-10-31 | 2008-07-16 | 沖電気工業株式会社 | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 |
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US7268012B2 (en) * | 2004-08-31 | 2007-09-11 | Micron Technology, Inc. | Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby |
JP4787559B2 (ja) * | 2005-07-26 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP4395775B2 (ja) * | 2005-10-05 | 2010-01-13 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP5065586B2 (ja) * | 2005-10-18 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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TWM458672U (zh) * | 2013-04-10 | 2013-08-01 | Genesis Photonics Inc | 光源模組 |
CN105874595B (zh) * | 2014-12-09 | 2020-02-21 | 英特尔公司 | 铸模材料中的三维结构 |
US10700011B2 (en) | 2016-12-07 | 2020-06-30 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming an integrated SIP module with embedded inductor or package |
US10290612B1 (en) | 2018-05-30 | 2019-05-14 | Invensas Corporation | Systems and methods for flash stacking |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6274391B1 (en) * | 1992-10-26 | 2001-08-14 | Texas Instruments Incorporated | HDI land grid array packaged device having electrical and optical interconnects |
JP2792532B2 (ja) * | 1994-09-30 | 1998-09-03 | 日本電気株式会社 | 半導体装置の製造方法及び半導体ウエハー |
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-
2001
- 2001-07-11 TW TW090116952A patent/TW507352B/zh not_active IP Right Cessation
- 2001-07-12 US US09/902,746 patent/US6603210B2/en not_active Expired - Fee Related
- 2001-07-12 CN CN01122865A patent/CN1333562A/zh active Pending
-
2003
- 2003-04-07 US US10/407,230 patent/US6762075B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20020020925A1 (en) | 2002-02-21 |
TW507352B (en) | 2002-10-21 |
US6603210B2 (en) | 2003-08-05 |
US20030140489A1 (en) | 2003-07-31 |
US6762075B2 (en) | 2004-07-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
AD01 | Patent right deemed abandoned | ||
C20 | Patent right or utility model deemed to be abandoned or is abandoned |