JPH07307410A - 半導体装置 - Google Patents

半導体装置

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JPH07307410A
JPH07307410A JP6100443A JP10044394A JPH07307410A JP H07307410 A JPH07307410 A JP H07307410A JP 6100443 A JP6100443 A JP 6100443A JP 10044394 A JP10044394 A JP 10044394A JP H07307410 A JPH07307410 A JP H07307410A
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JP
Japan
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solder
substrate
semiconductor device
electrode
semiconductor element
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JP6100443A
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English (en)
Inventor
Tetsuo Kumazawa
鉄雄 熊沢
Makoto Kitano
誠 北野
Akihiro Yaguchi
昭弘 矢口
Ryuji Kono
竜治 河野
Tadayoshi Tanaka
直敬 田中
Nae Yoneda
奈柄 米田
Ichiro Anjo
一郎 安生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【目的】半導体素子〜基板間、或いは基板〜基板間の信
頼性の高いバンプ接続乃至実装を提供する。 【構造】半導体素子１は電気配線基板３にボンディング
接続されている。この電気配線基板３は実装基板９と多
数のはんだボール８により接続されている。はんだボー
ル８は隣り合うものが互いにその径なり形なりが異なる
ようにすべく、各基板３，９の電極部６，７の面積を変
化させている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、小形で単層、あるいは多層配線基板に半導体素子を
搭載し、次いで素子の電極と基板の電極に配線接続した
後に樹脂封止した構造で、基板裏面は多数の電極が形成
されており、多ピン化及び高速な電気処理が必要とされ
るタイプに好適な半導体装置とその実装方法に関する。
【０００２】
【従来の技術】はんだバンプを介して半導体装置を基板
に接続する従来の方法は米国特許第5216278号明細書に
記載されているように、一定の間隔ではんだバンプを形
成し、同時にはんだ接合される電極部の面積も一定とな
っていた。また、はんだバンプを作るボールの大きさも
一定であった。このような接合様相及び構造をもつ半導
体装置を、従来は電極部が形成されている基板の反り，
基板の膨張特性の如何にかかわらずそのまま回路基板に
接合していた。
【０００３】
【発明が解決しようとする課題】はんだバンプを介して
回路基板に電気接続するパッケージ構造はリードを介し
て回路基板に接合する場合に比較し、リード分の配線長
さが短くなるため高速電気処理に優れ、また多数のバン
プ形成ができることから多ピン構造，多ピン使用に合致
したものである。このバンプ接続構造では、はんだバン
プの直径が小さいほどバンプ配列領域が狭くなり実装密
度が上がる。このためバンプの大きさとしては５００〜
７００モクロンの大きさが適当であるとされている。し
かし、バンプが小さくなると高度な接合技術が必要にな
りコスト高になること、バンプの強度信頼性が著しく低
下すること等の問題点がある。信頼性については、素子
が搭載された基板と回路基板との間の熱膨張差を弱いは
んだバンプに受け持たせていること、基板には反りが少
なからず残っているが、この反った状態で回路基板に接
合されるためバンプに張っぱり負荷がかかりやすいこ
と、により特に重要視される課題となっている。
【０００４】本発明は、これら従来技術，構造の欠点か
ら生じている課題を克服し、信頼性の高いバンプ接続構
造，接続実装方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的は、接続部の
はんだバンプが形成された状態で基板の反り，熱膨張差
の影響を受けても破損に至らず高い信頼性を与えるバン
プ形状を作り出すことにより達成される。
【０００６】本発明に係わる半導体装置は、半導体素子
と該半導体素子に配線接続される基板とが樹脂封止、又
は接合されて形成された半導体構造において、素子搭載
の基板裏面に形成されたはんだバンプを介して他の回路
基板に接続する電極部の大きさ，形状を変化させること
により高い信頼性のバンプを形成する。これは、バンプ
群の中でうけるひずみの大きさに応じてバンプ形状を変
えることを意図している。例えばバンプはんだ量を一定
としておき、大面積の電極部と小面積の電局部とを一枚
の基板内に混在させる。この状態で、はんだフロー工程
を通じて作りだされるバンプの形状は球状からつづみ太
鼓形状に変化したものとなる。また、電極部の面積を一
定とし、バンプ用のはんだ量をかえることによりバンプ
形状を変化させることが可能となる。このようなバンプ
形状を変えることで信頼性改良に対処するものである。
【０００７】本発明の半導体装置は次のいずれかの構成
を制御とする。◆ (1）半導体素子と、該半導体素子を搭載する基板とを備
え、該基板の導電部と前記半導体素子のバンプとは電気
的に接続され、少なくとも該半導体素子は樹脂にて封止
されてなる半導体装置において、前記基板は素子搭載面
からその裏面にかけて導電部が形成され、該基板側には
複数の電極部となって現われ、該基板裏面の複数の電極
部がはんだバンプ形成領域となってはんだバンプを介し
て夫々他の回路基板におけるはんだバンプ形成領域とな
る複数の電極部に接続され、前記基板裏面の複数の電極
部の少なくとも１つ及び／または前記他の回路基板上の
複数の電極部の少なくとも１つを、大きさ及び／または
形状において他の各基板電極部に対し異ならしめるこ
と。
【０００８】(2）半導体素子と、該半導体素子を搭載す
る基板とを備え、該基板における半導体素子搭載面に複
数の電極部が形成され、該複数の電極部がはんだバンプ
形成領域となってはんだバンプを介して夫々前記半導体
素子におけるはんだバンプ形成領域となる複数の電極部
に接続され、前記基板の複数の電極部の少なくとも１つ
及び／または前記半導体素子の複数の電極部の少なとも
１つを、大きさ及び／または形状において他の基板或い
は半導体素子の電極部に対し異ならしめること。
【０００９】(3）前記(1）又は(2）において、前記各は
んだバンプ形成領域は、バンプ群の中央から周辺に至る
まで順次或いは段階的に中央の径が大きく或いは小さく
なるように形成すること。
【００１０】(4）前記(1）乃至(3）のいずれかにおい
て、バンプはんだ材料の体積を一定にしたボールを用い
てなること。
【００１１】(5）前記(1）において、前記半導体素子搭
載基板及び／または前記他の回路基板のはんだバンプ形
成領域は、その電極間隔が電極部領域（はんだバンプ形
成領域）の面積に対応して等間隔，増大する間隔又は減
少する間隔で形成されてなること。
【００１２】(6）前記(2）において、前記半導体素子及
び／または前記基板のはんだバンプ形成領域は、その電
極間隔が電極部領域（はんだバンプ形成領域）の面積に
対応して等間隔，増大する間隔又は減少する間隔で形成
されてなること。
【００１３】(7）前記(1）において、前記はんだバンプ
にＰｂ，Ｓｎ，Ａｇ，Ａｕ，Ｉｎ，Ｓｂから選ばれる単
一材料或いはこれらを組み合わせて合金としたソルダー
材を、同一球径若しくは異なる球径のはんだボールの組
み合わせで前記基板同士を接合或いは実装してなるこ
と。
【００１４】(8）前記(2）において、前記はんだバンプ
にＰｂ，Ｓｎ，Ａｇ，Ａｕ，Ｉｎ，Ｓｂから選ばれる単
一材料或いはこれらを組み合わせて合金としたソルダー
材を、同一球径若しくは異なる球径のはんだボールの組
み合わせで前記半導体素子と基板とを接合或いは実装し
てなること。
【００１５】(9）前記(7）又は(8）において、前記接合
においては電極部の面積を変えてあること。
【００１６】(10)前記(7）乃至(9）のいずれかにおい
て、一方の基板の中央部のはんだバンプにはその周りの
ものより高融点，中央部の周りのはんだバンプには中央
部よりも低融点のソルダー材を用いてなること。
【００１７】(11)前記(7）乃至(9）のいずれかにおい
て、一方の基板の中央部のはんだバンプにはその周りの
ものより高融点，中央部の周りのはんだバンプには中央
部よりも高融点のソルダー材を用いてなること。
【００１８】(12)前記請求項(1) 乃至(11)のいずれかに
おいて、バンプ材料として導電性の有機材料を用いるこ
と。
【００１９】(13)前記請求項(2），(6）又は(8）におい
て、前記半導体素子表面に形成して電極部を前記基板に
接続するに際し、はんだ材料として同一又は異種のもの
を用い、前記基板は素子構成部兼配線基板とすること
（ＣＣＢ対応）。
【００２０】(14)前記請求項(1）乃至(13)のいずれかに
おいて、前記各電極部のみにＮｉ薄膜及び／またはＡｕ
薄膜を重ねて形成してはんだ接続してなること。
【００２１】
【作用】本発明の半導体構造及び実装方法では、まず電
極部の面積を変えることは素子を搭載する基板の配線パ
ターンを作る過程で容易に作り込むことができる。また
電極部の面積を変えるかわりにバンプの量に差異をつけ
ることではんだバンプを形成するはんだボールの直径を
変えることになり容易に達成される。一方、バンプはん
だの量を変えず、極部の面積を大きいところと小さいと
ころを一枚の基板内に混在させる方法も選択できる。
【００２２】上記のいずれかの方式において、はんだリ
フロー工程を通じて素子を搭載した基板と回路基板が接
合されると剛性の高い基板と回路基板の間隔は一定であ
るから、はんだ融点温度から温度を下げたとき広い領域
をもつ電極部箇所では電極側にはんだが引き寄せられバ
ンプ中央部ははんだ量が減る。この結果、バンプの形状
はつづみ太鼓形状或いは細長となる。一方、領域の狭い
電極部箇所では電極側に引き寄せられるはんだ量は少な
くバンプ中央に残る。このため、バンプはほぼ球状に近
い状態となる。従って外力、或いは熱負荷によって、基
板と回路基板との間に相対的なずれ，変位が生じたと
き、はんだがひずみを受けることになるが大きな変位の
かかる箇所にはバンプ形状として変形し易い細長な形
状，小さい変位を受ける箇所にはバンプ桂状には球状形
とするという対応で生ずる過大な応力を下げることがで
きる。これによって、高い信頼性を付与したバンプ実装
方式の半導体装置の提供が可能となる。
【００２３】
【実施例】以下、本発明の実施例につき図面に従って説
明する。図１〜図５に記載の例は、高信頼性バンプ実装
方式の半導体パッケージである。
【００２４】（実施例１）図１は本発明による半導体装
置の断面図である。図１において、半導体素子１は電気
配線が形成された基板３の配線面にボンディング剤２を
介して接着されている。ボンディング剤２には絶縁ペー
ストが使用された。基板３は２〜１０層の電気配線を張
ったガラス繊維／エポキシ樹脂材料で構成されている。
或いは、基板３は紙／フェノール樹脂で構成されたもの
が用いられる。
【００２５】半導体素子１上のパッドワイヤ４がボンデ
ィングされ、基板３の上部電極に接続される。ワイヤ４
は２５，３０μｍなどの金線或いはアルミ線である。ワ
イヤ４，半導体素子１は樹脂をポッティングして保護さ
れ、或いはモールド樹脂５により埋め込まれて封止され
ている。電気信号は半導体素子１からワイヤ４を経て基
板３の電極に至り、導通部たる基板内層配線を通って下
部の電極６に至る。各電極６部はバンプ形成領域とな
る。
【００２６】下部電極６は１.３mm の等間隔で、格子状
交点に配置した。電極６は基板のＣｕ配線にＮｉメッキ
層、次いでＡｕメッキ層を形成して作られる。電極部の
間隔が１.３mm のとき、電極部領域は円形とし、その直
径は中央から辺に向って０.４mmから０.６５mmまで０.
０５mm の増分で７段階にわけられた。すなわち、はん
だボール８の径は隣り合うものが互いにその径なり形な
り異なるようにする。本例ではバンプ形成に用いられる
はんだボールは径０.６mm とした。
【００２７】基板電極６には、はんだボール８を溶かし
て実装用の大型回路基板(実装基板)９上の電極７（バン
プ形成領域）に接続された。回路基板９の電極７は円形
領域とし、その大きさは向かい合う基板の電極と一致さ
せた。
【００２８】はんだ付け工程フローに示すようにはんだ
ボール８は予め基板３の電極配置に対応させたカセット
に並べておき、はんだペーストを塗付した基板３に転写
された。電極部のみ塗付されているペーストは粘りけが
あるため、はんだボールは所定の電極部位置に半固定さ
れる。
【００２９】はんだボールを使用する代わりに、電極部
に印刷手法で厚くはんだを付けてバンプ形成に必要なは
んだ量を確保する場合もある。はんだ付けされた基板３
と回路基板９とを向かい合わせ、リフロー工程を通して
両者がはんだ接続される。この実装ではバンプ群の中で
周囲に位置するバンプほどつづみ形となっている。
【００３０】パッケージの内部構造によってはパッケー
ジが山形に反る癖が出る場合がある。この場合には、基
板は剛性があり、平らであるためパッケージ中央ほど引
っぱり負荷が生じ易いので中央部のバンプがつづみ形と
なるよう電極面積は中央部を周囲に比べ大きくする。
【００３１】また、基板の電極領域，回路基板の電極領
域，はんだボール直径の三者の関係に於いて、基板電極
の大きさ及びボール直径を一定にしはんだ組み立てをす
るとき、回路基板電極の面積をかえてはんだボールを溶
かしバンプを形成して接合しても差し支えない。また、
基板電極面積と回路基板電極面積を一定にしてはんだボ
ール直径を変えて接合しても差し支えない。基板電極の
大きさを変え、回路基板電極部の面積とボール直径を一
定にしても差し支えない。
【００３２】（実施例２）図２は配線接続後、半導体素
子１をビフェニール樹脂基板３′にダイボンディングし
て樹脂５をモールドした半導体装置の断面図である。図
２において、電気信号は基板３′内層配線を通って下部
の電極６に至る。下部電極６は１.３mm の等間隔で、格
子状交点に配置した。電極部６の間隔は１.３mm のと
き、電極部領域は円形とし、その直径は中央から辺まで
の１／２の範囲の電極は中央側よりは０.５mm ，周囲の
辺側は０.６mm とした。バンプ形成に用いられるはんだ
ボールは径０.６mm とした。中央寄りのはんだボール８
ａはＳｎ／Ａｇ：９５／５（融点２２１℃），辺側のは
んだボール８ｂはＳｎ／Ｐｂ：６０／４０（融点１８３
℃）を用いた。はんだボールは予め基板の電極配置に対
応させたカセットに並べておき、はんだペーストを塗付
した基板に転写された。はんだが付けられた基板３′と
回路基板９とを向かい合わせ、リフロー工程を通して両
者がはんだ接続された。
【００３３】重ねられた基板がリフロー炉からゆっくり
取り出されると、まず高融点のはんだ（Ｓｎ／Ａｇ：９
５／５）が凝固し、次いで低融点のはんだ（Ｓｎ／Ｐ
ｂ：６０／４０）が固化される。
【００３４】融点の異なるはんだ材料としてＩｎ，Ｓｎ
入りのはんだを用いても何ら差し支えない。また、異な
る融点のはんだ材料を用いる場合に基板の電極面積と回
路基板電極面積を一定にし、異種はんだボールの直径を
変化させることも採られる。また、基板電極面積と回路
基板電極面積とを変化させ、異種はんだボールの直径を
一定にすることも行われる。
【００３５】（実施例３）図３はセラミック４層配線基
板１０にＳｉ素子１′を直接搭載になるよう接続した断
面図を示す。Ｓｉ素子１′には演算，記憶，制御などの
機能ユニットが作り込まれ、配線網でつながれている。
配線端部のパッド６′は格子状に配置されている。パッ
ド６′は薄膜を重ねて最上にＡｕ膜を張っている。パッ
ド領域は６０μｍ×６０μｍの矩形状であり、このパッ
ド領域の大きさを中心から辺に向かって段階的に変化さ
せた。はんだボール８はＰｂ／Ｓｎ：５／９５成分組成
で直径６０μｍである。このはんだボールを基板パッド
位置に対応させて設置できるカセットに配列した。基板
側のパッド７の大きさは素子側パッド６′に対応させ
た。基板とカセットと向かい合わせた後、炉に入れ、溶
融させてセラミック基板パッド７にはんだを転写した。
次いで、基板１０にはんだ付きＳｉ基板１′を載せ、両
者を接合した。
【００３６】また、はんだボールの材料組成として一種
類の場合の他に、融点の異なる２，３のものを使ってバ
ンプを形成しても差し支えない。また、基板パッド，素
子パッドの大きさを段階的に変えるほかに一定にする、
或いは基板のパッド領域を素子の領域より１〜１.５ 倍
ほど大きめに作る場合もある。
【００３７】（実施例４）図４は半導体素子１をビフェ
ニール樹脂基板３′にダイボンディングした後、ワイヤ
ボンディング４し、樹脂モールドした半導体装置の断面
図である。図４において、電気導通は基板内層配線を通
って下部の電極６に至る。下部電極６は１.４mm の等間
隔で、格子状交点に配置した。電極部６には導電性の有
機材料１１を塗付した。基板３′に接続される回路基板
９を電極を相互に向かい合わせ、所定の温度雰囲気に保
持し接合した。
【００３８】尚、図５は従来構造であり、はんだバンプ
は相互に同形，同じ大きさのものである。
【００３９】次に以上の実施例１〜４の作用，効果を説
明する。◆はんだ接合部は回路基板と素子搭載パッケー
ジとの間の電気導通の役目を果たすが、両者の熱変形，
反り、等のしわ寄せを受けるため、強度，信頼性が最も
重要視される箇所である。この箇所のバンプに生ずる応
力を、上記説明したように、本実施例によればはんだバ
ンプの形状を、バンプにかかる荷重や変位の大きさに対
応させ、応力を吸収させて低減を図ることができる。即
ち、図６に示すように球形に近いはんだ接合形状では基
板相互の変位に対し、応力集中が起こり破壊し易い。こ
れに対し、球形からつづみ形に近くなる程応力集中はは
んだ接合部の中央に移り集中が緩和させる。この結果、
図７に示すように温度環境変化や荷重負荷でひずみを受
けた場合、破壊するまでの寿命はつづみ形になるほど寿
命が伸び信頼性がある。この結果、本構造，実装方法を
採用することにより高信頼性が達成できるため、多ピン
実装，高速演算処理に合った高機能半導体パッケージの
活用が可能となる。
【００４０】更に付け加えるならば、ＱＦＰ(Quad Flat
Package)，ＳＯＰ(Small OutlinePackage），ＢＧＡＰ
（Ball Grid Array Package）などのパッケージのもの
のはんだ付け実装においては、一個のパッケージの中で
はんだの形状を変えた箇所を形成し、応力の低減を図る
ことは極めて困難であった。しかし、本発明によれば、
ＢＧＡＰにおいて特別な治具，装置を用いることなく容
易にはんだ接合箇所の形状を変えることができる特徴が
ある。このため、ＢＧＡＰを多ピン，高速用パッケージ
として優位に活用が図れる。
【００４１】図８は本発明に用いる代表的なはんだボー
ル付け工程のフロー図である。すなわちはんだボール２
１をカセットに配列２３し、一方素子搭載基板２２には
んだペースト塗布２４する。両者を合わせてボールを転
写２５し、乾燥２６して、加熱炉に入れ（２７），はん
だバンプを形成（２８）するに至る。しかる後、他方の
被接合体（もう一方の基板或いは半導体素子）の電極部
を対向させて接合することになる。尚、本例に限らず被
接合体のいずれにボール転写（２５）を行っても差し支
えない。
【００４２】
【発明の効果】以上説明した通り、本発明によれば、は
んだバンプに生ずる応力を吸収させ、低減させることに
なり、高信頼性が達成できることとなる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る電極部変化型の半導体
装置の断面図である。
【図２】本発明の実施例２に係る異種バンプ材料を用い
た半導体装置の断面図である。
【図３】本発明の実施例３に係る素子接合型（実装型）
の半導体装置の断面図である。
【図４】本発明の実施例４に係る接合材料に有機材料を
用いた場合の半導体装置の断面図である。
【図５】従来のタイプの半導体装置の断面図である。
【図６】はんだバンプの応力集中の説明図である。
【図７】はんだバンプの形状と温度サイクル寿命の関係
を示す特性図である。
【図８】はんだボール付けの工程図である。
【符号の説明】
１…半導体素子、２…ボンディング剤、３，３′…基
板、４…ワイヤ、５…封止樹脂、６，６′，７…電極
（部）、８…はんだ、９…回路基板、１０…配線基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 竜治 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 田中 直敬 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 米田 奈柄 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 安生 一郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】半導体素子と、該半導体素子を搭載する基
    板とを備え、該基板の導電部と前記半導体素子のバンプ
    とは電気的に接続され、少なくとも該半導体素子は樹脂
    にて封止されてなる半導体装置において、前記基板は素
    子搭載面からその裏面にかけて導電部が形成され、該基
    板側には複数の電極部となって現われ、該基板裏面の複
    数の電極部がはんだバンプ形成領域となってはんだバン
    プを介して夫々他の回路基板におけるはんだバンプ形成
    領域となる複数の電極部に接続され、前記基板裏面の複
    数の電極部の少なくとも１つ及び／または前記他の回路
    基板上の複数の電極部の少なくとも１つを、大きさ及び
    ／または形状において他の各基板電極部に対し異ならし
    めることを特徴とする半導体装置。
  2. 【請求項２】半導体素子と、該半導体素子を搭載する基
    板とを備え、該基板における半導体素子搭載面に複数の
    電極部が形成され、該複数の電極部がはんだバンプ形成
    領域となってはんだバンプを介して夫々前記半導体素子
    におけるはんだバンプ形成領域となる複数の電極部に接
    続され、前記基板の複数の電極部の少なくとも１つ及び
    ／または前記半導体素子の複数の電極部の少なとも１つ
    を、大きさ及び／または形状において他の基板或いは半
    導体素子の電極部に対し異ならしめることを特徴とする
    半導体装置。
  3. 【請求項３】請求項１又は２において、前記各はんだバ
    ンプ形成領域は、バンプ群の中央から周辺に至るまで順
    次或いは段階的に中央の径が大きく或いは小さくなるよ
    うに形成することを特徴とする半導体装置。
  4. 【請求項４】請求項１乃至３のいずれかにおいて、バン
    プはんだ材料の体積を一定にしたボールを用いてなるこ
    とを特徴とする半導体装置。
  5. 【請求項５】請求項１において、前記半導体素子搭載基
    板及び／または前記他の回路基板のはんだバンプ形成領
    域は、その電極間隔が電極部領域（はんだバンプ形成領
    域）の面積に対応して等間隔，増大する間隔又は減少す
    る間隔で形成されてなることを特徴とする半導体装置。
  6. 【請求項６】請求項２において、前記半導体素子及び／
    または前記基板のはんだバンプ形成領域は、その電極間
    隔が電極部領域（はんだバンプ形成領域）の面積に対応
    して等間隔，増大する間隔又は減少する間隔で形成され
    てなることを特徴とする半導体装置。
  7. 【請求項７】請求項１において、前記はんだバンプにＰ
    ｂ，Ｓｎ，Ａｇ，Ａｕ，Ｉｎ，Ｓｂから選ばれる単一材
    料或いはこれらを組み合わせて合金としたソルダー材
    を、同一球径若しくは異なる球径のはんだボールの組み
    合わせで前記基板同士を接合或いは実装してなることを
    特徴とする半導体装置。
  8. 【請求項８】請求項２において、前記はんだバンプにＰ
    ｂ，Ｓｎ，Ａｇ，Ａｕ，Ｉｎ，Ｓｂから選ばれる単一材
    料或いはこれらを組み合わせて合金としたソルダー材
    を、同一球径若しくは異なる球径のはんだボールの組み
    合わせで前記半導体素子と基板とを接合或いは実装して
    なることを特徴とする半導体装置。
  9. 【請求項９】請求項７又は８において、前記接合におい
    ては電極部の面積を変えてあることを特徴とする半導体
    装置。
  10. 【請求項１０】請求項７乃至９のいずれかにおいて、一
    方の基板の中央部のはんだバンプにはその周りのものよ
    り高融点，中央部の周りのはんだバンプには中央部より
    も低融点のソルダー材を用いてなることを特徴とする半
    導体装置。
  11. 【請求項１１】請求項７乃至９のいずれかにおいて、一
    方の基板の中央部のはんだバンプにはその周りのものよ
    り高融点，中央部の周りのはんだバンプには中央部より
    も高融点のソルダー材を用いてなることを特徴とする半
    導体装置。
  12. 【請求項１２】請求項１乃至１１のいずれかにおいて、
    バンプ材料として導電性の有機材料を用いることを特徴
    とする半導体装置。
  13. 【請求項１３】請求項２，６又は８において、前記半導
    体素子表面に形成した電極部を前記基板に接続するに際
    し、はんだ材料として同一又は異種のものを用い、前記
    基板は素子搭載部兼配線基板とすることを特徴とする半
    導体装置。
  14. 【請求項１４】請求項１乃至１３のいずれかにおいて、
    前記各電極部のみにＮｉ薄膜及び／またはＡｕ薄膜を重
    ねて形成してはんだ接続してなることを特徴とする半導
    体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150207A (ja) * 1997-11-17 1999-06-02 Toshiba Microelectronics Corp 半導体装置及び半導体装置の製造方法
JP2007251053A (ja) * 2006-03-17 2007-09-27 Fujitsu Ltd 半導体装置の実装構造及びその実装構造の製造方法
US8148643B2 (en) 1998-09-03 2012-04-03 Ibiden Co., Ltd. Multilayered printed circuit board and manufacturing method thereof
CN113707634A (zh) * 2021-07-19 2021-11-26 中国电子科技集团公司第十三研究所 片式封装外壳

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907187A (en) * 1994-07-18 1999-05-25 Kabushiki Kaisha Toshiba Electronic component and electronic component connecting structure
JPH0964244A (ja) * 1995-08-17 1997-03-07 Hitachi Ltd 半導体装置およびその製造方法
DE59611449D1 (de) * 1995-09-08 2007-12-20 Fraunhofer Ges Forschung Verfahren und vorrichtung zum testen eines chips
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
US6100596A (en) * 1996-03-19 2000-08-08 Methode Electronics, Inc. Connectorized substrate and method of connectorizing a substrate
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US5783866A (en) * 1996-05-17 1998-07-21 National Semiconductor Corporation Low cost ball grid array device and method of manufacture thereof
JPH09306954A (ja) 1996-05-20 1997-11-28 Hitachi Ltd 半導体装置及びその実装方法並びに実装構造体
JPH10209210A (ja) * 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法
US6097098A (en) 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
US5773897A (en) * 1997-02-21 1998-06-30 Raytheon Company Flip chip monolithic microwave integrated circuit with mushroom-shaped, solder-capped, plated metal bumps
EP0982576B1 (en) * 1998-03-12 2010-05-19 Yamatake Corporation Sensor and method of producing the same
US6242935B1 (en) 1999-01-21 2001-06-05 Micron Technology, Inc. Interconnect for testing semiconductor components and method of fabrication
US6274937B1 (en) * 1999-02-01 2001-08-14 Micron Technology, Inc. Silicon multi-chip module packaging with integrated passive components and method of making
US6376915B1 (en) * 1999-02-26 2002-04-23 Rohm Co., Ltd Semiconductor device and semiconductor chip
US6531664B1 (en) * 1999-04-05 2003-03-11 Delphi Technologies, Inc. Surface mount devices with solder
SE523164C2 (sv) * 1999-05-17 2004-03-30 Ericsson Telefon Ab L M Monteringsarrangemang för halvledarelement med lödkulor för inriktning till mottagande yta
JP3548082B2 (ja) * 2000-03-30 2004-07-28 三洋電機株式会社 半導体装置及びその製造方法
US6858941B2 (en) * 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
TW554191B (en) * 2000-12-16 2003-09-21 Au Optronics Corp Laminating structure and its forming method
TW498506B (en) * 2001-04-20 2002-08-11 Advanced Semiconductor Eng Flip-chip joint structure and the processing thereof
US6940176B2 (en) * 2002-05-21 2005-09-06 United Microelectronics Corp. Solder pads for improving reliability of a package
US20050082580A1 (en) * 2002-12-13 2005-04-21 Chih-Pin Hung Structure of wafer level package with area bump
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
JP4503963B2 (ja) * 2003-09-18 2010-07-14 株式会社山武 センサの電極取出し方法
US7084500B2 (en) * 2003-10-29 2006-08-01 Texas Instruments Incorporated Semiconductor circuit with multiple contact sizes
US6919635B2 (en) * 2003-11-04 2005-07-19 International Business Machines Corporation High density microvia substrate with high wireability
DE102004007060B3 (de) * 2004-02-13 2005-07-07 Thallner, Erich, Dipl.-Ing. Vorrichtung und Verfahren zum Verbinden von Wafern
US7042088B2 (en) * 2004-03-10 2006-05-09 Ho Tony H Package structure with two solder arrays
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
TWI333808B (en) * 2005-05-05 2010-11-21 Himax Tech Inc A method of manufacturing a film printed circuit board
KR100722647B1 (ko) 2005-06-25 2007-05-28 삼성전기주식회사 몰딩된 전자부품 패키지를 내장한 기판의 제조방법
US20070023910A1 (en) * 2005-07-29 2007-02-01 Texas Instruments Incorporated Dual BGA alloy structure for improved board-level reliability performance
CN1942056B (zh) * 2005-09-28 2010-09-29 奇景光电股份有限公司 柔性电路板的制造方法
TWI267971B (en) * 2005-12-30 2006-12-01 Advanced Semiconductor Eng Packing structure and method forming the same
US20080048321A1 (en) * 2006-08-24 2008-02-28 Ati Technologies Inc. Flip chip semiconductor assembly with variable volume solder bumps
US20080061433A1 (en) * 2006-09-11 2008-03-13 Arquisal Rodel B Methods and substrates to connect an electrical member to a substrate to form a bonded structure
US7841510B2 (en) 2007-01-19 2010-11-30 International Business Machines Corporation Method and apparatus providing fine alignment of a structure relative to a support
JP2009049499A (ja) * 2007-08-14 2009-03-05 Fujifilm Corp 半導体チップの実装方法及び半導体装置
US8344505B2 (en) * 2007-08-29 2013-01-01 Ati Technologies Ulc Wafer level packaging of semiconductor chips
US20090078745A1 (en) * 2007-09-26 2009-03-26 Ee Hua Wong Method for forming interconnects
JP5123633B2 (ja) * 2007-10-10 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置および接続材料
US7646105B2 (en) * 2007-11-16 2010-01-12 Stats Chippac Ltd. Integrated circuit package system with package substrate having corner contacts
KR100959859B1 (ko) 2008-06-20 2010-05-27 삼성전기주식회사 전자부품 내장 기판 형성방법
US20110186899A1 (en) * 2010-02-03 2011-08-04 Polymer Vision Limited Semiconductor device with a variable integrated circuit chip bump pitch
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
JP2013004737A (ja) * 2011-06-16 2013-01-07 Shinko Electric Ind Co Ltd 半導体パッケージ
US20130119532A1 (en) * 2011-11-11 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Bumps for Chip Scale Packaging
US8791579B2 (en) 2011-11-17 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusting sizes of connectors of package components
US9768137B2 (en) 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
US9237659B2 (en) * 2012-09-28 2016-01-12 Intel Corporation BGA structure using CTF balls in high stress regions
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
US20150097286A1 (en) * 2013-04-12 2015-04-09 Xintec Inc. Chip package and method for fabricating the same
US9881889B2 (en) * 2013-04-12 2018-01-30 Xintec Inc. Chip package and method for fabricating the same
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
US9972590B2 (en) * 2016-07-05 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor package having a solder-on-pad structure
JP7078821B2 (ja) * 2017-04-28 2022-06-01 東北マイクロテック株式会社 固体撮像装置
US20230068329A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
CN116779584B (zh) * 2023-08-21 2023-11-03 湖南大学 一种低芯片温度梯度的功率半导体模块封装结构及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3871015A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform connector joints
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150207A (ja) * 1997-11-17 1999-06-02 Toshiba Microelectronics Corp 半導体装置及び半導体装置の製造方法
US8148643B2 (en) 1998-09-03 2012-04-03 Ibiden Co., Ltd. Multilayered printed circuit board and manufacturing method thereof
JP2007251053A (ja) * 2006-03-17 2007-09-27 Fujitsu Ltd 半導体装置の実装構造及びその実装構造の製造方法
CN113707634A (zh) * 2021-07-19 2021-11-26 中国电子科技集团公司第十三研究所 片式封装外壳

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