CN1369912A - 半导体集成电路及其制备方法 - Google Patents

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Abstract

提供一种半导体集成电路,它包括均匀高度的凸起电极。半导体集成电路包括:半导体衬底(晶片),具有分别限定在正表面上的多个凸起电极形成区和凸起电极非形成区;第一电极焊盘,形成在凸起电极非形成区中;第二电极焊盘,形成在每个凸起电极形成区中;以及凸起电极,形成在每个第二电极焊盘上;其中在利用电镀形成凸起电极中第一电极焊盘用于将电镀电流经过半导体衬底供给第二电极焊盘。

Description

半导体集成电路及其制备方法
本发明与2001年1月29日提交的日本专利申请2001-019950有关。该申请依美国法典35§119提出优先权请求，其全部公开在此引作参考。
发明背景
1.发明领域
本发明涉及半导体集成电路及其制备方法。本发明尤其是涉及具有多个高度均匀的凸起电极的半导体集成电路及其制备方法。
2.相关技术描述
在电子信息工业的蜂窝电话和移动信息终端领域中，近来试图提高半导体器件的集成密度。为了提高集成密度，必须可靠地形成半导体器件上微小电极焊盘之间的电气和物理连接以及安装有半导体器件的衬底上的互连。
形成连接的一种方法例子是在半导体器件的电极焊盘上形成金凸起。一般采用镀覆法在半导体器件上形成金凸起。镀覆法大体分为两类：无电镀覆方法和电镀方法。
在无电镀覆方法中，将要被镀覆的金属基的金属用含在镀液中的金属化学替代。因此，无电镀覆方法优点在于不需要例如电镀电源的设备。然而，金属基和镀液的可能组合受到限制，镀覆速率相对低。因此，无电镀覆方法并不适合在半导体器件上形成凸起所需的形成厚度十几微米到几十微米的金属膜。
另一方面，在电镀方法中，通过电流流经将要电镀的金属基和镀液而电化学地实现电镀。因此，电镀方法可应用于上述无电镀覆方法不能应用的金属基和镀液的组合。在电镀方法中，与无电镀覆方法相比，电镀电流提高电镀速率，可容易形成几十微米厚度的金属膜。因此，电镀方法适合于在半导体集成电路上形成凸起。
接着，简要描述采用电镀方法的凸起形成工艺。
首先在半导体衬底(在此称为“晶片”)上形成的绝缘膜上形成金属基膜。然后，在金属基膜上形成光致抗蚀剂膜，并利用光刻技术在光致抗蚀剂膜中形成开口，以便曝露金属基膜的预定部分，即在凸起电极形成区。之后，给金属基膜施加电镀电流，从而金属淀积在金属基膜的曝露部分上，形成凸起电极。有三种传统公知方法用于供给电镀电流。
在第一种传统方法中，当在金属基膜上形成光致抗蚀剂膜时，用于连接电镀电极(在此称为“阴极”)的开口形成在晶片边缘区的光致抗蚀剂膜中，然后阴极通过开口与金属基膜连接。另一方面，利用阴极穿进先致抗蚀剂膜来去除光致抗蚀剂膜，以便连接阴极和金属基膜。
具体而言，电极焊盘23位于晶片21上的绝缘膜22上，晶片覆盖有保护膜24，保护膜24在凸起电极形成区A的电极焊盘23上具有开口，如图6所示。在所得到的晶片上面形成金属基膜25，并在金属基膜25上形成光致抗蚀剂膜26。此外，在凸起电极形成区A的光致抗蚀剂膜26中形成开口。
用阴极28穿透光致抗蚀剂膜26，以便电连接阴极28与金属基膜25(尽管未示出，开口可在光致抗蚀剂膜26中形成，以便连接阴极与金属基膜)。
而所得到的晶片21又放置在电镀装置101中，如图7所示。晶片21被阴极28支撑，其凸起电极形成表面朝下面对阳极10。
在电镀装置101中，镀液9从装置的内下侧朝晶片21的凸起形成表面喷注，并从晶片21的边缘放出到外面。
在这种情况下，在阳极10和与晶片21上的金属基膜25连接的阴极28之间施加电压，从而电镀电流供给金属基膜25，形成凸起电极27(参见图6)。
在第二种传统方法中，鉴于金属基膜不仅在凸起电极形成表面上形成，而且还在晶片的侧表面上形成，阴极与晶片的侧表面上的部分金属基膜连接(参见，例如，日本未审查专利公开No.1-110751(1989))。
具体而言，金属基膜35形成在晶片31的凸起电极形成表面和侧表面上，阴极38电连接到晶片侧表面上的部分金属基膜，如图8所示。之后，所得到的晶片基本上以第一种方法的相同方式在上述电镀装置101中进行电镀处理(参见图7)。
在第三种传统方法中，与金属基膜电连接的金属膜形成在晶片的背面上，并且阴极连接到晶片背面上的金属膜(参见，例如，日本未审查专利公开No.3-54829(1991))。
具体而言，形成金属基膜45，覆盖晶片41的凸起电极形成表面和侧表面，并在晶片41的背表面上形成金属膜46，从而在晶片的侧表面上电连接金属基膜。阴极48电连接金属膜46。之后，所得到的晶片基本上以第一种方法的相同方式在上述电镀装置101中进行电镀处理(参见图7)。
在第一种传统方法中，在电镀装置中电镀处理期间镀液穿过为阴极连接而设置的开口，从而电镀电流不均匀地供给除凸起电极形成区以外的区域。因此，通过电镀无用的金属化层形成在不想要的区域，所得到的凸起电极的高度不均匀。
在用要去除的阴极穿透光致抗蚀剂膜时，难以控制光致抗蚀剂膜的去除。如果光致抗蚀剂膜的去除过量，则会发生上述问题。如果光致抗蚀剂膜的去除不足，又不能在阴极与金属基膜之间充分形成电连接，导致电镀电流的不均匀供给。因此，所得的凸起电极的高度不均匀。
在第二种传统方法中，在晶片的侧表面上曝露金属基膜，从而镀液容易与晶片的侧表面接触。因此，在晶片的侧表面上形成无用的金属化层，所得到的凸起电极的高度不均匀。
在第三种方法中，阴极与晶片的背表面上形成的金属膜连接，从而电镀电流经晶片的边缘供给凸起电极形成区。由于晶片的边缘与形成在晶片上的半导体集成电路中的每个凸起形成区之间的距离不同，在凸起形成区中产生的电镀电位不同。
此外，由于晶片上的半导体集成电路表面上的台阶，金属基膜的厚度变化，从而金属基膜的电阻根据晶片上的位置发生改变。由于这些问题，供给金属基膜的电镀电流安培数根据晶片上的位置发生改变，从而所得到的凸起电极的高度不均匀。
在第一种到第三种传统方法中，共同途径是经过晶片边缘供给电镀电流，结果所提供的电镀电流安培数根据晶片上的位置发生改变。因此，第一种到第三种方法在晶片上不能形成均匀高度的凸起电极。
在6英寸晶片上形成高度约20μm的凸起电极，例如，在第一种传统方法中凸起电极的最大高度变化约6μm，第二种方法中约5μm，而第三种方法中约4μm。
鉴于上述情况，本发明致力于具有均匀高度的凸起电极的半导体集成电路及其制备工艺，其中在形成凸起电极的电镀工艺过程中电镀电流均匀供给晶片上。
发明概述
按照本发明，提供半导体集成电路，半导体集成电路包括：半导体衬底(晶片)，具有分别限定在其正表面上的多个凸起电极形成区和凸起电极非形成区；第一电极焊盘，形成在凸起电极非形成区中；第二电极焊盘，形成在每个凸起电极形成区中；以及凸起电极，形成在每个第二电极焊盘上；其中在利用电镀形成凸起电极中第一电极焊盘用于将电镀电流经过半导体衬底供给第二电极焊盘。
附图简述
图1是说明按照本发明实施例1的半导体集成电路的截面图；
图2(a)--2(e)和图3(f)以及3(g)是解释图1所示半导体集成电路的凸起电极形成方法的工艺图；
图4是说明在按照实施例1的制备方法形成的凸起电极的高度变化与传统制备方法形成的凸起电极的高度变化之间的比较图；
图5按照本发明实施例2的制凸起电极制备方法中半导体集成电路半成品的截面图；
图6是解释传统凸起电极形成方法的图；
图7是解释传统凸起电极形成方法的图，晶片放置在电镀装置中；
图8是解释传统凸起电极形成方法的图；和
图9是解释传统凸起电极形成方法的图。
发明详述
按照本发明的一个方面，提供半导体集成电路，半导体集成电路包括：半导体衬底(晶片)，具有分别限定在其正表面上的多个凸起电极形成区和凸起电极非形成区；第一电极焊盘，形成在凸起电极非形成区中；第二电极焊盘，形成在每个凸起电极形成区中；以及凸起电极，形成在每个第二电极焊盘上；其中在利用电镀形成凸起电极中第一电极焊盘用于将电镀电流经过半导体衬底供给第二电极焊盘。
在所发明的半导体集成电路中，半导体衬底在其内部形成集成电路。
形成在每个第二电极焊盘上的凸起电极经布线图形与集成电路电连接。
由于凸起电极用于把半导体集成电路与安装衬底的外部布线图形、引线框架的外部终端等电连接，凸起电极经常设置在半导体衬底的边缘。
按照本发明，电镀电流经过半导体衬底和用于供给电镀电流的第一电极焊盘从半导体衬底的背表面提供给第二电极焊盘。
在这种情况下，电镀电流总量从半导体衬底的背表面经过半导体衬底和第一电极焊盘提供给每个第二电极焊盘。
另一方面，从半导体衬底的背表面经过半导体衬底、集成电路和布线图形到每个第二电极焊盘的线路电阻如此高，以致于经过所述线路供给的电镀电流量微小。
因此，需要第一电极焊盘具有足够尺寸，以便降低电镀电流的电阻。
所以，优选凸起电极非形成区限定在具有足够尺寸的区域，例如，半导体衬底的边缘。
在本发明的半导体集成电路中，第一电极焊盘可形成在第二电极焊盘的附近。
在本发明的半导体集成电路中，凸起电极非形成区可包括分别形成有第一电极焊盘的多个凸起电极非形成区。在这种情况下，优选第一电极焊盘的数目等于第二电极焊盘，从而每个第一电极焊盘与每个第二电极焊盘相邻。
对于这种结构，当电镀电流从阴极经过与每个凸起电极形成区相邻设置的每个第一电极焊盘供给每个第二电极焊盘时，电镀电流均匀地供给每个第二电极焊盘，从而所得到凸起电极的高度均匀。
在本发明的半导体集成电路中，半导体衬底可包括在半导体衬底的背表面上的金属膜。
对于这种结构，可降低从阴极供给的电镀电流的电阻。
按照本发明的另一方面，提供本发明的半导体集成电路的制备方法，该方法包括如下步骤：在半导体衬底(晶片)的正表面上限定多个凸起电极形成区和凸起电极非形成区，凸起电极形成区与半导体衬底绝缘，凸起电极非形成区与半导体衬底相导电；在凸起电极非形成区中形成第一电极焊盘；在每个凸起电极形成区中形成第二电极焊盘；形成导电层，用于连接在半导体衬底上的第一电极焊盘和第二电极焊盘；用光致抗蚀剂膜覆盖除第二电极焊盘之外的半导体衬底的正表面；经过半导体衬底、第一电极焊盘和导电层，从半导体衬底的背表面将电镀电流供给第二电极焊盘；利用电镀，在每个第二电极焊盘上形成凸起电极；以及从半导体衬底去除光致抗蚀剂膜和导电层。
在本发明的制备方法中，限定凸起电极非形成区的步骤可以包括：在半导体衬底的正表面上限定多个凸起电极非形成区，以及形成第一电极焊盘的步骤可以包括：在每个凸起电极非形成区中形成第一电极焊盘。
在本发明的制备工艺中，形成第一电极焊盘的步骤可包括在第二电极焊盘附近形成第一电极焊盘的步骤。
本发明的制备方法还可包括在半导体衬底的背表面上形成金属膜的步骤。在这种情况下，电镀电流可经过金属膜提供。
此外，按照本发明的另一方面，提供半导体集成电路，半导体集成电路包括：半导体衬底(晶片)，具有分别限定在其表面上的凸起电极形成区和凸起电极非形成区；第一电极焊盘，形成在凸起电极非形成区中；第二电极焊盘，形成在每个凸起电极形成区中；以及凸起电极，形成在第二电极焊盘上；其中在利用电镀形成凸起电极中第一电极焊盘用于将电镀电流经过半导体衬底供给第二电极焊盘。
实施例
参考附图，此后将通过实施例详细描述本发明。应当理解，本发明并不限定于具体实施例。
实施例1
参考图1-4，将描述按照本发明实施例1的半导体集成电路及其制备方法。图1是说明按照本发明实施例1的半导体集成电路的截面图，而图2(a)-2(e)以及图3(f)和3(g)是解释图1所示的半导体集成电路的制备方法的工艺图。图4是说明按照实施例1的制备方法形成的凸起电极的高度变化与传统制备方法形成的凸起电极的高度变化之间的比较图。在如下实施例中，同一元件用相同标号表示。
如图1所示，按照本发明实施例1的半导体集成电路13包括：晶片(半导体衬底)1，具有分别限定在其正表面上的多个凸起电极形成区A和凸起电极非形成区B；第一电极焊盘12，形成在凸起电极非形成区B中；第二电极焊盘3，形成在每个凸起电极形成区A中；以及凸起电极7，形成在每个第二电极焊盘3上。在利用电镀形成凸起电极7中第一电极焊盘12用于将电镀电流从晶片1的背表面经过晶片1供给第二电极焊盘3。
具体而言，在晶片1上设置绝缘膜2，而在绝缘膜2上设置第二电极焊盘3。第二电极焊盘3被保护膜4部分保护，而金属基膜5位于凸起电极7和第二电极焊盘3之间。
晶片1在其内部形成集成电路(未示出)。布线图形(未示出)从第二电极焊盘3延伸到集成电路，并经过在绝缘膜2开口的接触孔(未示出)与集成电路电连接。
最后，每个凸起电极7经布线图形与集成电路电连接。
参考图2和3，将解释形成图1所示实施例1的半导体集成电路13的凸起电极7的方法。凸起电极形成方法采用与普通半导体集成电路制备方法中相同的工艺条件，在此不详细描述。
如图2(a)所示，通过CVD方法在含有集成电路的晶片1的整个正表面上形成厚度约1μm的绝缘膜2，然后，为形成凸起电极非形成区B，利用光刻技术在凸起电极形成区A的附近的绝缘膜2中形成开口。
凸起电极非形成区B的尺寸和形状基本上与该实施例中将形成的凸起电极7(参见图1)相同，例如，40μm×40μm正方形，以便允许足够电镀电流通过。
然后，利用溅射法在晶片1的整个正表面上形成金属膜，并通过光刻技术和蚀刻技术进行构图，以形成第二电极焊盘3和供给电镀电流的第一电极焊盘12，如图2(b)所示。第一电极焊盘12直接形成在晶片1上，与晶片1电连接。
如图2(c)所示，在所得到的晶片上形成厚度约1μm的保护膜4，开口形成在保护膜4中，以曝露第二电极焊盘3和第一电极焊盘12的一部分。
又通过溅射法，在所得到的晶片上形成由单金属或多种金属组成的金属基膜5，如图2(d)所示。
如图2(e)所示，光致抗蚀剂膜6形成在金属基膜5上，开口形成在凸起电极形成区A的光致抗蚀剂膜6中。
之后，所得到的晶片1放置在电镀装置101中，如图3(f)所示。放置晶片1使得其凸起电极形成表面朝下面对阳极10，并且阴极8连接到与凸起电极形成表面相对的晶片1背表面。
在电镀装置101中，镀液9从装置内下侧朝凸起形成表面喷注，然后从晶片1的边缘放出到电镀装置101外面。
在这种情况下，在阳极10和阴极8之间施加电压，从而经过与凸起电极形成区A相邻的第一电极焊盘12，将电镀电流提供给金属基膜5，如图3(g)。由此，形成凸起电极7。
然后，去除光致抗蚀剂膜6，利用凸起电极7充当掩模，去除金属基膜5的一部分。由此，制备出图1所示的半导体集成电路13。
参考图4，将解释按照实施例1的制备工艺形成的凸起电极7的高度变化和第一到第三传统方法形成的凸起电极的高度变化(参见图7-9)。
按照实施例1的制备方法在包含集成电路的5英寸晶片和6英寸晶片上每个都形成多个20-μm高度的凸起电极，晶片上的凸起电极的最大高度变化压缩到2-3μm，如图4的线(a)所示。
利用第一到第三传统方法在包含集成电路的5英寸晶片和6英寸晶片上每个都形成多个20-μm高度的凸起电极，另一方面，晶片上的凸起电极的最大高度变化是4-6μm，如图4的线(b)所示。
通常，在半导体集成电路安装过程中，要求凸起电极的高度变化抑制在不大于4μm。利用按照实施例1的制备方法形成的凸起电极的高度变化满足该要求。
实施例2
参考图5，将解释按照本发明实施例2的半导体集成电路。图5是按照本发明实施例2的凸起电极形成方法中的半导体集成电路半成品(对应于实施例1的图3(g))的截面图。
如图5所示，按照本发明的实施例2的半导体集成电路14包括位于晶片1的整个背表面上的金属膜11。金属膜11用作连接阴极8，并与金属基膜5电连接。半导体集成电路14的其它结构与如上所述的实施例1相同。
对于位于晶片1的整个背表面上的金属膜11，可降低为形成凸起电极7而从阴极8供给电镀电流的电阻。
按照本发明，第一电极焊盘位于凸起电极非形成区中，以便在通过电镀形成凸起电极中经过半导体衬底将电镀电流提供给第二电极焊盘。因此，可在半导体衬底(晶片)上均匀提供电镀电流，从而半导体集成电路的凸起电极的高度均匀。

Claims (9)

1.一种半导体集成电路，包括：
半导体衬底，具有分别限定在其正表面上的多个凸起电极形成区和凸起电极非形成区；
第一电极焊盘，形成在凸起电极非形成区中；
第二电极焊盘，形成在每个凸起电极形成区中；以及
凸起电极，形成在每个第二电极焊盘上；
其中在利用电镀形成凸起电极中第一电极焊盘用于将电镀电流经过半导体衬底供给第二电极焊盘。
2.按照权利要求1所述的半导体集成电路，其中凸起电极非形成区包括分别形成有第一电极焊盘的多个凸起电极非形成区。
3.按照权利要求1所述的半导体集成电路，第一电极焊盘形成在第二电极焊盘的附近。
4.按照权利要求1所述的半导体集成电路，半导体衬底包括在半导体衬底的背表面上的金属膜。
5.一种制备如权利要求1的半导体集成电路的方法，该方法包括如下步骤：
在半导体衬底(晶片)的正表面上限定多个凸起电极形成区和凸起电极非形成区，凸起电极形成区与半导体衬底绝缘，凸起电极非形成区与半导体衬底相导电；
在凸起电极非形成区中形成第一电极焊盘；
在每个凸起电极形成区中形成第二电极焊盘；
形成导电层，用于在半导体衬底上连接第一电极焊盘和第二电极焊盘；
用光致抗蚀剂膜覆盖除第二电极焊盘之外的半导体衬底的正表面；
经过半导体衬底、第一电极焊盘和导电层，从半导体衬底的背表面将电镀电流供给第二电极焊盘；
利用电镀，在每个第二电极焊盘上形成凸起电极；以及
从半导体衬底去除光致抗蚀剂膜和导电层。
6.按照权利要求5所述的方法，其中限定凸起电极非形成区的步骤包括在半导体衬底的正表面上限定多个凸起电极非形成区的步骤，而形成第一电极焊盘的步骤包括在每个凸起电极非形成区中形成第一电极焊盘的步骤。
7.按照权利要求5所述的方法，其中形成第一电极焊盘的步骤包括在第二电极焊盘的附近形成第一电极焊盘的步骤。
8.按照权利要求5所述的方法，还包括在半导体衬底的背表面上形成金属膜的步骤，
其中电镀电流经金属膜提供。
9.一种半导体集成电路，包括：
半导体衬底，具有分别限定在其表面上的凸起电极形成区和凸起电极非形成区；
第一电极焊盘，形成在凸起电极非形成区中；
第二电极焊盘，形成在每个凸起电极形成区中；以及
凸起电极，形成在第二电极焊盘上；
其中在利用电镀形成凸起电极中第一电极焊盘用于将电镀电流经过半导体衬底供给第二电极焊盘。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437956C (zh) * 2003-04-28 2008-11-26 松下电器产业株式会社 半导体器件的制造方法
CN100446244C (zh) * 2003-05-15 2008-12-24 财团法人熊本高新技术产业财团 半导体芯片安装体及其制造方法
CN100449696C (zh) * 2004-11-02 2009-01-07 夏普株式会社 微细孔电镀和金凸起形成方法、半导体器件及其制造方法
CN100459067C (zh) * 2004-05-18 2009-02-04 日本电信电话株式会社 导电性半导体衬底上的电极焊盘

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6861749B2 (en) * 2002-09-20 2005-03-01 Himax Technologies, Inc. Semiconductor device with bump electrodes
KR100618543B1 (ko) 2004-06-15 2006-08-31 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) * 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7452803B2 (en) 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
CN1901162B (zh) 2005-07-22 2011-04-20 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
WO2007023747A1 (ja) * 2005-08-23 2007-03-01 Rohm Co., Ltd. 半導体チップおよびその製造方法ならびに半導体装置
US7397121B2 (en) * 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
JP2009141089A (ja) * 2007-12-06 2009-06-25 Renesas Technology Corp 半導体装置の製造方法
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
KR101762657B1 (ko) 2011-01-31 2017-07-31 삼성전자주식회사 도전 패턴 구조물 및 이의 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01110751A (ja) 1987-10-23 1989-04-27 Seiko Instr & Electron Ltd めっき方法
JPH0354829A (ja) 1989-07-21 1991-03-08 Fuji Electric Co Ltd 集積回路装置用バンプ電極の電解めっき方法
US6406751B1 (en) * 1990-06-08 2002-06-18 Knp Papier B.V. Apparatus and a process for preventing stalagmite formation in the paper coating operation
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
JPH1197573A (ja) * 1997-09-19 1999-04-09 Sony Corp 半導体パッケージ
JP3971500B2 (ja) * 1998-02-20 2007-09-05 ソニー株式会社 半導体素子実装用配線基板の製造方法
JP2000232078A (ja) * 1999-02-10 2000-08-22 Toshiba Corp メッキ方法及びメッキ装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437956C (zh) * 2003-04-28 2008-11-26 松下电器产业株式会社 半导体器件的制造方法
CN100456444C (zh) * 2003-04-28 2009-01-28 松下电器产业株式会社 布线基板及其制造方法和半导体器件及其制造方法
CN100446244C (zh) * 2003-05-15 2008-12-24 财团法人熊本高新技术产业财团 半导体芯片安装体及其制造方法
CN100459067C (zh) * 2004-05-18 2009-02-04 日本电信电话株式会社 导电性半导体衬底上的电极焊盘
CN100449696C (zh) * 2004-11-02 2009-01-07 夏普株式会社 微细孔电镀和金凸起形成方法、半导体器件及其制造方法

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