JPH01205543A - フリップチップ接合用ｌｓｉ素子チップ - Google Patents
フリップチップ接合用ｌｓｉ素子チップInfo
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- JPH01205543A JPH01205543A JP63028936A JP2893688A JPH01205543A JP H01205543 A JPH01205543 A JP H01205543A JP 63028936 A JP63028936 A JP 63028936A JP 2893688 A JP2893688 A JP 2893688A JP H01205543 A JPH01205543 A JP H01205543A
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- JP
- Japan
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- chip
- flip
- lsi
- mounting
- electrode pads
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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- Microelectronics & Electronic Packaging (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高密度実装及び電気信号伝達の高速化に有効なフリップ
チップ接合用に有用なＬＳＩ素子チップに関し、 ＬＳＩ素子チップ側と回路配線基板側とで接続されない
電極パッドを生ずることのないフリップチップ接合用Ｌ
ＳＩ素子チップを提供することを目的とし、 ＬＳＩ素子チップの動作テスト時及び実装用の二種類の
電極パッドを一つのＬＳＩ素子チップ上に設けて動作テ
スト時と実装時に別の電極パッドを使用するように１．
、 Ｓ Ｉ素子チップを構成する。
チップ接合用に有用なＬＳＩ素子チップに関し、 ＬＳＩ素子チップ側と回路配線基板側とで接続されない
電極パッドを生ずることのないフリップチップ接合用Ｌ
ＳＩ素子チップを提供することを目的とし、 ＬＳＩ素子チップの動作テスト時及び実装用の二種類の
電極パッドを一つのＬＳＩ素子チップ上に設けて動作テ
スト時と実装時に別の電極パッドを使用するように１．
、 Ｓ Ｉ素子チップを構成する。
Ｃ産業上の利用分野〕
本発明は高密度実装及び電気信号伝送の高速化に有効な
フリップチップ接合用ＬＳＩ素子チップに関する。
フリップチップ接合用ＬＳＩ素子チップに関する。
ＬＳＩ素子のフリップチップ接合は、高密度実装及び伝
送の高速化に有効である。しかしながら、ＬＳＩ素子の
動作テストのために、−度テス１〜用の基板上にＬＳＩ
素子をフリップチップ接合した後に、これらの素子を取
りはずして、再び実際の基板上にはんだ付けにより実装
させようとすると、第１図（ａ）に示したように、回路
配線基板及びＬ ＳＩチップ１上乙こ多数設けられた電
極パッド」二のはんだ２及び３上の（はんだ）量がパッ
ド間でばらつくため、第１図（ｂ）に示すように、リフ
ロー（再び溶かずこと）後に、ＬＳＩ千ツブ１側と回路
配線基板側で接続されない電極パッドがでてくるという
問題があった。
送の高速化に有効である。しかしながら、ＬＳＩ素子の
動作テストのために、−度テス１〜用の基板上にＬＳＩ
素子をフリップチップ接合した後に、これらの素子を取
りはずして、再び実際の基板上にはんだ付けにより実装
させようとすると、第１図（ａ）に示したように、回路
配線基板及びＬ ＳＩチップ１上乙こ多数設けられた電
極パッド」二のはんだ２及び３上の（はんだ）量がパッ
ド間でばらつくため、第１図（ｂ）に示すように、リフ
ロー（再び溶かずこと）後に、ＬＳＩ千ツブ１側と回路
配線基板側で接続されない電極パッドがでてくるという
問題があった。
従って、本発明は高密度実装及び電気信号伝送の高速化
に有効なＬＳＴ素子のフリップチップ接合に際し、ＬＳ
Ｉ素子チップ側と回路配線基板側とで接続されない電極
パッドを生ずることのないフリップチップ接合用ＬＳＩ
素子チップを提供することを目的とする。
に有効なＬＳＴ素子のフリップチップ接合に際し、ＬＳ
Ｉ素子チップ側と回路配線基板側とで接続されない電極
パッドを生ずることのないフリップチップ接合用ＬＳＩ
素子チップを提供することを目的とする。
〔課題を解決するだめの手段及びその作用〕本発明によ
れば、フリップチップ接合用ＬＳＩ素子チップにおいて
、ＬＳＩ素子の動作テスト用及び実装用の二種類の電極
パッドを一つのＬＳＩ素子チップ上に設けて動作テスＩ
−時と実装時に別の電極パッドを使用するようにしたフ
リップチップ接合用ＬＳＩ素子チップが提供される。
れば、フリップチップ接合用ＬＳＩ素子チップにおいて
、ＬＳＩ素子の動作テスト用及び実装用の二種類の電極
パッドを一つのＬＳＩ素子チップ上に設けて動作テスＩ
−時と実装時に別の電極パッドを使用するようにしたフ
リップチップ接合用ＬＳＩ素子チップが提供される。
本発明によれば、前記した従来技術の問題点を解決する
ために、Ｌ Ｓ Ｉ素子４上の電極パッドを第２図の断
面図及び第３図の平面図に示す構造とした。
ために、Ｌ Ｓ Ｉ素子４上の電極パッドを第２図の断
面図及び第３図の平面図に示す構造とした。
従来の電極パッド５は、第４図に示すように、１、３
Ｉ素子上に１つずつ並べられて配置されているが、本発
明では第２図に示すように、１つの細長い電極パッド６
が絶縁膜７によって２分割されていて、内外二つの電極
パッド８及び９が存在する。本発明では、この内外ニ、
つのパッド８及び９を用いて、以下に示す工程により、
Ｌ Ｓ Ｉ素子４の動作テスト及び実装を行うことがで
きる。なお、１０は配線層を示す。
Ｉ素子上に１つずつ並べられて配置されているが、本発
明では第２図に示すように、１つの細長い電極パッド６
が絶縁膜７によって２分割されていて、内外二つの電極
パッド８及び９が存在する。本発明では、この内外ニ、
つのパッド８及び９を用いて、以下に示す工程により、
Ｌ Ｓ Ｉ素子４の動作テスト及び実装を行うことがで
きる。なお、１０は配線層を示す。
本発明に従ってＬ Ｓ Ｉ素子の動作テスト及び実装を
行う工程の一例を第５図（ａ）〜（ｅ）に示す。即ち、
先ず、第５回（ａ）に示すように、蒸着等の手段を用い
て電極パッド１１及び１２上にばんだを盛ったＬＳＩチ
ンプ］３及びはんた１４を盛った動作テスト用基板１５
を用意する。この第５図（ａ）の例では第２図や第３図
におりる内外二つの電極パッドのうち、内側の電極パッ
ド８をテスト用、外側の電極パッド９を実装用としたか
、実際にはどちらでも問題がないことはいうまでもない
。
行う工程の一例を第５図（ａ）〜（ｅ）に示す。即ち、
先ず、第５回（ａ）に示すように、蒸着等の手段を用い
て電極パッド１１及び１２上にばんだを盛ったＬＳＩチ
ンプ］３及びはんた１４を盛った動作テスト用基板１５
を用意する。この第５図（ａ）の例では第２図や第３図
におりる内外二つの電極パッドのうち、内側の電極パッ
ド８をテスト用、外側の電極パッド９を実装用としたか
、実際にはどちらでも問題がないことはいうまでもない
。
次に第５１ｍ（＋））に示すように、フリップチップは
んだ付けして動作テストを行う。動作テスＢ’ｌｔ、加
熱してはんだを溶かし、第５図（Ｃ）に示すようにＬＳ
Ｉチップ１３をテスト用基板１５から取りはずず。
んだ付けして動作テストを行う。動作テスＢ’ｌｔ、加
熱してはんだを溶かし、第５図（Ｃ）に示すようにＬＳ
Ｉチップ１３をテスト用基板１５から取りはずず。
そして第５図（ｄ）及び（ｅ）に示すように、実装用の
基板１６上にフリップチップはんだ付けする。
基板１６上にフリップチップはんだ付けする。
以下、本発明をその好ましい実施例により更に詳しく説
明するが、本発明の技術的範囲を以下の実施例に限定す
るものでないことばいうまでもない。
明するが、本発明の技術的範囲を以下の実施例に限定す
るものでないことばいうまでもない。
厚さ５００ μｍのシリコンチップ１７上に第６図のよ
うな電極パッド１８を形成した。第６図の左下すみ部を
拡大したのが第７図であり、またこれらのうちの−組み
の電極パッド１８の断面を模式的に示したのが第８図で
ある（但し、インジウム蒸着後）。
うな電極パッド１８を形成した。第６図の左下すみ部を
拡大したのが第７図であり、またこれらのうちの−組み
の電極パッド１８の断面を模式的に示したのが第８図で
ある（但し、インジウム蒸着後）。
第８図において、配線層１９はＣｕ （６０００Ａ）
／Ｔｉ（１，０００人）（注：シリコン上にＴｉ、 Ｃ
ｕの順に積層）、また電極パッド１８のメタライズは、
Ａｕ （１０００人）／ Ｎｉ （２０００人） 、
５ｉ０２絶縁膜２０の厚さは８０００人、ポリイミド絶
縁膜２１の厚さは２μｍとした。はんだ２２はインジウ
ムとし、５０μｍの高さに蒸着した。
／Ｔｉ（１，０００人）（注：シリコン上にＴｉ、 Ｃ
ｕの順に積層）、また電極パッド１８のメタライズは、
Ａｕ （１０００人）／ Ｎｉ （２０００人） 、
５ｉ０２絶縁膜２０の厚さは８０００人、ポリイミド絶
縁膜２１の厚さは２μｍとした。はんだ２２はインジウ
ムとし、５０μｍの高さに蒸着した。
一方、テスト用及び実装用基板２４はアルミナ製（３０
Ｘ３０Ｘ０．６７ｍｍ）とし、第６図に対応して第９図
に示すようなパターンを表面に形成した。但し本実施例
では第６図のチップ上における−組みの電極パッド１８
のうち、内側をテスト用、外側を実装用として用い、そ
れぞれの電極パッドに対応した基板を作製した。隣接す
る二つの電極パッドの断面を模式的に示したのが第１０
図である。配線層２７は、電極パッドを兼ねており、メ
タライズ構成は八ｕ （１０００人） ／ Ｎｉ （
２０００人） ／Ｃｕ （６０００人）／Ｔｉ（５００
人）とした。ガラス絶縁膜２５の厚さは５μｍ、インジ
ウムハンプ２６の高さは５０μｍとした。
Ｘ３０Ｘ０．６７ｍｍ）とし、第６図に対応して第９図
に示すようなパターンを表面に形成した。但し本実施例
では第６図のチップ上における−組みの電極パッド１８
のうち、内側をテスト用、外側を実装用として用い、そ
れぞれの電極パッドに対応した基板を作製した。隣接す
る二つの電極パッドの断面を模式的に示したのが第１０
図である。配線層２７は、電極パッドを兼ねており、メ
タライズ構成は八ｕ （１０００人） ／ Ｎｉ （
２０００人） ／Ｃｕ （６０００人）／Ｔｉ（５００
人）とした。ガラス絶縁膜２５の厚さは５μｍ、インジ
ウムハンプ２６の高さは５０μｍとした。
ここで、第５図の工程にのっとって、シリコンチップ１
７とアルミナ基板２４をフリップチップ接合すると、第
６図及び第９図に示されたパターンの配線層により、各
はんだ接合部が直列につながる。
７とアルミナ基板２４をフリップチップ接合すると、第
６図及び第９図に示されたパターンの配線層により、各
はんだ接合部が直列につながる。
従って、各はんだ接合部が確実にコンタクトされていれ
ば、第９図の導通確認用ランド２３と抵抗計の接続Ｑこ
より、導通を確かめることができる。
ば、第９図の導通確認用ランド２３と抵抗計の接続Ｑこ
より、導通を確かめることができる。
以上述べたシリコンチップ及びテスＩ〜用基板を、Ｎ２
雰囲気のコンベア炉で、２００°Ｃで第５図（ａ）及び
（ｂ）の工程でフリップチップはんだ付げした。その後
、導通確認用ランド２３により導通を確認した。
雰囲気のコンベア炉で、２００°Ｃで第５図（ａ）及び
（ｂ）の工程でフリップチップはんだ付げした。その後
、導通確認用ランド２３により導通を確認した。
次に第５図（Ｃ）のようにして接合体を２００°Ｃに加
熱することによりインジウムを再溶融させ、千ツブと基
板を引き離した。次に、第５図（ｄ）に示すように実装
用基板上にチップをのせ、第５図（ｅ）に示ずよ・うに
再び２００°Ｃでフリップチップはんだ付けし、再度導
通を確認した。
熱することによりインジウムを再溶融させ、千ツブと基
板を引き離した。次に、第５図（ｄ）に示すように実装
用基板上にチップをのせ、第５図（ｅ）に示ずよ・うに
再び２００°Ｃでフリップチップはんだ付けし、再度導
通を確認した。
本実施例により、本発明の電極パッド構成および工程に
より、実装後、接続されない電極パッドが生じないこと
を電気的導通により確認した。
より、実装後、接続されない電極パッドが生じないこと
を電気的導通により確認した。
以］−説明したように、本発明によれば、−度テスト用
基板上にフリップチップ接合したＬＳＩ素子チップを取
りばずし、再び実装用基板１−にフリップチップ接合し
ても、動作テスト用及び実装用の二つの電極パッドをＬ
Ｓ Ｉチップに設けであるのではんだ接合部の接続信
頼性を損うことがない。
基板上にフリップチップ接合したＬＳＩ素子チップを取
りばずし、再び実装用基板１−にフリップチップ接合し
ても、動作テスト用及び実装用の二つの電極パッドをＬ
Ｓ Ｉチップに設けであるのではんだ接合部の接続信
頼性を損うことがない。
第１Ｍは（ａ）及び（ｂ）は従来のＬＳＩ素子チップ接
合におりる問題点を示す説明図であり、第２図及び第３
図は、それぞれ、本発明に従ったＬＳＩ素子上の電極パ
ッドの構造を示す断面図及び平面図であり、 第４図は従来のＬＳＴ素了素子電極パッドの構造を示す
平面図であり、 第５１１（ａ）〜（ｅ）は本発明に従ってＬＳＩ素子の
動作テスＩ−及び実装を行う工程を示す説明図であり、
第６図は実施例においてシリコンチップ上に電極パ・７
ドを形成した状態を示す平面図であり、第７図は第６図
の左下ずみ部を拡大した図面であり、 第８回は第７図のｘ−ｘ’断面を示す断面図であり、 第９図は本発明の実施例のテスト用及び実装用基板パタ
ーンを示す平面図であり、 第１０図ばテスト用及び実装用基板の隣接電極パノドの
断面を模式的に示した図面である。 １・・・ＬＳＩチップ、 ２．３・・・電極パッド上のはんだ、 ４・・・ＬＳＩ素子、５・・・電極パッド、６・・・電
極パッドのメラタイズ、７・・・絶縁膜、訃・・内側電
極パッド、９・・・外側電極パ・ノド、１０・・・配線
層、１１・・・内側の電極パッド上のはんだ、１２・・
・外側の電極パッド」二のはんだ、１３・・・ＬＳＩチ
ップ、１４・・・基板上のはんだ、１５・・・動作ナス
１一基板板、１６・・・実装用基板、１７・・・シリコ
ンチップ、１８・・・電極パッド、１９・・・配線層、
２０・・・絶縁Ｓ、Ｏ２膜、２１・・・絶縁ポリイミド
膜、２２・・・インジウムばんだ、２３・・・導通確認
用ランド、 ２４・・・テスト用及び実装用基板、２５・・・ガラス
絶縁膜、２６・・・インジウムはんだ、２７・・・配線
層兼電極パッド。 第 １図 第２図 第３図 １・・ＬＳＩチップ ２・・・電極パノド−ヒのけんた ３・・・電極・やノドＬのはんだ ４ ・ ＬＳＩ素子 ６・・・電極パッドのメタライズ ７・・・絶縁膜 １０・・・配線層 第４図 ５・・・電極・ぐノド ８・・・内側の電極パッド ９・・・外側の電極・ぐノド 第５図 １４・・・基板上のけんだ １５・・・動作テスト用基板 １６・・・実装用基板 第７図 第９図 第８図 ２２・・インノウムばんた 第１０図 ２３・・・導通確認用ランド ２４・・・アルミナ ２５・・・ガラス絶縁膜 ２６・・・インノウム蒸着パンゾ ２７・・・配線層兼電極パッド
合におりる問題点を示す説明図であり、第２図及び第３
図は、それぞれ、本発明に従ったＬＳＩ素子上の電極パ
ッドの構造を示す断面図及び平面図であり、 第４図は従来のＬＳＴ素了素子電極パッドの構造を示す
平面図であり、 第５１１（ａ）〜（ｅ）は本発明に従ってＬＳＩ素子の
動作テスＩ−及び実装を行う工程を示す説明図であり、
第６図は実施例においてシリコンチップ上に電極パ・７
ドを形成した状態を示す平面図であり、第７図は第６図
の左下ずみ部を拡大した図面であり、 第８回は第７図のｘ−ｘ’断面を示す断面図であり、 第９図は本発明の実施例のテスト用及び実装用基板パタ
ーンを示す平面図であり、 第１０図ばテスト用及び実装用基板の隣接電極パノドの
断面を模式的に示した図面である。 １・・・ＬＳＩチップ、 ２．３・・・電極パッド上のはんだ、 ４・・・ＬＳＩ素子、５・・・電極パッド、６・・・電
極パッドのメラタイズ、７・・・絶縁膜、訃・・内側電
極パッド、９・・・外側電極パ・ノド、１０・・・配線
層、１１・・・内側の電極パッド上のはんだ、１２・・
・外側の電極パッド」二のはんだ、１３・・・ＬＳＩチ
ップ、１４・・・基板上のはんだ、１５・・・動作ナス
１一基板板、１６・・・実装用基板、１７・・・シリコ
ンチップ、１８・・・電極パッド、１９・・・配線層、
２０・・・絶縁Ｓ、Ｏ２膜、２１・・・絶縁ポリイミド
膜、２２・・・インジウムばんだ、２３・・・導通確認
用ランド、 ２４・・・テスト用及び実装用基板、２５・・・ガラス
絶縁膜、２６・・・インジウムはんだ、２７・・・配線
層兼電極パッド。 第 １図 第２図 第３図 １・・ＬＳＩチップ ２・・・電極パノド−ヒのけんた ３・・・電極・やノドＬのはんだ ４ ・ ＬＳＩ素子 ６・・・電極パッドのメタライズ ７・・・絶縁膜 １０・・・配線層 第４図 ５・・・電極・ぐノド ８・・・内側の電極パッド ９・・・外側の電極・ぐノド 第５図 １４・・・基板上のけんだ １５・・・動作テスト用基板 １６・・・実装用基板 第７図 第９図 第８図 ２２・・インノウムばんた 第１０図 ２３・・・導通確認用ランド ２４・・・アルミナ ２５・・・ガラス絶縁膜 ２６・・・インノウム蒸着パンゾ ２７・・・配線層兼電極パッド
Claims (1)
- １、フリップチップ接合用ＬＳＩ素子チップにおいて、
ＬＳＩ素子の動作テスト用及び実装用の二種類の電極パ
ッドを一つのＬＳＩ素子チップ上に設けて動作テスト時
と実装時に別の電極パッドを使用するようにしたフリッ
プチップ接合用ＬＳＩ素子チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028936A JPH01205543A (ja) | 1988-02-12 | 1988-02-12 | フリップチップ接合用ｌｓｉ素子チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028936A JPH01205543A (ja) | 1988-02-12 | 1988-02-12 | フリップチップ接合用ｌｓｉ素子チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205543A true JPH01205543A (ja) | 1989-08-17 |
Family
ID=12262289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028936A Pending JPH01205543A (ja) | 1988-02-12 | 1988-02-12 | フリップチップ接合用ｌｓｉ素子チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525422B1 (en) | 1997-01-20 | 2003-02-25 | Sharp Kabushiki Kaisha | Semiconductor device including bump electrodes |
| JP2005062582A (ja) * | 2003-08-18 | 2005-03-10 | Hitachi Displays Ltd | 表示装置 |
| JP2005322921A (ja) * | 2004-05-04 | 2005-11-17 | Samsung Electronics Co Ltd | バンプテストのためのフリップチップ半導体パッケージ及びその製造方法 |
-
1988
- 1988-02-12 JP JP63028936A patent/JPH01205543A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525422B1 (en) | 1997-01-20 | 2003-02-25 | Sharp Kabushiki Kaisha | Semiconductor device including bump electrodes |
| US6933607B2 (en) | 1997-01-20 | 2005-08-23 | Sharp Kabushiki Kaisha | Semiconductor device with bumps on electrode pads oriented in given direction |
| US7005741B2 (en) | 1997-01-20 | 2006-02-28 | Sharp Kabushiki Kaisha | Liquid crystal display device and/or circuit substrate including bump electrodes and electrode pads |
| JP2005062582A (ja) * | 2003-08-18 | 2005-03-10 | Hitachi Displays Ltd | 表示装置 |
| JP2005322921A (ja) * | 2004-05-04 | 2005-11-17 | Samsung Electronics Co Ltd | バンプテストのためのフリップチップ半導体パッケージ及びその製造方法 |
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