JPS6262533A - 半導体素子の高密度実装方法 - Google Patents
半導体素子の高密度実装方法Info
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H05K3/3421—Leaded components
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明の半導体素子の高密度実装方法は、プリント基板
に半導体素子パッケージが実装される際、両者間に所望
の間隔が形成される構造になっている。
に半導体素子パッケージが実装される際、両者間に所望
の間隔が形成される構造になっている。
このため該間隔を利用して、例えば改造ワイヤによる追
加配線等を行うことができるので、プリント板の高密度
実装化が実現できる。
加配線等を行うことができるので、プリント板の高密度
実装化が実現できる。
本発明は半導体素子パンケージの実装方法の改良に係り
、特にプリント板の高密度実装化を目的として開発され
た半導体素子の高密度実装方法に関する。
、特にプリント板の高密度実装化を目的として開発され
た半導体素子の高密度実装方法に関する。
第3図の構造図に示すように従来型の半導体素子パッケ
ージ2は、プリント基板1のボンディングバソド11と
対向して配設されたバンプ群3が、例えば電気炉等で加
熱されることによって溶融し、半導体素子パッケージ2
とプリント基板1間の電気回路を構成すると同時に機械
的にも両者が結合されるようになっている。
ージ2は、プリント基板1のボンディングバソド11と
対向して配設されたバンプ群3が、例えば電気炉等で加
熱されることによって溶融し、半導体素子パッケージ2
とプリント基板1間の電気回路を構成すると同時に機械
的にも両者が結合されるようになっている。
一般にプリント基板1とバンプ接合によりボンディング
されるフリップチップタイプの半導体素子パッケージ2
は、他のボンディング方式よりも高密度の実装が可能で
ある。
されるフリップチップタイプの半導体素子パッケージ2
は、他のボンディング方式よりも高密度の実装が可能で
ある。
しかしながら上記従来の半導体素子パッケージ2のバン
ブ接合方式には下記の問題点がある。
ブ接合方式には下記の問題点がある。
以下それらの問題点を第3図の構造図および第4図の実
装方法図によって説明する。
装方法図によって説明する。
■半導体素子パッケージ2のサイズが大きくなるにつれ
てバンプ群3のピッチpの累積誤差も大きくなり、基板
1側の回路パターンとの間に寸法ズレが生じて相互間の
接合信頼度が低下する。
てバンプ群3のピッチpの累積誤差も大きくなり、基板
1側の回路パターンとの間に寸法ズレが生じて相互間の
接合信頼度が低下する。
■バンブ型式の実装では、半導体素子と基板との熱膨張
率差によって接合部に歪を生じ、接続部に大きな応力が
加わるため接続信頼度に問題がある。
率差によって接合部に歪を生じ、接続部に大きな応力が
加わるため接続信頼度に問題がある。
■半導体素子パッケージ2とプリント基板1間に形成さ
れるギヤツブΔが微小であるため(Δは通常0.5 m
m程度)、該ギヤツブΔ内に、例えば改造用ワイヤ等を
挿入することができない。
れるギヤツブΔが微小であるため(Δは通常0.5 m
m程度)、該ギヤツブΔ内に、例えば改造用ワイヤ等を
挿入することができない。
このため、改造パッド1aを半導体素子パッケージ2の
外周部に配置する必要が生じ、該改造バッド1aのエリ
アが大きくなって実装密度が低下する。
外周部に配置する必要が生じ、該改造バッド1aのエリ
アが大きくなって実装密度が低下する。
■半導体素子パッケージ2のハンプ群3がARRAY構
造配置(例えば基盤目のような配置)になると、半導体
素子パッケージ2の外周部に配置された改造パッド1a
とボンディングバソド11とを接続するための再配線層
1bが必要となり、基板1の層数が増加する。
造配置(例えば基盤目のような配置)になると、半導体
素子パッケージ2の外周部に配置された改造パッド1a
とボンディングバソド11とを接続するための再配線層
1bが必要となり、基板1の層数が増加する。
■浸漬沸騰冷却方式で半導体素子パッケージ2を冷却す
る場合、プリント基板1と半導体素子パッケージ2間の
ギャップΔが狭いので沸騰時に発生する泡が該ギヤツブ
Δ内に閉じ込められ、冷却効率を著しく悪化させる。
る場合、プリント基板1と半導体素子パッケージ2間の
ギャップΔが狭いので沸騰時に発生する泡が該ギヤツブ
Δ内に閉じ込められ、冷却効率を著しく悪化させる。
本発明は、その実施例図面第1図に示すように、半導体
素子パッケージ2とプリント基板1との間隔りが、接続
用ワイヤ5の長さを調節することによって自在に選択で
きる構成になっている。
素子パッケージ2とプリント基板1との間隔りが、接続
用ワイヤ5の長さを調節することによって自在に選択で
きる構成になっている。
このように構成されたものにおいては、プリント基板1
のボンディングパッド11上に直立された接続用コンタ
クト5の先端を半導体素子パッケージ2上のバンプ群3
に位置決めして、例えばりフロー半田付けを行うことに
よりプリント基板1上に半導体素子パッケージ2が所望
の間隔りを保持した状態で実装される。
のボンディングパッド11上に直立された接続用コンタ
クト5の先端を半導体素子パッケージ2上のバンプ群3
に位置決めして、例えばりフロー半田付けを行うことに
よりプリント基板1上に半導体素子パッケージ2が所望
の間隔りを保持した状態で実装される。
従って本発明によれば半導体素子パッケージ2と、プリ
ント基板1との間隔りが接続用コンタクト5の長さを調
節することにより自在に変えられるため、従来構造では
配役が不可能であった改造バッド13の代替としての基
板内接続用パターン12を半導体素子パッケージ2とプ
リント基板1間に設けることができる。
ント基板1との間隔りが接続用コンタクト5の長さを調
節することにより自在に変えられるため、従来構造では
配役が不可能であった改造バッド13の代替としての基
板内接続用パターン12を半導体素子パッケージ2とプ
リント基板1間に設けることができる。
以下図面に示した実施例に基づいて本発明の詳細な説明
する。
する。
第1図は本発明の一実施例を示す高密度実装方法の構成
図である。
図である。
なお企図を通じて同一符号は同一物を示す。
この図に示すように本発明の高密度実装方法は、先ずプ
リント基板1のボンディングパッド11上に先端を偏平
型に形成された接続用コンタクト5がボンディングされ
る。
リント基板1のボンディングパッド11上に先端を偏平
型に形成された接続用コンタクト5がボンディングされ
る。
そしてボンディングされた接続用コンタクト5の他端側
に半導体素子パッケージ2のバンプ群3が位置決めされ
、これらを加熱してバンプ群3を溶融させる、例えばり
フロー半田付は法等により両者を結合する構成になって
いる。
に半導体素子パッケージ2のバンプ群3が位置決めされ
、これらを加熱してバンプ群3を溶融させる、例えばり
フロー半田付は法等により両者を結合する構成になって
いる。
従って本発明によれば2、半導体素子パッケージ2とプ
リント基板1間に所望の間隔りが自動的に形成されるこ
とになり、この間隔りを利用して基板内接続用パターン
12を付設したり、第2図に示す改造ワイヤ13の配線
を行うこと等が可能となる。
リント基板1間に所望の間隔りが自動的に形成されるこ
とになり、この間隔りを利用して基板内接続用パターン
12を付設したり、第2図に示す改造ワイヤ13の配線
を行うこと等が可能となる。
第2図は本発明の細部構造の一例を示す図であって、(
a)は要部平面図、(b)は要部側断面図である。
a)は要部平面図、(b)は要部側断面図である。
同図は第1図に示した所望間隔りのスペースを利用して
改造ワイヤ13の配線を行った例である。
改造ワイヤ13の配線を行った例である。
改造がある場合は、同図に示すように基板内層接続パッ
ド16を改造時のパターン力・71・部エフでカットし
、改造ワイヤボンディングパソド14から改造ワイヤ1
3を配線する。
ド16を改造時のパターン力・71・部エフでカットし
、改造ワイヤボンディングパソド14から改造ワイヤ1
3を配線する。
以上述べた本発明による実装方法は、単にフリ7プチソ
プタイプの半導体素子パッケージに限らず、端子が表面
に突出している型式の所謂SMT型の半導体素子パッケ
ージにも適用できる。
プタイプの半導体素子パッケージに限らず、端子が表面
に突出している型式の所謂SMT型の半導体素子パッケ
ージにも適用できる。
本発明は以上説明したように、半導体素子パッケージと
プリント基板間に所望のギャップが確保されるため、半
導体素子パッケージとプリント基板間に改造ワイヤを付
設することが可能となり、このため改造バンドや再配線
層が省略できるので超高密度の部品実装が実現できる。
プリント基板間に所望のギャップが確保されるため、半
導体素子パッケージとプリント基板間に改造ワイヤを付
設することが可能となり、このため改造バンドや再配線
層が省略できるので超高密度の部品実装が実現できる。
また浸清沸騰冷却時における泡の付着問題も発生せず、
素子の冷却効率が著しく向上する。
素子の冷却効率が著しく向上する。
第1図は本発明の一実施例を示す高密度実装方法の構成
図、 第2図は本発明の細部構造の一例を示す図であって、f
a)は要部平面図、(blは要部側断面図、第3図は従
来の半導体素子パッケージの構造図、第4図は従来の半
導体素子パッケージの実装方法図である。 図中、1はプリント基板、1aは改造パッド、1bは再
配線層、2は半導体素子パッケージ、3はバンプ群、5
は接続用コンタクト、11はポンディングパッド、12
は基板内接続用パターン、13は改造ワイヤ、14は改
造ワイヤボンディング用バンド、16は基板内層接続バ
ンド、17は改造時のパターンカプト部、pはハンプ間
のピッチ、Δは半導体素子パンケージとプリント基板間
に形成された微小間隔、Lは半導体素子パッケージとプ
リンl−基板@ 1 図 z)A’ eEq !m;ξ戸イi、iイダJ第2図
図、 第2図は本発明の細部構造の一例を示す図であって、f
a)は要部平面図、(blは要部側断面図、第3図は従
来の半導体素子パッケージの構造図、第4図は従来の半
導体素子パッケージの実装方法図である。 図中、1はプリント基板、1aは改造パッド、1bは再
配線層、2は半導体素子パッケージ、3はバンプ群、5
は接続用コンタクト、11はポンディングパッド、12
は基板内接続用パターン、13は改造ワイヤ、14は改
造ワイヤボンディング用バンド、16は基板内層接続バ
ンド、17は改造時のパターンカプト部、pはハンプ間
のピッチ、Δは半導体素子パンケージとプリント基板間
に形成された微小間隔、Lは半導体素子パッケージとプ
リンl−基板@ 1 図 z)A’ eEq !m;ξ戸イi、iイダJ第2図
Claims (1)
- バンプ群(3)を介してプリント基板(1)に実装され
る半導体素子パッケージ(2)の実装において、該半導
体素子パッケージ(2)は、プリント基板(1)のボン
ディングパッド(11)上に配設された接続用コンタク
ト(5)に融着するバンプ群(3)を有して成り、該バ
ンプ群(3)を前記ボンディングパッド(11)の所定
の接続用ワイヤ(5)上に位置決めしてリフロー半田付
けを行うことにより、実装された前記半導体素子パッケ
ージ(2)とプリント基板(1)間に所望の間隔が形成
されることを特徴とする半導体素子の高密度実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60203068A JPH0669052B2 (ja) | 1985-09-12 | 1985-09-12 | 半導体素子の高密度実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60203068A JPH0669052B2 (ja) | 1985-09-12 | 1985-09-12 | 半導体素子の高密度実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6262533A true JPS6262533A (ja) | 1987-03-19 |
JPH0669052B2 JPH0669052B2 (ja) | 1994-08-31 |
Family
ID=16467811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60203068A Expired - Fee Related JPH0669052B2 (ja) | 1985-09-12 | 1985-09-12 | 半導体素子の高密度実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0669052B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2622741A1 (fr) * | 1987-11-04 | 1989-05-05 | Nec Corp | Structure pour connexion de substrats a coefficients de dilatation thermique differents |
JPH01170035A (ja) * | 1987-12-02 | 1989-07-05 | Amp Inc | マイクロ入出力ピンおよびその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5728337A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Connecting constructin of semiconductor element |
JPS6151838A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-09-12 JP JP60203068A patent/JPH0669052B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5728337A (en) * | 1980-07-28 | 1982-02-16 | Hitachi Ltd | Connecting constructin of semiconductor element |
JPS6151838A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2622741A1 (fr) * | 1987-11-04 | 1989-05-05 | Nec Corp | Structure pour connexion de substrats a coefficients de dilatation thermique differents |
JPH01170035A (ja) * | 1987-12-02 | 1989-07-05 | Amp Inc | マイクロ入出力ピンおよびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0669052B2 (ja) | 1994-08-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |