JPS63211655A - 半田埋め込みレジストシ−ト - Google Patents
半田埋め込みレジストシ−トInfo
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- JPS63211655A JPS63211655A JP4268387A JP4268387A JPS63211655A JP S63211655 A JPS63211655 A JP S63211655A JP 4268387 A JP4268387 A JP 4268387A JP 4268387 A JP4268387 A JP 4268387A JP S63211655 A JPS63211655 A JP S63211655A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 abstract description 10
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Classifications
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3452—Solder masks
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体チップの実装技術に関し、特に、半導
体チップが塔載される実装基板に関するものである。
体チップが塔載される実装基板に関するものである。
半導体パッケージを塔載するための実装基板上には種々
の配線と、この配線と一体に形成された電極が設けられ
ている。前記電極上には半田層が形成されるが、この半
田層を形成する際に電極間及び配線間がショートしない
ようにするため、電極以外の部分には予じめナイロン等
からなるレジス１一層が設けられる。なお、実装技術に
関しては。
の配線と、この配線と一体に形成された電極が設けられ
ている。前記電極上には半田層が形成されるが、この半
田層を形成する際に電極間及び配線間がショートしない
ようにするため、電極以外の部分には予じめナイロン等
からなるレジス１一層が設けられる。なお、実装技術に
関しては。
例えば、日経マグロウヒル社発行、日経エレクトロニク
ス別冊ｒマイクロデバイセズＪ、１９８４年６月１１日
発行、ｎｏ、２．ｐ１４８〜ｐ１５９に記載されている
。
ス別冊ｒマイクロデバイセズＪ、１９８４年６月１１日
発行、ｎｏ、２．ｐ１４８〜ｐ１５９に記載されている
。
本発明者は前記実装基板を検討した結果、次の問題点を
見出した。
見出した。
前記レジスト層及び半田層は、まず実装基板上にレジス
＋−ＭＩを形成した後それの電極上の部分を開口し、こ
こに半田層を埋め込むようにして形成している。すなわ
ち、レジスト層と半田層は別工程で実装基板上に形成さ
れる。このため、実装基板が完成するまでの工程が長く
なるという問題点があった。
＋−ＭＩを形成した後それの電極上の部分を開口し、こ
こに半田層を埋め込むようにして形成している。すなわ
ち、レジスト層と半田層は別工程で実装基板上に形成さ
れる。このため、実装基板が完成するまでの工程が長く
なるという問題点があった。
本発明の目的は１作業工程を短くすることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち９代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体パッケージを塔載する際に。
実装基板上の電極と前記半導体パッケージのリードを接
続する半田層と、前記実装基板上の電極以外の部分を絶
縁するレジスト層とからなる半田埋め込みレジストシー
トを前記実装基板と別に独立して形成しておくものであ
る。
続する半田層と、前記実装基板上の電極以外の部分を絶
縁するレジスト層とからなる半田埋め込みレジストシー
トを前記実装基板と別に独立して形成しておくものであ
る。
上記した手段によれば、実装基板上に半導体パッケージ
を塔載する際にそれらの間に前記半田埋め込みレジスト
シートを介在させることによって。
を塔載する際にそれらの間に前記半田埋め込みレジスト
シートを介在させることによって。
前記実装基板上に１度の工程でレジスト層と半田層を形
成することができるので、製造工程を短縮することがで
きる。
成することができるので、製造工程を短縮することがで
きる。
以下、本発明を実施例とともに説明する。
第１図は半田埋め込みレジストシート、半導体パッケー
ジ及び実装基板を示した斜視図であり、第２図は半田埋
め込みレジストシートの半田層を通る切断線で切った断
面図である。
ジ及び実装基板を示した斜視図であり、第２図は半田埋
め込みレジストシートの半田層を通る切断線で切った断
面図である。
第１図及び第２図において、１は半田埋め込みレジスト
シートであり、ナイロン、エポキシ等からなるレジスト
層ＩＡの所定部すなわち実装基板４上のそれぞれの電極
５に対応した部分に半田層ＩＢを埋め込んで形成したも
のである。半田層ＩＢは、第２図に示すように、レジス
ト層ＩＡの表から裏まで貫通しているが、レジスト層Ｉ
Ａによって挟持させているため抜は落ちないようになっ
ている。また、レジスト層ＩＡと半田層ＩＢの間に段差
がないようにそれぞれの表面及び裏面は平担化してあり
、半導体パッケージ２のリード３を半田埋め込みレジス
トシートｌの上に載置した際に周囲のレジスト層ＩＡに
よって半田層ＩＢとり−ド３の接続が損なわれないよう
になっている。
シートであり、ナイロン、エポキシ等からなるレジスト
層ＩＡの所定部すなわち実装基板４上のそれぞれの電極
５に対応した部分に半田層ＩＢを埋め込んで形成したも
のである。半田層ＩＢは、第２図に示すように、レジス
ト層ＩＡの表から裏まで貫通しているが、レジスト層Ｉ
Ａによって挟持させているため抜は落ちないようになっ
ている。また、レジスト層ＩＡと半田層ＩＢの間に段差
がないようにそれぞれの表面及び裏面は平担化してあり
、半導体パッケージ２のリード３を半田埋め込みレジス
トシートｌの上に載置した際に周囲のレジスト層ＩＡに
よって半田層ＩＢとり−ド３の接続が損なわれないよう
になっている。
同様に、半田埋め込みレジストシートｌを実装基板４上
に載置した際に１周囲のレジスト層ＩＡによって半田層
ＩＢと電極５の接続が損なわれないようになっている。
に載置した際に１周囲のレジスト層ＩＡによって半田層
ＩＢと電極５の接続が損なわれないようになっている。
レジスト層ＬＡ及び半田層ｌＢの形成時すなわち実装基
板４に載置される以前の膜厚は１例えば１００〜３００
μｍ程度になっている。レジスト層ＩＡ及び半田層ＩＢ
は、その製造工程では、実装基板４．電極５及び配線６
に被着して形成されたものではなく、それらとは全く別
に独立したシート状に形成されるものである。
板４に載置される以前の膜厚は１例えば１００〜３００
μｍ程度になっている。レジスト層ＩＡ及び半田層ＩＢ
は、その製造工程では、実装基板４．電極５及び配線６
に被着して形成されたものではなく、それらとは全く別
に独立したシート状に形成されるものである。
実装基板４は例えばガラスエポキシからなり。
その上面に被着して形成しである電極５及び配線６は例
えば銅からなっている。電極５及び配線６は一体に形成
され、また、半田埋め込みレジストシート１を被着して
設ける以前では露出している。
えば銅からなっている。電極５及び配線６は一体に形成
され、また、半田埋め込みレジストシート１を被着して
設ける以前では露出している。
半導体パッケージ２を実装基板４に塔載するには、まず
半田層ＩＢを電極５に位置合せしながら半田埋め込みレ
ジストシート１を実装基板４上にａ圃する。次に、リー
ド３と半田層ＩＢが合うように、半導体パッケージ２を
半田埋め込みレジストシートｌ−上に載置する。次に、
半田融点以上、例えば２３０℃程度の熱を加えて半田層
ＩＢを溶融してリード３と電極５を接続する。また、前
記熱でレジスト層ＩＡを軟化させて、′ａ極５以外の配
線６及び実装基板４のそれらから露出している上面をレ
ジスト層ＩＡで被着する。
半田層ＩＢを電極５に位置合せしながら半田埋め込みレ
ジストシート１を実装基板４上にａ圃する。次に、リー
ド３と半田層ＩＢが合うように、半導体パッケージ２を
半田埋め込みレジストシートｌ−上に載置する。次に、
半田融点以上、例えば２３０℃程度の熱を加えて半田層
ＩＢを溶融してリード３と電極５を接続する。また、前
記熱でレジスト層ＩＡを軟化させて、′ａ極５以外の配
線６及び実装基板４のそれらから露出している上面をレ
ジスト層ＩＡで被着する。
ここで、実装後の実装基板４及び半導体パッケージ２の
断面を第３図に示す。
断面を第３図に示す。
第３図に示すように、前記熱処理を行った後では、ｆ！
！極５はレジストＷＩＡから露出して、り一ド３と電極
５の接続を損なわないようになっている６ 以上、説明したように、本実施例によれば、半導体パッ
ケージを塔載する際に実装基板４上にレジスト層ＩＡ、
半田層ＩＢを１度の工程で形成することができるので、
実装工程を短縮することができる。
！極５はレジストＷＩＡから露出して、り一ド３と電極
５の接続を損なわないようになっている６ 以上、説明したように、本実施例によれば、半導体パッ
ケージを塔載する際に実装基板４上にレジスト層ＩＡ、
半田層ＩＢを１度の工程で形成することができるので、
実装工程を短縮することができる。
半田埋め込みレジストシート１は、例えば次のようにし
て形成することができる。
て形成することができる。
まず、ナイロンやエポキシ等からなるレジスト層ＩＡを
実装基板から独立して形成する。この段階では半田層Ｉ
Ｂが設けられていない。次に、実装基板４上の電極５に
対応させて、レジスト層ＩＡに半田層ＩＢを埋め込むた
めの穴を形成する。
実装基板から独立して形成する。この段階では半田層Ｉ
Ｂが設けられていない。次に、実装基板４上の電極５に
対応させて、レジスト層ＩＡに半田層ＩＢを埋め込むた
めの穴を形成する。
次に、前記レジスト層ＬＡに形成した穴に半田層（半田
ペースト）ＩＢを塗り込む。半田層（半田ペースト）Ｉ
Ｂは５０〜６０℃に加熱すると液状になり、常温まで冷
すと固まってレジスト層ＩＡで挟持される。
ペースト）ＩＢを塗り込む。半田層（半田ペースト）Ｉ
Ｂは５０〜６０℃に加熱すると液状になり、常温まで冷
すと固まってレジスト層ＩＡで挟持される。
本願の半田埋め込みレジストシート１の効果は、実装基
板４上の電極５や配線６の膜厚によって限定されないが
、前記電極５及び配線６の膜厚が厚いものでは特に有効
である。これは、電極５及び配線６の膜厚が厚いと、レ
ジスト層ＩＡを実装基板４上への塗布によって形成する
のでは数回行わなければならないが２本願によればレジ
スト層１Δ及び半田層ＩＢを前記電極５及び配置６の膜
厚に合せて厚く形成しておけばよいので、半導体パッケ
ージ２を塔載する際には前記レジスト層ＩＡ及び半田１
５１ Ｂが１度の工程で実装基板４上に形成できるから
である。
板４上の電極５や配線６の膜厚によって限定されないが
、前記電極５及び配線６の膜厚が厚いものでは特に有効
である。これは、電極５及び配線６の膜厚が厚いと、レ
ジスト層ＩＡを実装基板４上への塗布によって形成する
のでは数回行わなければならないが２本願によればレジ
スト層１Δ及び半田層ＩＢを前記電極５及び配置６の膜
厚に合せて厚く形成しておけばよいので、半導体パッケ
ージ２を塔載する際には前記レジスト層ＩＡ及び半田１
５１ Ｂが１度の工程で実装基板４上に形成できるから
である。
以上１本願によって開示された発明を実施例にもとずき
具体的に説明したが本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
形可能であることはいうまでもない。
具体的に説明したが本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
形可能であることはいうまでもない。
［発明の効果〕
本願によって開示された発明のうち、代表的なものの効
果をｎ単に記載すれば９次のとおりである。
果をｎ単に記載すれば９次のとおりである。
すなわち、半田埋め込みレジストシートにより、実装基
板上に１度の工程でレジスト層及び半田層を形成するこ
とができるので、実装工程を短縮することかできる。
板上に１度の工程でレジスト層及び半田層を形成するこ
とができるので、実装工程を短縮することかできる。
第１図は、半田埋め込みレジストシート、半導体パッケ
ージ及び実装基板のそれぞれの斜視図、第２図は、前記
半田埋め込みレジストシートの半田層を通る切断線で切
った断面図、 第３図は、実装後の実装基板の断面図である。 １・・・半田埋め込みレジストシート、ＩＡ・・・レジ
スト層（ナイロン、エポキシ）、ＩＢ・・・半田層、２
・・・半導体パッケージ、３・・・リード、４・・・実
装基板。 ５・・・電極、６・・・配線。
ージ及び実装基板のそれぞれの斜視図、第２図は、前記
半田埋め込みレジストシートの半田層を通る切断線で切
った断面図、 第３図は、実装後の実装基板の断面図である。 １・・・半田埋め込みレジストシート、ＩＡ・・・レジ
スト層（ナイロン、エポキシ）、ＩＢ・・・半田層、２
・・・半導体パッケージ、３・・・リード、４・・・実
装基板。 ５・・・電極、６・・・配線。
Claims (1)
- 【特許請求の範囲】 １、半導体パッケージ等の電気部品が塔載される実装基
板と別に独立に形成したフィルム状のレジスト層と、前
記実装基板上の電極に対応させかつ前記レジスト層の表
面から裏面まで貫通するように埋め込まれた半田層とを
有することを特徴とする半田埋め込みレジストシート。 ２、前記半田埋め込みレジストシートは、半導体チップ
を実装基板上に塔載する際にそれらの間に介在して実装
基板に載置され、所定の温度を加えるとレジスト層が実
装基板に被着し半田層が実装基板の電極と半導体チップ
のリードを固定して接続するようになっていることを特
徴とする特許請求の範囲第１項記載の半田埋め込みレジ
ストシート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268387A JPS63211655A (ja) | 1987-02-27 | 1987-02-27 | 半田埋め込みレジストシ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268387A JPS63211655A (ja) | 1987-02-27 | 1987-02-27 | 半田埋め込みレジストシ−ト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211655A true JPS63211655A (ja) | 1988-09-02 |
Family
ID=12642827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4268387A Pending JPS63211655A (ja) | 1987-02-27 | 1987-02-27 | 半田埋め込みレジストシ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130897A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半田供給用フィルムおよびその製造方法 |
| JPH05211389A (ja) * | 1992-01-23 | 1993-08-20 | Nec Corp | プリント回路基板およびそのハンダ供給方法 |
-
1987
- 1987-02-27 JP JP4268387A patent/JPS63211655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01130897A (ja) * | 1987-11-16 | 1989-05-23 | Nec Corp | 半田供給用フィルムおよびその製造方法 |
| JPH05211389A (ja) * | 1992-01-23 | 1993-08-20 | Nec Corp | プリント回路基板およびそのハンダ供給方法 |
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