JPH0682672B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0682672B2 JPH0682672B2 JP59080048A JP8004884A JPH0682672B2 JP H0682672 B2 JPH0682672 B2 JP H0682672B2 JP 59080048 A JP59080048 A JP 59080048A JP 8004884 A JP8004884 A JP 8004884A JP H0682672 B2 JPH0682672 B2 JP H0682672B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- bump electrode
- bump
- heat capacity
- current capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 （発明の技術分野） この発明は、突出した金属電極（以下、バンプ電極と称
する）を有する半導体装置に関する。
する）を有する半導体装置に関する。
（従来技術） 第１図（ａ）は従来のバンプ電極を有する半導体装置
（以下チツプという）の平面図であり、第１図（ｂ）は
第１図（ａ）のＡ−Ａ′線の断面図である。この第１図
（ａ）、第１図（ｂ）の両面図において、１はSi基板、
２はSi酸化膜（SiO2膜）、3a,3bはAl引き出し配線、４
は表面保護膜（以下、PV膜という）である。
（以下チツプという）の平面図であり、第１図（ｂ）は
第１図（ａ）のＡ−Ａ′線の断面図である。この第１図
（ａ）、第１図（ｂ）の両面図において、１はSi基板、
２はSi酸化膜（SiO2膜）、3a,3bはAl引き出し配線、４
は表面保護膜（以下、PV膜という）である。
このPV膜４に、開孔部を形成するときに、電流容量を必
要としない開孔部5aと大電流容量を必要とする開孔部5b
を形成する。この開孔部5aと5bの面積比は２〜３倍以上
が必要である。
要としない開孔部5aと大電流容量を必要とする開孔部5b
を形成する。この開孔部5aと5bの面積比は２〜３倍以上
が必要である。
この開孔部5a,5bにそれぞれ密着および拡散防止膜6a,6b
を形成した後、電気メツキ法により金属電極、すなわち
バンプ電極7a,7bを突出するように形成している。
を形成した後、電気メツキ法により金属電極、すなわち
バンプ電極7a,7bを突出するように形成している。
このように構成されているチツプに対して、バンプ電極
7a,7bを有したチツプの接続方法である例えばTAB（TAPE
AUTOMATED BONDING）技術におけるインナリードボンデ
イングを行なうと、第２図（ａ）（TAB技術のインナボ
ンデイング後の従来のチツプの平面図）、第２図（ｂ）
（第２図（ａ）のＡ−Ａ′線の断面図）に示すように、
電流容量を必要としないバンプ電極7aには、リード8aが
接続され、電流容量を必要とするバンプ電極7bには、リ
ード8bが接続される。
7a,7bを有したチツプの接続方法である例えばTAB（TAPE
AUTOMATED BONDING）技術におけるインナリードボンデ
イングを行なうと、第２図（ａ）（TAB技術のインナボ
ンデイング後の従来のチツプの平面図）、第２図（ｂ）
（第２図（ａ）のＡ−Ａ′線の断面図）に示すように、
電流容量を必要としないバンプ電極7aには、リード8aが
接続され、電流容量を必要とするバンプ電極7bには、リ
ード8bが接続される。
このリード8aと8bの面積比は２〜３倍以上が必要であ
る。インナボンデイング条件を電流容量を必要としない
バンプ電極7aと、リード8aとの接続が適正値に設定する
と、電流容量を必要とするバンプ電極7bとリード8bで
は、その大きさが大きくその熱容量が２〜３倍以上に大
きくなるので、適正な接続可能温度に達しない状態で、
インナーボンデイングが終了するために接続が不完全と
なり、接続強度が低く、信頼性にも乏しい。
る。インナボンデイング条件を電流容量を必要としない
バンプ電極7aと、リード8aとの接続が適正値に設定する
と、電流容量を必要とするバンプ電極7bとリード8bで
は、その大きさが大きくその熱容量が２〜３倍以上に大
きくなるので、適正な接続可能温度に達しない状態で、
インナーボンデイングが終了するために接続が不完全と
なり、接続強度が低く、信頼性にも乏しい。
また、電流容量が必要なバンプ電極7bとリード8bとの接
続を適正となるようにインナボンデイング条件を設定す
ると、電流容量を必要としないバンプ電流7aとリード8a
が、リード8aの大きさが小さくその熱容量も小さく加熱
オーバとなり、金属の流れ出しや、合金の生成が過多と
なり、バンプ電極間の短絡や、接続強度低下などを発生
し、信頼性にも乏しくなる。
続を適正となるようにインナボンデイング条件を設定す
ると、電流容量を必要としないバンプ電流7aとリード8a
が、リード8aの大きさが小さくその熱容量も小さく加熱
オーバとなり、金属の流れ出しや、合金の生成が過多と
なり、バンプ電極間の短絡や、接続強度低下などを発生
し、信頼性にも乏しくなる。
この欠点の除去方法としては、第３図（ａ）（TAB技術
の改良後のインナボンデイング後の従来のチツプの平面
図）、第３図（ｂ）（第３図（ａ）のＡ−Ａ′線の断面
図）に示すように、電流容量を必要とするバンプ電極7b
に接続されるリード8bを、電流容量を必要としないバン
プ電極7aに接続されるリード8aと同程度の大きさに変更
することにより、ある程度改善されるが、やはり、電流
容量を必要とするバンプ電極7bの熱容量が大きいので、
前記のごとくすべてのバンプ電極が、良好な接続状態に
なるようなインナボンデイング条件を得られるのは、困
難である。
の改良後のインナボンデイング後の従来のチツプの平面
図）、第３図（ｂ）（第３図（ａ）のＡ−Ａ′線の断面
図）に示すように、電流容量を必要とするバンプ電極7b
に接続されるリード8bを、電流容量を必要としないバン
プ電極7aに接続されるリード8aと同程度の大きさに変更
することにより、ある程度改善されるが、やはり、電流
容量を必要とするバンプ電極7bの熱容量が大きいので、
前記のごとくすべてのバンプ電極が、良好な接続状態に
なるようなインナボンデイング条件を得られるのは、困
難である。
また、電流容量が必要とされるバンプ電極が、さらに大
きくなれば、ますますバンプ電極の熱容量が増加して、
接続不良は増加する。
きくなれば、ますますバンプ電極の熱容量が増加して、
接続不良は増加する。
（発明の目的） この発明の目的はインナボンデイング時にチツプ内すべ
てのバンプ電極が良好な接続状態になることにより、高
歩留り、高信頼性の半導体装置を得ることにある。
てのバンプ電極が良好な接続状態になることにより、高
歩留り、高信頼性の半導体装置を得ることにある。
（発明の概要） この発明は、半導体基板と、前記半導体基板に形成され
た第１、第２の配線と、前記第１の配線に接続された第
１のバンプ電極であって、第１の熱容量を有する第１の
リード接続部を備える第１のバンプ電極と、前記第２の
配線に接続された第２のバンプ電極であって、前記第１
の熱容量より大きい熱容量を有する第２のバンプ電極
と、前記第１のバンプ電極の第１のリード接続部に接続
される１本の第１のリードと、前記第２のバンブ電極に
接続される複数本の第２のリードと、を備えた半導体装
置であって、 前記第２のバンプ電極は、 各々、１本づつ前記第２のリードが接続され、且つ前記
第１のリード接続部の熱容量と同程度の熱容量を有し、
互いに離間配置する第2,第３のリード接続部と、 前記第2,第３のリード接続部間を接続する連結部であっ
て、両端に前記第2,第３のリード接続部の熱容量より小
さい熱容量を有し、且つ前記第2,第３のリード接続部か
ら各々延在する第1,第２の連結部と、前記第1,第２の連
結部間を接続する中間部とから成る連結部と、 を有することを特徴とするものである。
た第１、第２の配線と、前記第１の配線に接続された第
１のバンプ電極であって、第１の熱容量を有する第１の
リード接続部を備える第１のバンプ電極と、前記第２の
配線に接続された第２のバンプ電極であって、前記第１
の熱容量より大きい熱容量を有する第２のバンプ電極
と、前記第１のバンプ電極の第１のリード接続部に接続
される１本の第１のリードと、前記第２のバンブ電極に
接続される複数本の第２のリードと、を備えた半導体装
置であって、 前記第２のバンプ電極は、 各々、１本づつ前記第２のリードが接続され、且つ前記
第１のリード接続部の熱容量と同程度の熱容量を有し、
互いに離間配置する第2,第３のリード接続部と、 前記第2,第３のリード接続部間を接続する連結部であっ
て、両端に前記第2,第３のリード接続部の熱容量より小
さい熱容量を有し、且つ前記第2,第３のリード接続部か
ら各々延在する第1,第２の連結部と、前記第1,第２の連
結部間を接続する中間部とから成る連結部と、 を有することを特徴とするものである。
（実施例） 以下、この発明の半導体装置の実施例について図面に基
づき説明する。第４図（ａ）はその一実施例の平面図、
第４図（ｂ）は第４図（ａ）のＡ−Ａ′線の断面図、第
４図（ｃ）は第４図（ａ）のＢ−Ｂ′線の断面図であ
る。
づき説明する。第４図（ａ）はその一実施例の平面図、
第４図（ｂ）は第４図（ａ）のＡ−Ａ′線の断面図、第
４図（ｃ）は第４図（ａ）のＢ−Ｂ′線の断面図であ
る。
この第４図（ａ）〜第４図（ｃ）において、第１図と同
一部分は重複を避けるために、同一符号を付してその説
明を省略し、第１図とは異なる部分を重点的に述べる。
一部分は重複を避けるために、同一符号を付してその説
明を省略し、第１図とは異なる部分を重点的に述べる。
以下に述べる点が第１図とは異なり、この実施例を特徴
とするものである。すなわち、PV膜４の開孔時に、電流
容量を必要としないバンプ電極を形成する部分には、開
孔部5aを形成すると同時に電流容量を必要とするバンプ
電極を形成する部分には、開孔部5bに示すように、電流
容量を必要としないバンプ電極を形成する部分のPV膜４
の開孔部5aと同程度の開孔面積のものを数個所開孔する
と同時に、この開孔部分を接続するように開孔する。
とするものである。すなわち、PV膜４の開孔時に、電流
容量を必要としないバンプ電極を形成する部分には、開
孔部5aを形成すると同時に電流容量を必要とするバンプ
電極を形成する部分には、開孔部5bに示すように、電流
容量を必要としないバンプ電極を形成する部分のPV膜４
の開孔部5aと同程度の開孔面積のものを数個所開孔する
と同時に、この開孔部分を接続するように開孔する。
この接続するための幅は、例えば第５図の拡大図のよう
に開孔された幅Ｗの1/2以下とする。このように形成さ
れた開孔部5a,5bの上に、密着および拡散防止膜6a,6bを
形成する。そして前記密着および拡散防止膜6a,6b上に
電気メツキ法により、突出したバンプ電極7a,7bをそれ
ぞれ形成する。
に開孔された幅Ｗの1/2以下とする。このように形成さ
れた開孔部5a,5bの上に、密着および拡散防止膜6a,6bを
形成する。そして前記密着および拡散防止膜6a,6b上に
電気メツキ法により、突出したバンプ電極7a,7bをそれ
ぞれ形成する。
このとき、電流容量を必要とするバンプ電極7bは、PV膜
４の開孔部5bのように、電流容量を必要としないバンプ
電極7aと同程度のメツキ面積のものを数個配置し、その
間を例えば前記配置したバンプ電極の1/2以下の幅にて
接続するように形成する。
４の開孔部5bのように、電流容量を必要としないバンプ
電極7aと同程度のメツキ面積のものを数個配置し、その
間を例えば前記配置したバンプ電極の1/2以下の幅にて
接続するように形成する。
次に、このように、構成されたこの発明の半導体装置の
製造方法について、第６図（ａ）〜第６図（ｅ）の工程
説明図により説明する。なお、この第６図（ａ）〜第６
図（ｅ）は第４図（ａ）のＡ−Ａ′線の部分の断面図で
ある。まず第６図（ａ）に示すように半導体基板として
のSi基板１に熱酸化膜として、SiO2膜２を被着後、Al引
き出し配線3a,3bを形成する。
製造方法について、第６図（ａ）〜第６図（ｅ）の工程
説明図により説明する。なお、この第６図（ａ）〜第６
図（ｅ）は第４図（ａ）のＡ−Ａ′線の部分の断面図で
ある。まず第６図（ａ）に示すように半導体基板として
のSi基板１に熱酸化膜として、SiO2膜２を被着後、Al引
き出し配線3a,3bを形成する。
このとき、電流容量を必要とするバンプ電極を形成する
部分のAl引き出し配線3bは電流容量を必要としないバン
プ電極を形成する部分のAl引き出し配線3aの面積より、
２〜３倍以上の面積になるように形成する。
部分のAl引き出し配線3bは電流容量を必要としないバン
プ電極を形成する部分のAl引き出し配線3aの面積より、
２〜３倍以上の面積になるように形成する。
次にPV膜４を被着させる。しかる後、Al引き出し配線3
a,3b上のPV膜４の所定個所に開孔部5a,5bを形成する。
a,3b上のPV膜４の所定個所に開孔部5a,5bを形成する。
その後、第６図（ｂ）に示すように、全面に密着および
拡散防止膜６を被着させる。
拡散防止膜６を被着させる。
次に第６図（ｃ）に示すように、メツキ保護用のレジス
ト９を塗布する。そして同図に示すように、レジスト９
には電流容量を必要としないバンプ電極7aと電流容量を
必要とするバンプ電極7bのための開孔部10a,10bを同時
に形成する。
ト９を塗布する。そして同図に示すように、レジスト９
には電流容量を必要としないバンプ電極7aと電流容量を
必要とするバンプ電極7bのための開孔部10a,10bを同時
に形成する。
次に、第６図（ｄ）に示すように、前記レジスト９が開
孔されている部分のみに、電気メツキ法によつて、突出
した金属電極、すなわち、バンプ電極7a,7bが形成され
る。電気メツキ終了後は第６図（ｅ）に示すようにレジ
スト９およびバンプ電極7a,7b以外の密着および拡散防
止膜6a,6bが除去される。これにより密着および拡散防
止膜６は、密着および拡散防止膜6a,6bとしてのみ残
る。
孔されている部分のみに、電気メツキ法によつて、突出
した金属電極、すなわち、バンプ電極7a,7bが形成され
る。電気メツキ終了後は第６図（ｅ）に示すようにレジ
スト９およびバンプ電極7a,7b以外の密着および拡散防
止膜6a,6bが除去される。これにより密着および拡散防
止膜６は、密着および拡散防止膜6a,6bとしてのみ残
る。
このように構成されたチツプに対して、TAB技術等のイ
ンナリードボンデイングを行なうと、第７図（ａ）（平
面図）、第７図（ｂ）（第７図（ａ）のＡ−Ａ′線の断
面図）、第７図（ｃ）（第７図（ａ）のＢ−Ｂ′線の断
面図）に示したように、バンプ電極7bのリードが接続さ
れるリード接続部とバンプ電極7aのリードが接続される
リード接続部バンプ電極との熱容量を同程度の熱容量に
し、且つ複数のリード接続部を有するバンプ電極7bに対
して、そのリード接続部間を、中間部と、特にその中間
部両端にそのリード接続部に延在し且つそのリード接続
部の熱容量より小さい熱容量を有する接続部とを備える
連結部、この実施例の場合、その連結部は例えばその幅
がバンプ電極7b（そのリード接続部）の1/2以下の幅で
あって、中間部およびその両端の接続部が同じ幅になっ
ているものをもって接続しているので、連結部では各リ
ード接続部の熱容量をほとんど維持することになり、よ
って、すべてのバンプ電極において良好なインナーリー
ドボンデイングを得ることができ、もって信頼性等の向
上が図れる。
ンナリードボンデイングを行なうと、第７図（ａ）（平
面図）、第７図（ｂ）（第７図（ａ）のＡ−Ａ′線の断
面図）、第７図（ｃ）（第７図（ａ）のＢ−Ｂ′線の断
面図）に示したように、バンプ電極7bのリードが接続さ
れるリード接続部とバンプ電極7aのリードが接続される
リード接続部バンプ電極との熱容量を同程度の熱容量に
し、且つ複数のリード接続部を有するバンプ電極7bに対
して、そのリード接続部間を、中間部と、特にその中間
部両端にそのリード接続部に延在し且つそのリード接続
部の熱容量より小さい熱容量を有する接続部とを備える
連結部、この実施例の場合、その連結部は例えばその幅
がバンプ電極7b（そのリード接続部）の1/2以下の幅で
あって、中間部およびその両端の接続部が同じ幅になっ
ているものをもって接続しているので、連結部では各リ
ード接続部の熱容量をほとんど維持することになり、よ
って、すべてのバンプ電極において良好なインナーリー
ドボンデイングを得ることができ、もって信頼性等の向
上が図れる。
なお、この第７図（ａ）〜第７図（ｃ）における８はバ
ンプ電極7a,7b上に接続されたリードである。
ンプ電極7a,7b上に接続されたリードである。
以上説明したように、この実施例では、TAB技術等のイ
ンナリードボンデイングを行なうと電流容量を必要とす
るバンプ電極7bと、通常用いられている電流容量を必要
としないバンプ電極7aの熱容量がほぼ等しくなつている
ので電流容量を必要としないバンプ電極7aのボンデイン
グ条件でチツプ内のすべてのバンプ電極が良好な接続状
態となる。したがつて、電流容量に対しての信頼性が高
まり、接続強度の信頼性も高まるという利点が得られ
る。
ンナリードボンデイングを行なうと電流容量を必要とす
るバンプ電極7bと、通常用いられている電流容量を必要
としないバンプ電極7aの熱容量がほぼ等しくなつている
ので電流容量を必要としないバンプ電極7aのボンデイン
グ条件でチツプ内のすべてのバンプ電極が良好な接続状
態となる。したがつて、電流容量に対しての信頼性が高
まり、接続強度の信頼性も高まるという利点が得られ
る。
（発明の効果） この発明は以上説明したように電流容量が必要なバンプ
電極の熱容量を通常チツプ内で、多く用いられる電流容
量を必要としないバンプ電極と、ほぼ同程度にするよう
にしたので、インナボンデイング条件を、電流容量を必
要としないバンプ電極のボンデイング条件で、チツプ内
に電流容量を必要とするバンプ電極と、電流容量を必要
としないバンプ電極が混在してもすべてのバンプ電極
が、良好な接続状態が得られ、接続不良や接続強度の信
頼性低下というまた、バンプ電極の側面が凹凸形状にな
る例では、インナーリードボンデイングの際の圧力をそ
の各接続部で分散することができ、もって、半導体装置
の破損を抑制できる。したがって、高歩留り、高信頼性
の半導体装置とすることができる。
電極の熱容量を通常チツプ内で、多く用いられる電流容
量を必要としないバンプ電極と、ほぼ同程度にするよう
にしたので、インナボンデイング条件を、電流容量を必
要としないバンプ電極のボンデイング条件で、チツプ内
に電流容量を必要とするバンプ電極と、電流容量を必要
としないバンプ電極が混在してもすべてのバンプ電極
が、良好な接続状態が得られ、接続不良や接続強度の信
頼性低下というまた、バンプ電極の側面が凹凸形状にな
る例では、インナーリードボンデイングの際の圧力をそ
の各接続部で分散することができ、もって、半導体装置
の破損を抑制できる。したがって、高歩留り、高信頼性
の半導体装置とすることができる。
第１図（ａ）は、従来の半導体装置の平面図、第１図
（ｂ）は第１図（ａ）の平面図、第２図（ａ）はTAB技
術のインナボンデイング後の従来の半導体装置の平面
図、第２図（ｂ）は第２図（ａ）のＡ−Ａ′線の断面
図、第３図（ａ）はTAB技術の改良後のインナボンデイ
ング後の従来の半導体装置の平面図、第３図（ｂ）は第
３図（ａ）のＡ−Ａ′線の断面図、第４図（ａ）はこの
発明の半導体装置の一実施例の平面図、第４図（ｂ）は
第４図（ａ）のＡ−Ａ′線の断面図、第４図（ｃ）は第
４図（ａ）のＢ−Ｂ′線の断面図、第５図はこの発明の
半導体装置におけるPV膜の拡大平面図、第６図（ａ）な
いし第６図（ｅ）はそれぞれこの発明の半導体装置の製
造工程を説明するための図、第７図（ａ）はTAB技術後
のインナボンデイング後のこの発明の半導体装置の平面
図、第７図（ｂ）は第７図（ａ）のＡ−Ａ′線の断面
図、第７図（ｃ）は第７図（ａ）のＢ−Ｂ′線の断面図
である。 １……Si基板、２……SiO2膜、3a,3b……Al引き出し配
線、４……PV膜、5a,5b……PV膜の開孔部、6,6−1,6−
２……密着および拡散防止膜、7a,7b……バンプ電極、
８……リード、９……レジスト、10a,10b……レジスト
の開孔部。
（ｂ）は第１図（ａ）の平面図、第２図（ａ）はTAB技
術のインナボンデイング後の従来の半導体装置の平面
図、第２図（ｂ）は第２図（ａ）のＡ−Ａ′線の断面
図、第３図（ａ）はTAB技術の改良後のインナボンデイ
ング後の従来の半導体装置の平面図、第３図（ｂ）は第
３図（ａ）のＡ−Ａ′線の断面図、第４図（ａ）はこの
発明の半導体装置の一実施例の平面図、第４図（ｂ）は
第４図（ａ）のＡ−Ａ′線の断面図、第４図（ｃ）は第
４図（ａ）のＢ−Ｂ′線の断面図、第５図はこの発明の
半導体装置におけるPV膜の拡大平面図、第６図（ａ）な
いし第６図（ｅ）はそれぞれこの発明の半導体装置の製
造工程を説明するための図、第７図（ａ）はTAB技術後
のインナボンデイング後のこの発明の半導体装置の平面
図、第７図（ｂ）は第７図（ａ）のＡ−Ａ′線の断面
図、第７図（ｃ）は第７図（ａ）のＢ−Ｂ′線の断面図
である。 １……Si基板、２……SiO2膜、3a,3b……Al引き出し配
線、４……PV膜、5a,5b……PV膜の開孔部、6,6−1,6−
２……密着および拡散防止膜、7a,7b……バンプ電極、
８……リード、９……レジスト、10a,10b……レジスト
の開孔部。
Claims (1)
- 【請求項１】半導体基板と、 前記半導体基板に形成された第1,第２の配線と、 前記第１の配線に接続された第１のバンプ電極であっ
て、第１の熱容量を有する第１のリード接続部を備える
第１のバンプ電極と、 前記第２の配線に接続された第２のバンプ電極であっ
て、前記第１の熱容量より大きい熱容量を有する第２の
バンプ電極と、 前記第１のバンプ電極の第１のリード接続部に接続され
る１本の第１のリードと、 前記第２のバンプ電極に接続される複数本の第２のリー
ドと、 を備えた半導体装置であって、 前記第２のバンプ電極は、 各々、１本づつ前記第２のリードが接続され、且つ前記
第１のリード接続部の熱容量と同程度の熱容量を有し、
互いに離間配置する第2,第３のリード接続部と、 前記第2,第３のリード接続部間を接続する連結部であっ
て、両端に前記第2,第３のリード接続部の熱容量より小
さい熱容量を有し、且つ前記第2,第３のリード接続部か
ら各々延在する第1,第２の連結部と、前記第1,第２の連
結部間を接続する中間部とから成る連結部と、 を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080048A JPH0682672B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080048A JPH0682672B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224247A JPS60224247A (ja) | 1985-11-08 |
| JPH0682672B2 true JPH0682672B2 (ja) | 1994-10-19 |
Family
ID=13707352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59080048A Expired - Lifetime JPH0682672B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682672B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2863322B2 (ja) * | 1990-12-07 | 1999-03-03 | 三井化学株式会社 | ジメチルアミンボランの造粒方法 |
| JPH10209210A (ja) * | 1997-01-20 | 1998-08-07 | Sharp Corp | 半導体装置及びその製造方法並びにその検査方法 |
| JP3328157B2 (ja) * | 1997-03-06 | 2002-09-24 | シャープ株式会社 | 液晶表示装置 |
-
1984
- 1984-04-23 JP JP59080048A patent/JPH0682672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60224247A (ja) | 1985-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1020903B1 (en) | A semiconductor device using a lead frame and its manufacturing method | |
| US5844317A (en) | Consolidated chip design for wire bond and flip-chip package technologies | |
| US6204074B1 (en) | Chip design process for wire bond and flip-chip package | |
| JP4412439B2 (ja) | メモリモジュール及びその製造方法 | |
| US4244002A (en) | Semiconductor device having bump terminal electrodes | |
| JPS62259450A (ja) | 集積回路ダイ・リ−ドフレ−ム相互接続組立体及び方法 | |
| US5545846A (en) | Laser bond header | |
| JPH0689919A (ja) | ワイヤボンドとはんだ接続の両者を有する電気的内部接続基体および製造方法 | |
| US5291374A (en) | Semiconductor device having an opening and method of manufacturing the same | |
| US4427715A (en) | Method of forming expanded pad structure | |
| JPH0378230A (ja) | 集積回路装置用バンプ電極の製造方法 | |
| JPH0682672B2 (ja) | 半導体装置 | |
| JPS6381948A (ja) | 多層配線半導体装置 | |
| JPH0349246A (ja) | 半導体集積回路装置 | |
| JP2760627B2 (ja) | 半導体装置 | |
| JPS6031244A (ja) | 半導体装置 | |
| JPS6115587B2 (ja) | ||
| JP2596399B2 (ja) | 半導体装置 | |
| JPS5823940B2 (ja) | 半導体装置の電極形成方法 | |
| JPH0680733B2 (ja) | 半導体装置の配線接続部 | |
| JP2883065B2 (ja) | 半導体装置 | |
| JPH0536696A (ja) | 半導体装置およびその製造方法 | |
| JPH01273327A (ja) | 半導体装置の製法 | |
| JPH0732157B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5879737A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |