JPS60224247A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS60224247A
JPS60224247A JP59080048A JP8004884A JPS60224247A JP S60224247 A JPS60224247 A JP S60224247A JP 59080048 A JP59080048 A JP 59080048A JP 8004884 A JP8004884 A JP 8004884A JP S60224247 A JPS60224247 A JP S60224247A
Authority
JP
Japan
Prior art keywords
current capacity
bump
require
bump electrodes
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59080048A
Other languages
English (en)
Other versions
JPH0682672B2 (ja
Inventor
Yasumitsu Sugawara
菅原 安光
Norio Totsuka
戸塚 憲男
Kazuo Matsumura
和夫 松村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP59080048A priority Critical patent/JPH0682672B2/ja
Publication of JPS60224247A publication Critical patent/JPS60224247A/ja
Publication of JPH0682672B2 publication Critical patent/JPH0682672B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の技術分野) この発明は、突出し友金属電極(以下、バンブ電極と称
する)を有する半導体装置に関する。
(従来技術) 第1図(a)は従来のバング電極を有する半導体装置(
以下チップという)の平面図であり、第1図(b)は第
1図(a)のA−に線の断面図である。この第1図(a
)、第1図(b)の両面図において、1はSt基板。
2はSt酸化膜(Sin、膜)、3a、3bはM引き出
し配線、4祉表面保護膜(以下、Pv膜という)である
。 − このPv膜4に、開孔部を形成するときに、電流容量を
必要としない開孔部5aと大電流容量を必要とする開孔
部5bt−形成する。この開孔部5aと5bの面積比は
2〜3倍以上が必要である。
この開孔部5a、5bにそれぞれ密着および拡散防止膜
6a、6blk形成した後、電気メツキ法によシ金属璽
極、すなわちバンプ電極7a、7bを突出するように形
成している・ このように構成されているチップに対して、バンプ電極
7h、’Ibを有したチップの接続方法であるTAB 
(TAPE AUTOMATED BONDING)技
術におけるインナリードメンディングを行なうと。
第2図(a) (TAB技術のインナボンディング後の
従来のチップの平面図)、第2図(b)(第2図(a)
のA+l A/線の断面図)に示すように、電流容量を
必要としないバンブ電極7aには、リード8&が接続さ
れ、電流容量を必要とするバング電極7bには、リード
8bが接続される。
このリード8&と8bの面積比は2〜3倍以上が必要で
ある。インナぎンデイング条件を電流容量を必要としな
いバンブ電極7aと、リード8aとの接続が適正値に設
定すると、電流容量を必要とするバング電極7bとり−
ド8bでは、熱容量が2〜3倍以上に大きくなるので、
適正外接続可能温度に達しない状態で、インナーがンデ
イングが終了するために接続が不完全となり、接続強度
が低く、信頼性にも乏しい。
また、電流容量が必要なバンブ電極7bとリード8bと
の接続を適正となるようにインナがンデイング条件を設
定すると、電流容量を必要としないバンブ電極7aとリ
ード8aが、加熱オーバとなシ、金属の流れ出しや、合
金の生成が過多となシ、バンプ電極間の短絡や、接続強
度低下などを発生し、信頼性にも乏しくなる。
この欠点の除去方法としては、第3図(a) (TAB
技術の改良後のインナざンディング後の従来のチップの
平面図)%第3図(b)(第3図(a)のA−A′線の
断面図)に示すように、電流容量を必要とするバンク電
極7bに接続されるリード8bを、電流容量を必要とし
ないバング電極7aに接続されるリード8aと同程度の
大きさに変更することによシ、ある程度改善されるが、
やはり、電流容量を必要とするバング電極7bの熱容量
が大きいので、前記のごとくすべてのバンブ電極が、良
好な接続状態になるようなインナがンデイング条件を得
られるのは、困難である。
また、電流容量が必要とされるバンク電極が、さらに大
きくなれば、ますますバンブ電極の熱容量が増加して、
接続不良は増加する。
(発明の目的) この発明の目的はインナボンディング後にチップ内すべ
てのバンブ電極が良好な接続状態になることによシ、高
歩留り、高信頼性の半導体装置を得ることにある。
(発明の概要) この発明の要点は大電流容量が必要なバンク電極の、電
流容量を低下させずに熱容量を低下させるために、バン
ブ電極を大きくしないで適正な大きさのバンブ電極を並
べ、このバンプ電極間を、バンプ電極幅の1/2以下の
幅にて、バンプ電極間を接続されるように形成したこと
にある。
(実施例) 以下、この発明の半導体装置の実施例について図面に基
づき説明する。第4図(a)はその一実施例の平面図、
第4図(b)は第4図(a)のA−A’線の断面図、第
4図(C)は第4図(a)のB−B’線の断面図で・あ
る。
この第4図(a)〜第4図(C)において、第1図と同
一部分は重複を避けるために、同一符号を付してその説
明を省略し、第1図とは異なる部分を重点的に述べる。
以下に述べ、る点が第1図とは異なり、この実施例の特
徴をなすものである。すなわち、Pv膜4の開孔時に、
電流容量を必要としないバンブ電極を形成する部分には
、開孔部5aを形成すると同時に電流容量を必要とする
バンブ電極を形成する部分には、開孔部5bに示すよう
に、電流容量を必要としないバンブ電極を形成する部分
のPv膜4の開孔部5aと同程度の開孔面積のものを数
個所開孔すると同時に、この開孔部分を接続するよう罠
開孔する。
この接続するための幅は第5図の拡大図のように開孔さ
れた幅Wの1/2以下とする。このように形成された開
孔部5a、5bの上に、密着および拡散防止膜6a、6
bt形成する。そして前記密着および拡散防止膜6a、
6b上に電気メツキ法により、突出したバンプ電極7h
、7bをそれぞれ形成する。
このとき、電流容量を必要とするバング電極7bは、P
v膜4の開孔部5bのように、電流容量を必要としない
バンブ電極7aと同程度のメッキ面積のものを数個配置
し、その間を前記配置したバンブ電極の1/2以下の幅
にて接続するように形成する。
次に、このように、構成されたこの発明の半導体装置の
製造方法について、、第6図(a)〜第6図(e)の工
程説明図によシ説明する。なお、この第6図(a)〜第
6図(e)は第4図(a)のh−N線の部分の断面図で
ある。まず第6図(a)に示すように半導体基板として
のSt基板1に熱酸化膜として%5tOt膜2を被着後
、M引き出し配線3a、3bt−形成する。
このとき、電流容量を必要とするバンブ電極を形成する
部分の友引き出し配線3bは電流容量を必要としないバ
ンブ電極を形成する部分の友引き出し配線3aの面積よ
り、2〜3倍以上の面積になるように形成する。
次にPv膜4を被着させる。しかる後、M引き出し配線
3a、3b上のPv膜4の所定個所に開孔部5a、5b
を形成する。
その後、第6図(b)に示すように、全面に密着および
拡散防止膜6を被着させる。
次に第6図(c)に示すように、メッキ保護用のレソス
ト9を塗布する。そして同図に示すように、レソスト9
には電流容量を必要としないバンブ電極7aと電流容量
を必要とするバンブ電極7bのための開孔部10a、1
0bを同時に形成する。
次に、第6図(d)に示すように、前記レソスト9が開
孔されている部分のみに、電気メツキ法によって、突出
した金属電極、すなわち、バンプ電極7g、7bが形成
される。電気メツキ終了後は第6図(e)に示すように
レソスト9およびバング電極7m、7b以外の密着およ
び拡散防止膜5a、6bが除去される。これにより密着
および拡散防止膜6は、密着および拡散防止膜6a、6
bとしてのみ残る。
このように構成されたチップに対して、TAB技術のイ
ンナリードポンディングを行なうと、第7図(a)(平
面図)、第7図(b)(第7図(a)のA−A’線の断
面図)、第7図(C)(第7図(&)のB−B’線の断
面図)に示したように、電流容量を必要とするバンブ電
極7bは電流容量を必要としないバンブ電極7aと同程
度の大きさのものを数個並べ、かつその間をバンブ電極
の幅Wの1/2以下の幅で接続しであるので、熱容量は
電流容量を必要としないバンブ電極7aとほぼ同程度と
なり、電流容量を必要としないバンブ電極7aのインナ
リードポンディング条件で、チップ内に前記、電流容量
を必要とするバング電極7bと電流容量を必要としない
バンク電極7aが混在しても、チップ内のすべてのバン
ブ電極が良好な接続状態が得られる。
なお、この第7図(a)〜第7図(c)における8はバ
ンプ電極7a、7b上に接続されたリードである。
以上説明したように、この実施例では、TAB技術のイ
ンナリードポンディングを行なうと電流容量を必要とす
るバンブ電極7bと、通常用いられている電流容量を必
要としないバンブ電極7・aの熱容量がほぼ等しくなっ
ているので電流容量を必要としないバンブ電極7aのポ
ンディング条件でチップ内のすべてのバンブ電極が良好
な接続状態となる。したがって、電流容量に対しての信
頼性が高まり、接続強度の信頼性も高まるという利点が
得られる。
(発明の効果) この発明は以上説明したように電流容量が必要なバング
電極の熱容量を通常チップ内で、多く用いられる電流容
量を必要としないバンブ電極と、はぼ同程度にするよう
にしたので、インナポンディング条件を、電流容量を必
要としないバンブ電極のポンディング条件で、チップ内
に電流容量を必要とするバンブ電極と、電流容量を必要
としないバング電極が混在してもすべてのバンブ電極が
、良好な接続状態が得られ、接続不良や接続強度の信頼
性低下という欠点が除去できる。したがって。
高歩留シ、高信頼性の半導体装置とすることができる。
【図面の簡単な説明】
第1図(&)は、従来の半導体装置の平面図、第1図缶
)は第1図(a)の平面図、第2図(a)はTAB技術
のインナメンディング後の従来の半導体装置の平面図、
第2図(b)は第2図(a)のA−A’線の断面図、第
3図(a)はTAB技術の改良後のインナボンデイフグ
後の従来の半導体装置の平面図、第3図(b)は第3図
(a)のh−A′線の断面図、第4図(a)はこの発明
の半導体装置の一実施例の平面図、第4図(b)は第4
図(a)のA−A’線の断面図、第4図(e)は第4図
(a)のB−B’線の断面図、第5図はこの発明の半導
体装置におけるPV膜の拡大平面図、第6図(a)ない
し第6図(e)はそれぞれこの発明の半導体装置の製造
工程を説明するだめの図、第7図(a)はTAB技術後
のインナボンディング後のこの発明の半導体装置の平面
図、第7図(b)は第7図(a)のh−N線の断面図、
第7図(c)は第7図(a)のB −B’線の断面図で
ある。 1−・・St基板、2−8i O,膜、3g、3b・−
A/引き出し配線、4・・・Pv膜、5a、5b・・・
Pv膜の開孔部、6.6−1.6−2・・・密着および
拡散防止膜、7a、7b・・・バンプ電極、8川リード
、9・・・レジスト、10a、10b・・・レジストの
開孔部。 第1図 第2図 (a) 第3図 (a) 第6図 第6図

Claims (1)

    【特許請求の範囲】
  1. 熱酸化膜を介して半導体基板上に形成された面積の小さ
    い部分と大きい部分の配線と、上記面積の小さい部分の
    配線上に開孔部を有するとともにこの開孔部と同程度の
    大きさの開孔部を上記面積の広い配線上に複数個設けか
    つこの開孔部の幅の1/2以下の幅でこの複数個の開孔
    部が接続された表面保護膜と、上記各開孔部を通して上
    記配線上に形成された密着および拡散防止膜と、上記面
    積の小さい配線上の密着および拡散防止膜上に形成され
    た電流容量を必要としないバンブ電極と、上記面積の大
    きい配線上の密着および拡散防止膜上に形成された電流
    容量を必要とする複数個のバンブ電極とよシなる半導体
    装置。
JP59080048A 1984-04-23 1984-04-23 半導体装置 Expired - Lifetime JPH0682672B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59080048A JPH0682672B2 (ja) 1984-04-23 1984-04-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59080048A JPH0682672B2 (ja) 1984-04-23 1984-04-23 半導体装置

Publications (2)

Publication Number Publication Date
JPS60224247A true JPS60224247A (ja) 1985-11-08
JPH0682672B2 JPH0682672B2 (ja) 1994-10-19

Family

ID=13707352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59080048A Expired - Lifetime JPH0682672B2 (ja) 1984-04-23 1984-04-23 半導体装置

Country Status (1)

Country Link
JP (1) JPH0682672B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208658A (en) * 1990-12-07 1993-05-04 Kawasaki Steel Corporation Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor
US6111628A (en) * 1997-03-06 2000-08-29 Sharp Kabushiki Kaisha Liquid crystal display device including plural bump electrodes
US6525422B1 (en) * 1997-01-20 2003-02-25 Sharp Kabushiki Kaisha Semiconductor device including bump electrodes

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208658A (en) * 1990-12-07 1993-05-04 Kawasaki Steel Corporation Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor
US6525422B1 (en) * 1997-01-20 2003-02-25 Sharp Kabushiki Kaisha Semiconductor device including bump electrodes
US6933607B2 (en) 1997-01-20 2005-08-23 Sharp Kabushiki Kaisha Semiconductor device with bumps on electrode pads oriented in given direction
US7005741B2 (en) 1997-01-20 2006-02-28 Sharp Kabushiki Kaisha Liquid crystal display device and/or circuit substrate including bump electrodes and electrode pads
US6111628A (en) * 1997-03-06 2000-08-29 Sharp Kabushiki Kaisha Liquid crystal display device including plural bump electrodes

Also Published As

Publication number Publication date
JPH0682672B2 (ja) 1994-10-19

Similar Documents

Publication Publication Date Title
US3952404A (en) Beam lead formation method
US4922322A (en) Bump structure for reflow bonding of IC devices
US5226232A (en) Method for forming a conductive pattern on an integrated circuit
KR100264479B1 (ko) 범프전극의 구조와 그 형성방법
US5208186A (en) Process for reflow bonding of bumps in IC devices
US4463059A (en) Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding
JPH0689919A (ja) ワイヤボンドとはんだ接続の両者を有する電気的内部接続基体および製造方法
US5903045A (en) Self-aligned connector for stacked chip module
JP2001168515A (ja) 改善されたデバイス・スタンドオフおよびバンプ体積を有する微小ピッチ・バンピング
WO1993000703A1 (en) Fabricating electronic circuitry unit containing stacked ic layers having lead rerouting
US6534874B1 (en) Semiconductor device and method of producing the same
US4427715A (en) Method of forming expanded pad structure
JPH0378230A (ja) 集積回路装置用バンプ電極の製造方法
CN106129038A (zh) 集成电路芯片及其制作方法
JPH04133330A (ja) 半導体装置およびその接続方法
JPS60224247A (ja) 半導体装置
JPH02239627A (ja) 半導体チップの電極形成方法
JPS6112047A (ja) 半導体装置の製造方法
JPH04278542A (ja) 半導体装置及びその製造方法
JPH09260389A (ja) 半導体集積回路装置及びその製造方法
JPS6031245A (ja) 半導体装置
JPS6142148A (ja) 半導体装置の製造方法
JPS6031244A (ja) 半導体装置
JP3353748B2 (ja) 半導体装置およびその製造方法
GB2244176A (en) Method and apparatus for forming a conductive pattern on an integrated circuit

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term