JPS60224247A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60224247A JPS60224247A JP59080048A JP8004884A JPS60224247A JP S60224247 A JPS60224247 A JP S60224247A JP 59080048 A JP59080048 A JP 59080048A JP 8004884 A JP8004884 A JP 8004884A JP S60224247 A JPS60224247 A JP S60224247A
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- Japan
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- require
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、突出し友金属電極（以下、バンブ電極と称
する）を有する半導体装置に関する。
する）を有する半導体装置に関する。
（従来技術）
第１図（ａ）は従来のバング電極を有する半導体装置（
以下チップという）の平面図であり、第１図（ｂ）は第
１図（ａ）のＡ−に線の断面図である。この第１図（ａ
）、第１図（ｂ）の両面図において、１はＳｔ基板。
以下チップという）の平面図であり、第１図（ｂ）は第
１図（ａ）のＡ−に線の断面図である。この第１図（ａ
）、第１図（ｂ）の両面図において、１はＳｔ基板。
２はＳｔ酸化膜（Ｓｉｎ、膜）、３ａ、３ｂはＭ引き出
し配線、４祉表面保護膜（以下、Ｐｖ膜という）である
。 − このＰｖ膜４に、開孔部を形成するときに、電流容量を
必要としない開孔部５ａと大電流容量を必要とする開孔
部５ｂｔ−形成する。この開孔部５ａと５ｂの面積比は
２〜３倍以上が必要である。
し配線、４祉表面保護膜（以下、Ｐｖ膜という）である
。 − このＰｖ膜４に、開孔部を形成するときに、電流容量を
必要としない開孔部５ａと大電流容量を必要とする開孔
部５ｂｔ−形成する。この開孔部５ａと５ｂの面積比は
２〜３倍以上が必要である。
この開孔部５ａ、５ｂにそれぞれ密着および拡散防止膜
６ａ、６ｂｌｋ形成した後、電気メツキ法によシ金属璽
極、すなわちバンプ電極７ａ、７ｂを突出するように形
成している・ このように構成されているチップに対して、バンプ電極
７ｈ、’Ｉｂを有したチップの接続方法であるＴＡＢ
（ＴＡＰＥ ＡＵＴＯＭＡＴＥＤ ＢＯＮＤＩＮＧ）技
術におけるインナリードメンディングを行なうと。
６ａ、６ｂｌｋ形成した後、電気メツキ法によシ金属璽
極、すなわちバンプ電極７ａ、７ｂを突出するように形
成している・ このように構成されているチップに対して、バンプ電極
７ｈ、’Ｉｂを有したチップの接続方法であるＴＡＢ
（ＴＡＰＥ ＡＵＴＯＭＡＴＥＤ ＢＯＮＤＩＮＧ）技
術におけるインナリードメンディングを行なうと。
第２図（ａ） （ＴＡＢ技術のインナボンディング後の
従来のチップの平面図）、第２図（ｂ）（第２図（ａ）
のＡ＋ｌ Ａ／線の断面図）に示すように、電流容量を
必要としないバンブ電極７ａには、リード８＆が接続さ
れ、電流容量を必要とするバング電極７ｂには、リード
８ｂが接続される。
従来のチップの平面図）、第２図（ｂ）（第２図（ａ）
のＡ＋ｌ Ａ／線の断面図）に示すように、電流容量を
必要としないバンブ電極７ａには、リード８＆が接続さ
れ、電流容量を必要とするバング電極７ｂには、リード
８ｂが接続される。
このリード８＆と８ｂの面積比は２〜３倍以上が必要で
ある。インナぎンデイング条件を電流容量を必要としな
いバンブ電極７ａと、リード８ａとの接続が適正値に設
定すると、電流容量を必要とするバング電極７ｂとり−
ド８ｂでは、熱容量が２〜３倍以上に大きくなるので、
適正外接続可能温度に達しない状態で、インナーがンデ
イングが終了するために接続が不完全となり、接続強度
が低く、信頼性にも乏しい。
ある。インナぎンデイング条件を電流容量を必要としな
いバンブ電極７ａと、リード８ａとの接続が適正値に設
定すると、電流容量を必要とするバング電極７ｂとり−
ド８ｂでは、熱容量が２〜３倍以上に大きくなるので、
適正外接続可能温度に達しない状態で、インナーがンデ
イングが終了するために接続が不完全となり、接続強度
が低く、信頼性にも乏しい。
また、電流容量が必要なバンブ電極７ｂとリード８ｂと
の接続を適正となるようにインナがンデイング条件を設
定すると、電流容量を必要としないバンブ電極７ａとリ
ード８ａが、加熱オーバとなシ、金属の流れ出しや、合
金の生成が過多となシ、バンプ電極間の短絡や、接続強
度低下などを発生し、信頼性にも乏しくなる。
の接続を適正となるようにインナがンデイング条件を設
定すると、電流容量を必要としないバンブ電極７ａとリ
ード８ａが、加熱オーバとなシ、金属の流れ出しや、合
金の生成が過多となシ、バンプ電極間の短絡や、接続強
度低下などを発生し、信頼性にも乏しくなる。
この欠点の除去方法としては、第３図（ａ） （ＴＡＢ
技術の改良後のインナざンディング後の従来のチップの
平面図）％第３図（ｂ）（第３図（ａ）のＡ−Ａ′線の
断面図）に示すように、電流容量を必要とするバンク電
極７ｂに接続されるリード８ｂを、電流容量を必要とし
ないバング電極７ａに接続されるリード８ａと同程度の
大きさに変更することによシ、ある程度改善されるが、
やはり、電流容量を必要とするバング電極７ｂの熱容量
が大きいので、前記のごとくすべてのバンブ電極が、良
好な接続状態になるようなインナがンデイング条件を得
られるのは、困難である。
技術の改良後のインナざンディング後の従来のチップの
平面図）％第３図（ｂ）（第３図（ａ）のＡ−Ａ′線の
断面図）に示すように、電流容量を必要とするバンク電
極７ｂに接続されるリード８ｂを、電流容量を必要とし
ないバング電極７ａに接続されるリード８ａと同程度の
大きさに変更することによシ、ある程度改善されるが、
やはり、電流容量を必要とするバング電極７ｂの熱容量
が大きいので、前記のごとくすべてのバンブ電極が、良
好な接続状態になるようなインナがンデイング条件を得
られるのは、困難である。
また、電流容量が必要とされるバンク電極が、さらに大
きくなれば、ますますバンブ電極の熱容量が増加して、
接続不良は増加する。
きくなれば、ますますバンブ電極の熱容量が増加して、
接続不良は増加する。
（発明の目的）
この発明の目的はインナボンディング後にチップ内すべ
てのバンブ電極が良好な接続状態になることによシ、高
歩留り、高信頼性の半導体装置を得ることにある。
てのバンブ電極が良好な接続状態になることによシ、高
歩留り、高信頼性の半導体装置を得ることにある。
（発明の概要）
この発明の要点は大電流容量が必要なバンク電極の、電
流容量を低下させずに熱容量を低下させるために、バン
ブ電極を大きくしないで適正な大きさのバンブ電極を並
べ、このバンプ電極間を、バンプ電極幅の１／２以下の
幅にて、バンプ電極間を接続されるように形成したこと
にある。
流容量を低下させずに熱容量を低下させるために、バン
ブ電極を大きくしないで適正な大きさのバンブ電極を並
べ、このバンプ電極間を、バンプ電極幅の１／２以下の
幅にて、バンプ電極間を接続されるように形成したこと
にある。
（実施例）
以下、この発明の半導体装置の実施例について図面に基
づき説明する。第４図（ａ）はその一実施例の平面図、
第４図（ｂ）は第４図（ａ）のＡ−Ａ’線の断面図、第
４図（Ｃ）は第４図（ａ）のＢ−Ｂ’線の断面図で・あ
る。
づき説明する。第４図（ａ）はその一実施例の平面図、
第４図（ｂ）は第４図（ａ）のＡ−Ａ’線の断面図、第
４図（Ｃ）は第４図（ａ）のＢ−Ｂ’線の断面図で・あ
る。
この第４図（ａ）〜第４図（Ｃ）において、第１図と同
一部分は重複を避けるために、同一符号を付してその説
明を省略し、第１図とは異なる部分を重点的に述べる。
一部分は重複を避けるために、同一符号を付してその説
明を省略し、第１図とは異なる部分を重点的に述べる。
以下に述べ、る点が第１図とは異なり、この実施例の特
徴をなすものである。すなわち、Ｐｖ膜４の開孔時に、
電流容量を必要としないバンブ電極を形成する部分には
、開孔部５ａを形成すると同時に電流容量を必要とする
バンブ電極を形成する部分には、開孔部５ｂに示すよう
に、電流容量を必要としないバンブ電極を形成する部分
のＰｖ膜４の開孔部５ａと同程度の開孔面積のものを数
個所開孔すると同時に、この開孔部分を接続するよう罠
開孔する。
徴をなすものである。すなわち、Ｐｖ膜４の開孔時に、
電流容量を必要としないバンブ電極を形成する部分には
、開孔部５ａを形成すると同時に電流容量を必要とする
バンブ電極を形成する部分には、開孔部５ｂに示すよう
に、電流容量を必要としないバンブ電極を形成する部分
のＰｖ膜４の開孔部５ａと同程度の開孔面積のものを数
個所開孔すると同時に、この開孔部分を接続するよう罠
開孔する。
この接続するための幅は第５図の拡大図のように開孔さ
れた幅Ｗの１／２以下とする。このように形成された開
孔部５ａ、５ｂの上に、密着および拡散防止膜６ａ、６
ｂｔ形成する。そして前記密着および拡散防止膜６ａ、
６ｂ上に電気メツキ法により、突出したバンプ電極７ｈ
、７ｂをそれぞれ形成する。
れた幅Ｗの１／２以下とする。このように形成された開
孔部５ａ、５ｂの上に、密着および拡散防止膜６ａ、６
ｂｔ形成する。そして前記密着および拡散防止膜６ａ、
６ｂ上に電気メツキ法により、突出したバンプ電極７ｈ
、７ｂをそれぞれ形成する。
このとき、電流容量を必要とするバング電極７ｂは、Ｐ
ｖ膜４の開孔部５ｂのように、電流容量を必要としない
バンブ電極７ａと同程度のメッキ面積のものを数個配置
し、その間を前記配置したバンブ電極の１／２以下の幅
にて接続するように形成する。
ｖ膜４の開孔部５ｂのように、電流容量を必要としない
バンブ電極７ａと同程度のメッキ面積のものを数個配置
し、その間を前記配置したバンブ電極の１／２以下の幅
にて接続するように形成する。
次に、このように、構成されたこの発明の半導体装置の
製造方法について、、第６図（ａ）〜第６図（ｅ）の工
程説明図によシ説明する。なお、この第６図（ａ）〜第
６図（ｅ）は第４図（ａ）のｈ−Ｎ線の部分の断面図で
ある。まず第６図（ａ）に示すように半導体基板として
のＳｔ基板１に熱酸化膜として％５ｔＯｔ膜２を被着後
、Ｍ引き出し配線３ａ、３ｂｔ−形成する。
製造方法について、、第６図（ａ）〜第６図（ｅ）の工
程説明図によシ説明する。なお、この第６図（ａ）〜第
６図（ｅ）は第４図（ａ）のｈ−Ｎ線の部分の断面図で
ある。まず第６図（ａ）に示すように半導体基板として
のＳｔ基板１に熱酸化膜として％５ｔＯｔ膜２を被着後
、Ｍ引き出し配線３ａ、３ｂｔ−形成する。
このとき、電流容量を必要とするバンブ電極を形成する
部分の友引き出し配線３ｂは電流容量を必要としないバ
ンブ電極を形成する部分の友引き出し配線３ａの面積よ
り、２〜３倍以上の面積になるように形成する。
部分の友引き出し配線３ｂは電流容量を必要としないバ
ンブ電極を形成する部分の友引き出し配線３ａの面積よ
り、２〜３倍以上の面積になるように形成する。
次にＰｖ膜４を被着させる。しかる後、Ｍ引き出し配線
３ａ、３ｂ上のＰｖ膜４の所定個所に開孔部５ａ、５ｂ
を形成する。
３ａ、３ｂ上のＰｖ膜４の所定個所に開孔部５ａ、５ｂ
を形成する。
その後、第６図（ｂ）に示すように、全面に密着および
拡散防止膜６を被着させる。
拡散防止膜６を被着させる。
次に第６図（ｃ）に示すように、メッキ保護用のレソス
ト９を塗布する。そして同図に示すように、レソスト９
には電流容量を必要としないバンブ電極７ａと電流容量
を必要とするバンブ電極７ｂのための開孔部１０ａ、１
０ｂを同時に形成する。
ト９を塗布する。そして同図に示すように、レソスト９
には電流容量を必要としないバンブ電極７ａと電流容量
を必要とするバンブ電極７ｂのための開孔部１０ａ、１
０ｂを同時に形成する。
次に、第６図（ｄ）に示すように、前記レソスト９が開
孔されている部分のみに、電気メツキ法によって、突出
した金属電極、すなわち、バンプ電極７ｇ、７ｂが形成
される。電気メツキ終了後は第６図（ｅ）に示すように
レソスト９およびバング電極７ｍ、７ｂ以外の密着およ
び拡散防止膜５ａ、６ｂが除去される。これにより密着
および拡散防止膜６は、密着および拡散防止膜６ａ、６
ｂとしてのみ残る。
孔されている部分のみに、電気メツキ法によって、突出
した金属電極、すなわち、バンプ電極７ｇ、７ｂが形成
される。電気メツキ終了後は第６図（ｅ）に示すように
レソスト９およびバング電極７ｍ、７ｂ以外の密着およ
び拡散防止膜５ａ、６ｂが除去される。これにより密着
および拡散防止膜６は、密着および拡散防止膜６ａ、６
ｂとしてのみ残る。
このように構成されたチップに対して、ＴＡＢ技術のイ
ンナリードポンディングを行なうと、第７図（ａ）（平
面図）、第７図（ｂ）（第７図（ａ）のＡ−Ａ’線の断
面図）、第７図（Ｃ）（第７図（＆）のＢ−Ｂ’線の断
面図）に示したように、電流容量を必要とするバンブ電
極７ｂは電流容量を必要としないバンブ電極７ａと同程
度の大きさのものを数個並べ、かつその間をバンブ電極
の幅Ｗの１／２以下の幅で接続しであるので、熱容量は
電流容量を必要としないバンブ電極７ａとほぼ同程度と
なり、電流容量を必要としないバンブ電極７ａのインナ
リードポンディング条件で、チップ内に前記、電流容量
を必要とするバング電極７ｂと電流容量を必要としない
バンク電極７ａが混在しても、チップ内のすべてのバン
ブ電極が良好な接続状態が得られる。
ンナリードポンディングを行なうと、第７図（ａ）（平
面図）、第７図（ｂ）（第７図（ａ）のＡ−Ａ’線の断
面図）、第７図（Ｃ）（第７図（＆）のＢ−Ｂ’線の断
面図）に示したように、電流容量を必要とするバンブ電
極７ｂは電流容量を必要としないバンブ電極７ａと同程
度の大きさのものを数個並べ、かつその間をバンブ電極
の幅Ｗの１／２以下の幅で接続しであるので、熱容量は
電流容量を必要としないバンブ電極７ａとほぼ同程度と
なり、電流容量を必要としないバンブ電極７ａのインナ
リードポンディング条件で、チップ内に前記、電流容量
を必要とするバング電極７ｂと電流容量を必要としない
バンク電極７ａが混在しても、チップ内のすべてのバン
ブ電極が良好な接続状態が得られる。
なお、この第７図（ａ）〜第７図（ｃ）における８はバ
ンプ電極７ａ、７ｂ上に接続されたリードである。
ンプ電極７ａ、７ｂ上に接続されたリードである。
以上説明したように、この実施例では、ＴＡＢ技術のイ
ンナリードポンディングを行なうと電流容量を必要とす
るバンブ電極７ｂと、通常用いられている電流容量を必
要としないバンブ電極７・ａの熱容量がほぼ等しくなっ
ているので電流容量を必要としないバンブ電極７ａのポ
ンディング条件でチップ内のすべてのバンブ電極が良好
な接続状態となる。したがって、電流容量に対しての信
頼性が高まり、接続強度の信頼性も高まるという利点が
得られる。
ンナリードポンディングを行なうと電流容量を必要とす
るバンブ電極７ｂと、通常用いられている電流容量を必
要としないバンブ電極７・ａの熱容量がほぼ等しくなっ
ているので電流容量を必要としないバンブ電極７ａのポ
ンディング条件でチップ内のすべてのバンブ電極が良好
な接続状態となる。したがって、電流容量に対しての信
頼性が高まり、接続強度の信頼性も高まるという利点が
得られる。
（発明の効果）
この発明は以上説明したように電流容量が必要なバング
電極の熱容量を通常チップ内で、多く用いられる電流容
量を必要としないバンブ電極と、はぼ同程度にするよう
にしたので、インナポンディング条件を、電流容量を必
要としないバンブ電極のポンディング条件で、チップ内
に電流容量を必要とするバンブ電極と、電流容量を必要
としないバング電極が混在してもすべてのバンブ電極が
、良好な接続状態が得られ、接続不良や接続強度の信頼
性低下という欠点が除去できる。したがって。
電極の熱容量を通常チップ内で、多く用いられる電流容
量を必要としないバンブ電極と、はぼ同程度にするよう
にしたので、インナポンディング条件を、電流容量を必
要としないバンブ電極のポンディング条件で、チップ内
に電流容量を必要とするバンブ電極と、電流容量を必要
としないバング電極が混在してもすべてのバンブ電極が
、良好な接続状態が得られ、接続不良や接続強度の信頼
性低下という欠点が除去できる。したがって。
高歩留シ、高信頼性の半導体装置とすることができる。
第１図（＆）は、従来の半導体装置の平面図、第１図缶
）は第１図（ａ）の平面図、第２図（ａ）はＴＡＢ技術
のインナメンディング後の従来の半導体装置の平面図、
第２図（ｂ）は第２図（ａ）のＡ−Ａ’線の断面図、第
３図（ａ）はＴＡＢ技術の改良後のインナボンデイフグ
後の従来の半導体装置の平面図、第３図（ｂ）は第３図
（ａ）のｈ−Ａ′線の断面図、第４図（ａ）はこの発明
の半導体装置の一実施例の平面図、第４図（ｂ）は第４
図（ａ）のＡ−Ａ’線の断面図、第４図（ｅ）は第４図
（ａ）のＢ−Ｂ’線の断面図、第５図はこの発明の半導
体装置におけるＰＶ膜の拡大平面図、第６図（ａ）ない
し第６図（ｅ）はそれぞれこの発明の半導体装置の製造
工程を説明するだめの図、第７図（ａ）はＴＡＢ技術後
のインナボンディング後のこの発明の半導体装置の平面
図、第７図（ｂ）は第７図（ａ）のｈ−Ｎ線の断面図、
第７図（ｃ）は第７図（ａ）のＢ −Ｂ’線の断面図で
ある。 １−・・Ｓｔ基板、２−８ｉ Ｏ，膜、３ｇ、３ｂ・−
Ａ／引き出し配線、４・・・Ｐｖ膜、５ａ、５ｂ・・・
Ｐｖ膜の開孔部、６．６−１．６−２・・・密着および
拡散防止膜、７ａ、７ｂ・・・バンプ電極、８川リード
、９・・・レジスト、１０ａ、１０ｂ・・・レジストの
開孔部。 第１図 第２図 （ａ） 第３図 （ａ） 第６図 第６図
）は第１図（ａ）の平面図、第２図（ａ）はＴＡＢ技術
のインナメンディング後の従来の半導体装置の平面図、
第２図（ｂ）は第２図（ａ）のＡ−Ａ’線の断面図、第
３図（ａ）はＴＡＢ技術の改良後のインナボンデイフグ
後の従来の半導体装置の平面図、第３図（ｂ）は第３図
（ａ）のｈ−Ａ′線の断面図、第４図（ａ）はこの発明
の半導体装置の一実施例の平面図、第４図（ｂ）は第４
図（ａ）のＡ−Ａ’線の断面図、第４図（ｅ）は第４図
（ａ）のＢ−Ｂ’線の断面図、第５図はこの発明の半導
体装置におけるＰＶ膜の拡大平面図、第６図（ａ）ない
し第６図（ｅ）はそれぞれこの発明の半導体装置の製造
工程を説明するだめの図、第７図（ａ）はＴＡＢ技術後
のインナボンディング後のこの発明の半導体装置の平面
図、第７図（ｂ）は第７図（ａ）のｈ−Ｎ線の断面図、
第７図（ｃ）は第７図（ａ）のＢ −Ｂ’線の断面図で
ある。 １−・・Ｓｔ基板、２−８ｉ Ｏ，膜、３ｇ、３ｂ・−
Ａ／引き出し配線、４・・・Ｐｖ膜、５ａ、５ｂ・・・
Ｐｖ膜の開孔部、６．６−１．６−２・・・密着および
拡散防止膜、７ａ、７ｂ・・・バンプ電極、８川リード
、９・・・レジスト、１０ａ、１０ｂ・・・レジストの
開孔部。 第１図 第２図 （ａ） 第３図 （ａ） 第６図 第６図
Claims (1)
- 熱酸化膜を介して半導体基板上に形成された面積の小さ
い部分と大きい部分の配線と、上記面積の小さい部分の
配線上に開孔部を有するとともにこの開孔部と同程度の
大きさの開孔部を上記面積の広い配線上に複数個設けか
つこの開孔部の幅の１／２以下の幅でこの複数個の開孔
部が接続された表面保護膜と、上記各開孔部を通して上
記配線上に形成された密着および拡散防止膜と、上記面
積の小さい配線上の密着および拡散防止膜上に形成され
た電流容量を必要としないバンブ電極と、上記面積の大
きい配線上の密着および拡散防止膜上に形成された電流
容量を必要とする複数個のバンブ電極とよシなる半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080048A JPH0682672B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59080048A JPH0682672B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60224247A true JPS60224247A (ja) | 1985-11-08 |
| JPH0682672B2 JPH0682672B2 (ja) | 1994-10-19 |
Family
ID=13707352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59080048A Expired - Lifetime JPH0682672B2 (ja) | 1984-04-23 | 1984-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682672B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208658A (en) * | 1990-12-07 | 1993-05-04 | Kawasaki Steel Corporation | Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor |
| US6111628A (en) * | 1997-03-06 | 2000-08-29 | Sharp Kabushiki Kaisha | Liquid crystal display device including plural bump electrodes |
| US6525422B1 (en) * | 1997-01-20 | 2003-02-25 | Sharp Kabushiki Kaisha | Semiconductor device including bump electrodes |
-
1984
- 1984-04-23 JP JP59080048A patent/JPH0682672B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208658A (en) * | 1990-12-07 | 1993-05-04 | Kawasaki Steel Corporation | Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor |
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| US6933607B2 (en) | 1997-01-20 | 2005-08-23 | Sharp Kabushiki Kaisha | Semiconductor device with bumps on electrode pads oriented in given direction |
| US7005741B2 (en) | 1997-01-20 | 2006-02-28 | Sharp Kabushiki Kaisha | Liquid crystal display device and/or circuit substrate including bump electrodes and electrode pads |
| US6111628A (en) * | 1997-03-06 | 2000-08-29 | Sharp Kabushiki Kaisha | Liquid crystal display device including plural bump electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682672B2 (ja) | 1994-10-19 |
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