JPH04133330A - 半導体装置およびその接続方法 - Google Patents

半導体装置およびその接続方法

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JPH04133330A
JPH04133330A JP2254652A JP25465290A JPH04133330A JP H04133330 A JPH04133330 A JP H04133330A JP 2254652 A JP2254652 A JP 2254652A JP 25465290 A JP25465290 A JP 25465290A JP H04133330 A JPH04133330 A JP H04133330A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明はバンプを有する半導体装置およびその半導体
装置のバンプと基板上に形成された配線パターンとの電
気的な接続方法に関する。
(従来の技術) 周知のように半導体装置は、高集積化方向にあるととも
に、配線基板などに対して高密度に実装することが要求
されている。この高密度実装への対応としては、たとえ
ばフリップチップ接続やTAB(Tape Auotg
gated Bonding)などの手段が知られてい
る。しかして、前記フリップチップ接続およびTABの
場合は、配線基板上の配線パターンなどへの接続を可能
にするため、半導体素子のボンディングパッド上に突起
形状を有するバンプが形成される。
第6図は半導体素子1のボンディングパッド2上にバリ
アメタル層3を介して、たとえばめっき法、デイツプ法
もしくは蒸着法などによって半田から成るバンプ4を突
起形状(マツシュルームバンプ)に形成した構成を断面
的に示したものである。また、第7図は半導体素子】の
ボンディングパッド2上にバリアメタル層3を介して、
前記パッド2部分が開口した厚膜レジストを用い、たと
えばめっき法などによって半田から成るバンプ4を垂直
に(ストレートウオールバンプ)に形成した構成を断面
的に示したものである。なお、第6図および第7図にお
いて5はパッシベーション膜を示す。
さらにこの改良手段として、前記バンプ4上に、バンプ
4を構成する金属より低融点の金属もしくは合金を積層
して低温接続を可能・にすることも試みられている(I
EEE JAPAN IEMT SYMPO8IUM 
1989pH4〜118)。
一方、上記バンプ4か形成された半導体装置(半導体素
子)を配線基板に実装する場合、たとえば半導体装置を
主に形成するシリコンと、半導体装置を実装する基板と
の熱膨脹係数が大きく異なると、温度サイクルなどに起
因する熱ストレスによって、前記バンプなどによる接続
部分で破断を生じるという問題がある。これを改善する
手段として、たとえば基板にシリコンを用いるC0W(
chip On wafer)が提案されている。しか
し、この手段は基板を製作するために、半導体装置を製
作(製造)する場合と同等あるいはそれ以上の複雑な工
程を要しコストアップとなる。
さらに、熱ストレスによるバンプ部分での破断不良を解
決する手段として、バンプ構造を熱ストレスに対して耐
性を呈する構造とすることも知られている。たとえば、
ポリイミド樹脂テープを挾む積層構造とし、熱ストレス
を緩和する方式がある(電子通信情報学会技術研究報告
CPM−19−24(1987))。しかし、この方式
の場合は、バンプシートと呼称されるものを別途作成す
る必要があり、形成方法も複雑でコストアップとなるば
かりでなく、重ねるバンプ段数の増加に伴い、接続箇所
が増加するため、信頼性の上で問題がある。
また、熱ストレスによる破断不良は、バンプ4が半導体
装置1に接する界面付近で発生するため、バンプ4が溶
融して接続された状態とした後、半導体装置1と基板と
を引き離すことにより、バンプ4による接合部の形状を
鼓型にすることも試みられている。しかしながら、この
バンプ4による接合部の形状を鼓型にする手段の場合は
、半導体装置1と基板とを引き離す距離を十分かつ適確
に選択・設定しないと、接続不良など生じ易く信頼性に
問題があるとともに、外観も損なわれるという問題があ
る。
(発明が解決しようとする課題) 前記したようにボンディングパッド2上に構成ないし形
成されたバンプ4を有する半導体装置を、熱膨脹係数の
異なる所要の基板面上にたとえばフェイスダウンに搭載
・実装した場合、前記熱膨張率の相違に起因する熱スト
レスによりバンプ部分で破断か生しるという問題かある
。しかして、この解決策ないし回避策もいろいろ試みら
れているが、工程か繁雑であったり、大幅なコストアッ
プを招いたり、あるいは接続不良など起き信頼性に問題
かあって、実用上十分満足し得る手段とはいえない。
本発明は上記事情に対処してなされたもので、半導体装
置の熱膨脹係数と異なる熱膨脹係数を有する基板に、前
記半導体装置を実装する場合において、実装工程や実装
後の熱ストレスにより、半導体装置のバンプ部分での破
断発生を全面的に容易かつ確実に防止ないし回避しバン
プ構造を有する半導体装置およびその半導体装置を基板
に接続する方法の提供を目的とする。
〔発明の構成] (課題を解決するための手段) 本発明に係る半導体装置は、ボンディングパッド上に融
点の異なる複数種の金属もしくは合金で形成されたバン
プを有する半導体装置において、前記バンプは第1の金
属もしくは合金面上に第1の金属もしくは合金よりも融
点の高い第2の金属もしくは合金層か形成されているこ
とを特徴とする。
また、本発明に係る半導体装置の接続方法は、ボンティ
ングバットおよびこのボンディングパッド上に形成され
たバンプを介して半導体装置を基板面に接続する半導体
装置の接続方法において、前記半導体装置のボンディン
グパッド上に形成されたバンプとなる第1の金属もしく
は合金層と、基板上に形成されたバンプとなる第1の金
属もしくは合金よりも融点の高い第2の金属もしくは合
金層とを、前記第2の金属もしくは合金よりも融点の低
い第3の金属層を介して、前記第2の金属もしくは合金
の融点より低温で第1の金属もしくは合金あるいは第3
の金属層のすくなくともいずれか一方をを溶融させて半
導体装置を基板上に接続する工程を具備することを特徴
とする。
(作用) 本発明によれば、ボンディングパッド上に第1の金属な
いし合金層、第1の金属ないし合金よりも融点の高い第
2の金属ないし合金層か順次形成されている。しかして
、第2の金属ないし合金の融点よりも低温度で、第1の
金属ないし合金を溶融したとき、バンプを形成している
第1の金属ないし合金が、下地となるボンディングパッ
ド界面まで広がり、前記第1の金属ないし合金とボンデ
ィングパッドとの接触角は90度未満になる。
このような構造を採ることにより、ボンディングパッド
とバンプ界面でバンプに加わる応力が緩和されるため、
熱ストレスに対してすぐれた耐性を呈する。
また、前記半導体装置を基板面に接続(実装)するとき
には、第3の金属ないし合金層を接合面に介在させ、第
2の金属ないし合金の融点よりも低温度で、第1の金属
ないし合金および第3の金属ないし合金の少なくともい
ずれか一方を溶融すると、半導体装置側は勿論のこと基
板側のパッドとバンプ界面でも、バンプとパッドとの接
触角が90度未満になる。したがって、ボンディングパ
ッドとバンプ界面でバンプに加わる応力が容易に緩和さ
れるため、熱ストレスに対してすぐれた耐性を呈するこ
とになり、たとえば接続部を鼓型に形成するなどの煩雑
な操作など要せずに信頼性の高い接続が実現される。
(実施例) 以下第1図〜第5図を参照して本発明の詳細な説明する
第1図および第2図は本発明に係る半導体装置の要部の
構成、すなわち本発明に係る半導体装置の異なるバンプ
構造例をそれぞれ断面的に示し、また第3図は本発明に
係る半導体装置を基板面に実装・接続したときのバンプ
接続部の構成を断面的に示したものである。
これら第1図〜第3図において、1は半導体素子、2は
ボンディングパッド、3はバリアメタルたとえばTi層
3aとCu層3bとの2層構造をなしている。さらに、
5はパッシベーション膜、6は第1の金属ないし合金の
層でたとえばPb/ Sn −60/ 40の融点26
0℃の合金、7は第2の金属ないし合金層でたとえばP
b/ Sn −95/ 5の融点320 ”Cの合金、
8は第3の金属ないし合金の層でたとえばPb/Sn−
60/ 40の融点260℃の合金、9は基板10側の
パッドをそれぞれ示す。
上記のような構造のバンプを有する半導体装置は、たと
えば第4図(a)〜(f)に断面図で実施態様を模式的
に示すような工程で製造し得る。
先ず、半導体素子領域1の所定面上にボンディングパッ
ド2が形成され、さらにそのボンディングパッド2を除
いた面上にパッシベーション膜が形成されたウェハを用
意しまたとえば蒸着法によってTi/Cu膜3を全面蒸
着する(第4図(a))。
次いで、厚膜用レジストAZ4903(商品名、ヘキス
トジャバン)をスピンコードして膜厚35μlのレジス
ト層を形成し、露光・現像処理してたとえば一辺が10
0μ園の方形の開口を有するボンディングパッド2より
も、−辺が20μm大きい120μ■の方形に、レジス
ト11を開口する(第4図(b))。
このようにして、ボンディングパッド2に対応する部分
のレジスト層11が開口されたウェハを、予め用意して
おいた全スズ40g/I 、第一スズ35g/g、鉛4
4g# 、遊離ホウ酸40g#! 1ホウ酸25g/i
)およびニカワ3.0g/ Nからなる溶液に浸漬して
、前記Tf/Cu膜3を陰極とし、また40%スズ合金
を陽極とし、電流密度3.2A/dIm印加、浴温25
C1ゆるやかに攪拌しなからPb/5n−80/40合
金6を25μ■厚さにめっきする。
次いで、前記めっき液を全スズ5g/ fl 、第一ス
ズ4g/ I) 、鉛90g/I、遊離ホウフッ酸40
g# 、ホウ酸25g/lおよびニカワ0.5g/ g
からなる溶液に変え、Tl/Cu膜3を陰極とし、また
5%スズ合金を陽極とし、電流密度3.2^/da印加
、浴温25℃、ゆるやかに攪拌しながらPb/Sn −
9515合金7を10μ謹厚さにめっきする(第4図(
C))。
上記によりPb/Sn =60/4060/40びPb
/Sn−9515合金7を形成した後、前記めっきレジ
スト層11を除去しく第4図(d) ) 、再度ポジレ
ジスト0FPI?−8[10(商品名、東京応化)で、
前記Pb/Sn合金6.7を形成した領域を、その寸法
よりも太きい一辺140μmの島状にマスキングし、過
硫酸アンモニウム、硫酸およびエタノールから成る混合
溶液でCu膜3bをエツチング除去後、EDT^、アン
モニアおよび過酸化水素水から成る溶液てTi膜3aを
エツチング除去し、マスクをアセトンで除去した(第4
図(e))。
しかる後、前記第2の金属7であるPb/Sn =95
15の融点(320℃)よりも低く、第1の金属6であ
るPb/5n−60/40の融点(260℃)よりも高
い280℃でリフローすることによって、所望のバンプ
構造を有する半導体装置が得られる(第4図(f)さら
に、本発明に係る半導体装置の他の構成例は、たとえば
第5図(a)〜(d)に断面図で実施態様を模式的に示
すような工程で製造し得る。
先ず、半導体素子領域1の所定面上にボンディングパッ
ド2が形成され、さらにそのボンディングパッド2を除
いた面上にバ;ンシベーション膜5が形成されたウェハ
を用意し、厚膜用レジストAZ4903  (商品名、
ヘキストジャバン)をスピンコードして膜厚35μIの
レジスト層を形成し、露光・現像処理してたとえば一辺
か100μ膿の方形の開口を有するボンディングパッド
2よりも一辺が20μ■小さい80μ−の方形に、ボン
ディングパッド2上のレジスト11を開口する(第5図
(a))。
このようにして、ボンディングパッド2に対応する部分
のレジスト層11を開口したウェハに対して、蒸着法に
よって第1の金属としてPb/Sn −60/40合金
層6を15μm厚さに形成した後、蒸発源を変え、Pb
/5n−9515合金層7を20μ■厚さに連続形成す
る(第5図(b))。
上記によりPb/Sn =60/40合金層6およびP
b/5n−9575合金層7を形成した後、前記めっき
レジスト層11およびレジスト層上の合金層6.7を除
去(第5図(c) ) してから、前記第2の金属7で
あるPb/5n−9515の融点(320℃)よりも低
く、第1の金属6であるPb/Sn =60/40の融
点(260℃)よりも高い290℃でリフローすること
によって、所望のバンプ構造を有する半導体装置が得ら
れる(第5図(d)。
次に、上記のごと(構成した半導体装置を、基板に接続
する例について説明する。
前、?C!第4図(c)もしくは第5図(b)に示すよ
うなバンプ構造の第2の金属層7上に、この第2の金属
層7よりも融点の低い第3の金属層8、たとえばPb/
5n−60/40の金属層8を電気めっき法もしくは蒸
着法を選択的に形成する。しかる後、前記第3の金属層
8を対応する基板のパッドに対接させ、前記第2の金属
7の融点よりも低い温度で、第3の金属8/第1の金属
6の少なくともいずれか一方を加熱溶融させることによ
って、バンプ部分で破断なと起こさず容易に接続し得る
たとえば、前記構成のバンプを有する半導体装置(チッ
プ)を、熱膨脹係数6.0〜B、5 x zO−6/℃
(シリコンの3.5 Xl0−6/”Cに比べ約2倍)
のアルミナ基板に対し、前記第3図に図示したように接
続した場合、半導体チップのバンプ4と基板10側バツ
ド9との接触角が両側とも60度であり、温度サイクル
試験(−55℃(30■fn) 〜25℃(5sin)
 〜150℃(30■fn) 〜25℃(5sin)を
3000サイクル行っても、接続箇所には破断は認めら
れず、半導体装置としての特性にも変化かなく、実装基
板としての信頼性も十分であった。
なお、本発明は上記実施例に限られるものでなく、その
要旨を逸脱しない範囲で変形することができる。たとえ
ば、融点の異なる金属として上記では、Pb/Sn系を
例示したが、Pb/Sn系にIn、Sbなど添加したも
の、あるいは^u、N1.Pd、Ag、Cu、Tiなど
の金属もしくはこれらを主成分とする合金を用いてもよ
く、また金属層の厚さも適宜選択し得る。さらに、これ
らの金属層の形成手段や接合する基板も前記例示に限定
されないことはもちろんである。
[発明の効果コ 本発明によれば、半導体装置のボンディングパッド上に
第1の金属ないし合金、および前記第1の金属ないし合
金よりも融点の高い第2の金属ないし合金の層が順次形
成されている。しかして、融点の低い第1の金属ないし
合金を溶融させたとき、その第1の金属ないし合金は溶
融前のバンプ径よりも大きな面積を有する下地金属の端
部間で流出するが、第2の金属ないし合金が溶融しない
状態を保持しているため、表面張力により第1の金属な
いし合金のボンディングパッドとの接触角も90度未満
にすることが可能となり、ボンディングパッドとバンプ
界面における熱ストレスに起因する応力が緩和され、強
固な接続構造を形成する。
また、前記接続において、第2の金属ないし合金上ある
いは基板のパッド上に、基板のパッド面積よりも小さい
径で第3の金属ないし合金層を形成しておき、第2の金
属ないし合金の融点よりも低い温度で第1もしくは第3
の金属ないし合金を溶融して接続した場合は、半導体装
置側は勿論のこと基板側のパッドとバンプ界面でも、バ
ンフトパッドとの接触角を90度未満となし得る。つま
り、半導体装置と基板との間に存在するバンプと、半導
体装置のボンディングパッドもしくは基板の接続パッド
との界面に加わる応力を最小限にすることができ、信頼
性ある半導体装置の接続を実現できる。しかも、前記バ
ンプ構造および接続方式によれば、半導体装置と基板と
を接続する場合、従来のようにバンプを溶融させた後、
半導体装置と基板とを若干引き離すという工程も要しな
い。つまり、前記バンプをリフローするときの温度を調
節するだけの安易な手段(熟練など不要)で、熱ストレ
スに対し、十分信頼性の高い半導体装置の接続を達成し
得る。
【図面の簡単な説明】
第1図および第2図は本発明に係る半導体装置の要部構
成のそれぞれ異なる例を示す断面図、第3図は本発明に
係る半導体装置を基板に接続(実装)したときの要部構
成例を示す断面図、第4図(a)〜(「)および第5図
(a)〜(d)は本発明に係る半導体装置のそれぞれ異
なる製造例を模式的に示す断面図、第6図および第7図
は従来の半導体装置の要部構成のそれぞれ異なる例を示
す断面図である。 1・・・・・・半導体素子 2・・・・・・ボンディングパッド 3・・・・・・バリアメタル 4・・・・・・バンプ 5・・・・・・パッシベーション膜 6・・・・・・第1の金属層 7・・・・・・第2の金属層 8・・・・・・第3の金属層 9・・・・・・基板側パッド lO・・・・・・基板 11・・・・・・レジスト層

Claims (2)

    【特許請求の範囲】
  1. (1)ボンディングパッド上に融点の異なる複数種の金
    属もしくは合金で形成されたバンプを有する半導体装置
    において、 前記バンプは第1の金属もしくは合金面上に第1の金属
    もしくは合金よりも融点の高い第2の金属もしくは合金
    層が形成されていることを特徴とする半導体装置。
  2. (2)ボンティングパッドおよびこのボンディングパッ
    ド上に形成されたバンプを介して半導体装置を基板面に
    接続する半導体装置の接続方法において、 前記半導体装置のボンディングパッド上に形成されたバ
    ンプとなる第1の金属もしくは合金層と、基板上に形成
    されたバンプとなる第1の金属もしくは合金よりも融点
    の高い第2の金属もしくは合金層とを、前記第2の金属
    もしくは合金よりも融点の低い第3の金属層を介して、
    前記第2の金属もしくは合金の融点より低温で第1の金
    属もしくは合金あるいは第3の金属層のすくなくともい
    ずれか一方をを溶融させて半導体装置を基板上に接続す
    る工程を具備することを特徴とする半導体装置の接続方
    法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590954U (ja) * 1992-05-07 1993-12-10 株式会社大真空 表面実装型電子部品
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
WO2001091176A3 (en) * 2000-05-23 2002-04-18 Unitive Electronics Inc Trilayer/bilayer solder bumps and fabrication methods therefor
JP2002246505A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
US6524943B1 (en) * 2001-05-07 2003-02-25 Fujitsu Limited Method of forming metal bumps
US6689639B2 (en) 2001-11-15 2004-02-10 Fujitsu Limited Method of making semiconductor device
JP2008091933A (ja) * 1995-11-17 2008-04-17 Dainippon Printing Co Ltd 電子部品
US7675174B2 (en) 2003-05-13 2010-03-09 Stmicroelectronics, Inc. Method and structure of a thick metal layer using multiple deposition chambers
US7723847B2 (en) * 2006-07-14 2010-05-25 Fujitsu Microelectronics Limited Semiconductor device having an electrode pad, a bump provided above the electrode pad and a bump foundation layer therebetween
JP2013042018A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 半導体装置およびその製造方法並びに電子装置
JP2013045843A (ja) * 2011-08-23 2013-03-04 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
JP2014003201A (ja) * 2012-06-20 2014-01-09 Shinko Electric Ind Co Ltd 半導体装置及び配線基板、並びにそれらの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240079307A1 (en) * 2022-09-07 2024-03-07 Qualcomm Incorporated Package comprising a substrate with post interconnects having a profile cross section of a trapezoid shape

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590954U (ja) * 1992-05-07 1993-12-10 株式会社大真空 表面実装型電子部品
JP2008091933A (ja) * 1995-11-17 2008-04-17 Dainippon Printing Co Ltd 電子部品
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
WO2001091176A3 (en) * 2000-05-23 2002-04-18 Unitive Electronics Inc Trilayer/bilayer solder bumps and fabrication methods therefor
US6492197B1 (en) 2000-05-23 2002-12-10 Unitive Electronics Inc. Trilayer/bilayer solder bumps and fabrication methods therefor
JP2002246505A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
US6524943B1 (en) * 2001-05-07 2003-02-25 Fujitsu Limited Method of forming metal bumps
US6689639B2 (en) 2001-11-15 2004-02-10 Fujitsu Limited Method of making semiconductor device
US7675174B2 (en) 2003-05-13 2010-03-09 Stmicroelectronics, Inc. Method and structure of a thick metal layer using multiple deposition chambers
US8222138B2 (en) 2003-05-13 2012-07-17 St Microelectronics, Inc. Method and structure of a thick metal layer using multiple deposition chambers
US7723847B2 (en) * 2006-07-14 2010-05-25 Fujitsu Microelectronics Limited Semiconductor device having an electrode pad, a bump provided above the electrode pad and a bump foundation layer therebetween
JP2013042018A (ja) * 2011-08-18 2013-02-28 Fujitsu Ltd 半導体装置およびその製造方法並びに電子装置
JP2013045843A (ja) * 2011-08-23 2013-03-04 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
JP2014003201A (ja) * 2012-06-20 2014-01-09 Shinko Electric Ind Co Ltd 半導体装置及び配線基板、並びにそれらの製造方法

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