JPS6031244A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6031244A JPS6031244A JP58139395A JP13939583A JPS6031244A JP S6031244 A JPS6031244 A JP S6031244A JP 58139395 A JP58139395 A JP 58139395A JP 13939583 A JP13939583 A JP 13939583A JP S6031244 A JPS6031244 A JP S6031244A
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、突出した金属電極（以下、バンプ電極と言
う）を有した半導体装置の接続方法であるＴＡＢ（テー
プオートメーションボンド）技術におけるインナリード
ボンディング後のリードと半導体装置（以下、チップと
言う）のエッヂの接触を防止するようにした半導体装置
に関する。
う）を有した半導体装置の接続方法であるＴＡＢ（テー
プオートメーションボンド）技術におけるインナリード
ボンディング後のリードと半導体装置（以下、チップと
言う）のエッヂの接触を防止するようにした半導体装置
に関する。
（従来技術）
従来のバンプ電極を有したチップの断面図を第１図に示
す。この第１図において、工はＳｔ基板、２はＳｔ酸化
膜（ｓｔｏ、膜）、３はＭ引き出し配線、４は表面保護
膜（以下、ＰＶ膜と言う）である。
す。この第１図において、工はＳｔ基板、２はＳｔ酸化
膜（ｓｔｏ、膜）、３はＭ引き出し配線、４は表面保護
膜（以下、ＰＶ膜と言う）である。
このＰｖ膜４に開孔部５を形成し、この開孔部５に密着
および拡散防止膜６を形成した後、電気メツキ法により
金属電極、すなわち、バンプ電極７を突出するように形
成している。
および拡散防止膜６を形成した後、電気メツキ法により
金属電極、すなわち、バンプ電極７を突出するように形
成している。
このように構成されているチップに対してＴＡＢ技術の
インナリードボンディングを行なうと、同図に示すよう
に、リード８とバンプ電極７が接続できる。
インナリードボンディングを行なうと、同図に示すよう
に、リード８とバンプ電極７が接続できる。
しかし、その後、テープの自重や外部応力のため、リー
ド８とチップエッヂ９が接触し、電気的特性が不良とな
る欠点があった。
ド８とチップエッヂ９が接触し、電気的特性が不良とな
る欠点があった。
この欠点の除去方法として、バンプ電極７を広げるとい
う方法があるが、熱放散が大きく、接続が困難となり好
ましくない。
う方法があるが、熱放散が大きく、接続が困難となり好
ましくない。
他の欠点の除去方法としては、バンプ電極７をチップエ
ッヂ９に接近させて形成する方法があるが、ウェハよシ
各チップへ分割する方法として、円形状のブレードを高
速回転しながら切断、分割する方法が採用されているた
め、チップエッヂ近傍にはカケやヒビ割れなどの歪が発
生しているので、バンブ電極をチップエッヂに接近させ
て形成する方法は、信頼性、歩留ｐ的に好ましくない。
ッヂ９に接近させて形成する方法があるが、ウェハよシ
各チップへ分割する方法として、円形状のブレードを高
速回転しながら切断、分割する方法が採用されているた
め、チップエッヂ近傍にはカケやヒビ割れなどの歪が発
生しているので、バンブ電極をチップエッヂに接近させ
て形成する方法は、信頼性、歩留ｐ的に好ましくない。
（発明の目的）
この発明は、これら従来の欠点を除去するためになされ
たもので、インナリードボンディング後のリードとチッ
プの接触を除去でき、高歩留シ、高信頼性の半導体装置
を提供することを目的とするＯ （発明の構成） この発明の半導体装置は、バンブ電極を有する半導体装
置のエッチとバンブ電極との間に新たにこのバンブ電極
の形成と同時に別のバンブ電極を形成するようにしたも
のである。
たもので、インナリードボンディング後のリードとチッ
プの接触を除去でき、高歩留シ、高信頼性の半導体装置
を提供することを目的とするＯ （発明の構成） この発明の半導体装置は、バンブ電極を有する半導体装
置のエッチとバンブ電極との間に新たにこのバンブ電極
の形成と同時に別のバンブ電極を形成するようにしたも
のである。
（実施例）
以下、この発明の半導体装置の実施例について図面に基
づき説明する。第２図はその一実施例の構成を示す断面
図である。この第２図において、第１図と同一部分は重
複を避けるために、同一符号を付し−Ｃその説明を省略
し、第１図とは異なる部分を重点的に述べる。
づき説明する。第２図はその一実施例の構成を示す断面
図である。この第２図において、第１図と同一部分は重
複を避けるために、同一符号を付し−Ｃその説明を省略
し、第１図とは異なる部分を重点的に述べる。
この第２図を第１図と比較しても明らかなように、ｓｉ
基板１ 、 Ｓｉｎ、膜２ 、 ＡＩ！引き出し配線３
゜Ｐｖ膜４．開孔部５の部分は第１図と同様であり、以
下に述べる点が第１図とは異なり、この実施例の特徴を
なすものである。
基板１ 、 Ｓｉｎ、膜２ 、 ＡＩ！引き出し配線３
゜Ｐｖ膜４．開孔部５の部分は第１図と同様であり、以
下に述べる点が第１図とは異なり、この実施例の特徴を
なすものである。
すなわち、Ｐｖ膜４の開孔部５に密着および拡散防止膜
６−１を形成する際、同時に、この膜６−１よシエツヂ
側のＰｖ膜膜上上リード下シ防止バンプ電極用の密着お
よび拡散防止膜６−２を形成する。そして、前記密着お
よび拡散防止膜６−１上とともに、密着および拡散防止
膜６−２上に電気メツキ法によシ、突出したバンプ電極
７−１゜７−２をそれぞれ形成し、バンプ電極７−１に
はリード８を接続する。
６−１を形成する際、同時に、この膜６−１よシエツヂ
側のＰｖ膜膜上上リード下シ防止バンプ電極用の密着お
よび拡散防止膜６−２を形成する。そして、前記密着お
よび拡散防止膜６−１上とともに、密着および拡散防止
膜６−２上に電気メツキ法によシ、突出したバンプ電極
７−１゜７−２をそれぞれ形成し、バンプ電極７−１に
はリード８を接続する。
次に、このように構成されたこの発明の半導体装置の製
造方法について、第３図（ａ）ないし第３図（ｅ）の工
程説明図によシ説明する。まず、第３図（ａ）に示すよ
うに、８１基板ｌに熱酸化膜としてｓｉｏ。
造方法について、第３図（ａ）ないし第３図（ｅ）の工
程説明図によシ説明する。まず、第３図（ａ）に示すよ
うに、８１基板ｌに熱酸化膜としてｓｉｏ。
膜２を被着後、ＡＩ！引き出し配線３を形成し、Ｐｖ膜
４を被着させる。
４を被着させる。
しかる後、Ａｊ引き出し配線３上のＰｖ膜４の所定部分
に開孔部５を形成する。
に開孔部５を形成する。
その後、第３図（ｂ）に示すように、全面に密着および
拡散防止膜６を被着させる。
拡散防止膜６を被着させる。
次に、第３図（ｃ）に示すように、メッキ保護用のレジ
スト１０を塗布する。そして、同図に示すように、この
レジスト１０には、バンプ電極７−１と、リード下ｐ防
止のバンプ電極７−２のための開孔部１０−１ 、１０
−２を同時に形成する。
スト１０を塗布する。そして、同図に示すように、この
レジスト１０には、バンプ電極７−１と、リード下ｐ防
止のバンプ電極７−２のための開孔部１０−１ 、１０
−２を同時に形成する。
次に、第３図（ｄ）に示すように、前記のレジストが開
孔されている部分のみに電気メツキ法によって、突出し
た金属電極、すなわち、バンプ電極７−１．７−２が形
成される。
孔されている部分のみに電気メツキ法によって、突出し
た金属電極、すなわち、バンプ電極７−１．７−２が形
成される。
電気メツキ終了後は、第３図（ｅ）に示すように、レジ
ストおよびバンプ電極７−１．７−２以外の密着および
拡散防止膜６が除去される。これにょシ、密着および拡
散防止膜６は、密着および拡散防止膜６−１．６−２と
してのみ残る。
ストおよびバンプ電極７−１．７−２以外の密着および
拡散防止膜６が除去される。これにょシ、密着および拡
散防止膜６は、密着および拡散防止膜６−１．６−２と
してのみ残る。
このように構成されたチップに対してＴＡＢ技術のイン
ナリードボンディングを行なうと、第２図に示したよう
に、リード８とバンプ電極７−１が接続される。そして
、その後のテープの自重や外部応力のために、リード８
が下がっても、リード８の下シ防止のバンプ電極７−２
があるため、チップエッヂ近傍でリード８が支えられる
ので、リード８とチップエッヂの接触は無くなる。
ナリードボンディングを行なうと、第２図に示したよう
に、リード８とバンプ電極７−１が接続される。そして
、その後のテープの自重や外部応力のために、リード８
が下がっても、リード８の下シ防止のバンプ電極７−２
があるため、チップエッヂ近傍でリード８が支えられる
ので、リード８とチップエッヂの接触は無くなる。
以上説明したように、この実施例では、インナリードボ
ンディング時に必要なバンプ電極７−１の形成と同時に
、リード８の下シ防止のバンプ電極７−２を形成するこ
とで、インナリードボンディング後のり−ド８と、チッ
プエッヂとの接触を除去できるという利点が得られる。
ンディング時に必要なバンプ電極７−１の形成と同時に
、リード８の下シ防止のバンプ電極７−２を形成するこ
とで、インナリードボンディング後のり−ド８と、チッ
プエッヂとの接触を除去できるという利点が得られる。
また、通常行なわれるインナリードボンディング後のリ
ードの上向き方向への修正作業が無くなり、工程短縮の
利点もある。
ードの上向き方向への修正作業が無くなり、工程短縮の
利点もある。
第４図はこの発明の他の実施例を示す。この他の実施例
では、ＡＩ！引き出し配線３をリード下り防止バンプ電
極７−２下まで引き延すとともに、Ｐｖ膜４に開孔部５
′を形成して、前記バンプ電極７−２下の密着および拡
散防止膜６−２がＡ／引き出し配線３に接続されるよう
にする。さらに、インナリードボンディング時に、バン
プ電極７−１とともにリード下シ防止バンプ電極７−２
にもリード８を接続する。
では、ＡＩ！引き出し配線３をリード下り防止バンプ電
極７−２下まで引き延すとともに、Ｐｖ膜４に開孔部５
′を形成して、前記バンプ電極７−２下の密着および拡
散防止膜６−２がＡ／引き出し配線３に接続されるよう
にする。さらに、インナリードボンディング時に、バン
プ電極７−１とともにリード下シ防止バンプ電極７−２
にもリード８を接続する。
このような他の実施例によれば、リード８とバンブ電極
との接続面積が増加され、接続強度の増加と大電流に対
する信頼性が高まるという効果がある。
との接続面積が増加され、接続強度の増加と大電流に対
する信頼性が高まるという効果がある。
（発明の効果）
以上のように、この発明の半導体装置によれば、バンブ
電極を有する半導体装置のエッヂとバンブ電極との間に
新たにこのバンブ電極の形成と同時に別の電極全形成す
るようにしたので、インナリードポンディング後のリー
ドと、チップの接触を除去できる。したがって、高歩留
シ、高信頼性とすることができる。
電極を有する半導体装置のエッヂとバンブ電極との間に
新たにこのバンブ電極の形成と同時に別の電極全形成す
るようにしたので、インナリードポンディング後のリー
ドと、チップの接触を除去できる。したがって、高歩留
シ、高信頼性とすることができる。
第１図は従来の半導体装置の断面図、第２図はこの発明
の半導体装置の一実施例の断面図、第３図（ａ）〜第３
図（ｅ）はこの発明の一実施例の半導体装置の製造工程
を説明するための断面図、第４図はこの発明の半導体装
置の他の実施例を示す断面図である。 １・・・８１基板、２・・・５ｔｏｚ膜、３・・・Ａ／
引き出し配線、４ ・Ｐ Ｖ膜、５ 、５’・Ｐ Ｖ膜
の開孔部、６−１゜６−２・・・密着および拡散防止膜
、７−１ 、７−２・・・バンブ電極、８・・・リード
。
の半導体装置の一実施例の断面図、第３図（ａ）〜第３
図（ｅ）はこの発明の一実施例の半導体装置の製造工程
を説明するための断面図、第４図はこの発明の半導体装
置の他の実施例を示す断面図である。 １・・・８１基板、２・・・５ｔｏｚ膜、３・・・Ａ／
引き出し配線、４ ・Ｐ Ｖ膜、５ 、５’・Ｐ Ｖ膜
の開孔部、６−１゜６−２・・・密着および拡散防止膜
、７−１ 、７−２・・・バンブ電極、８・・・リード
。
Claims (1)
- バンプ電極を有する半導体装置のエッヂとこのバンプ電
極との間に新たに同時に形成される別のバンプ電極を備
えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139395A JPS6031244A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58139395A JPS6031244A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031244A true JPS6031244A (ja) | 1985-02-18 |
Family
ID=15244285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58139395A Pending JPS6031244A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183537A (ja) * | 1989-01-10 | 1990-07-18 | Toshiba Corp | 半導体チップの実装方法 |
| WO1994024698A1 (en) * | 1993-04-08 | 1994-10-27 | Seiko Epson Corporation | Semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
| JPS55151362A (en) * | 1979-05-16 | 1980-11-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5742222A (en) * | 1980-08-26 | 1982-03-09 | Matsushita Electric Ind Co Ltd | Tuner |
| JPS57122542A (en) * | 1981-01-23 | 1982-07-30 | Hitachi Ltd | Electrode structure for semiconductor element |
-
1983
- 1983-08-01 JP JP58139395A patent/JPS6031244A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183537A (ja) * | 1989-01-10 | 1990-07-18 | Toshiba Corp | 半導体チップの実装方法 |
| WO1994024698A1 (en) * | 1993-04-08 | 1994-10-27 | Seiko Epson Corporation | Semiconductor device |
| US5563445A (en) * | 1993-04-08 | 1996-10-08 | Seiko Epson Corporation | Semiconductor device |
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