JPH02239627A - 半導体チップの電極形成方法 - Google Patents
半導体チップの電極形成方法Info
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- JPH02239627A JPH02239627A JP1060111A JP6011189A JPH02239627A JP H02239627 A JPH02239627 A JP H02239627A JP 1060111 A JP1060111 A JP 1060111A JP 6011189 A JP6011189 A JP 6011189A JP H02239627 A JPH02239627 A JP H02239627A
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Electroplating Methods And Accessories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高密度実装が可能な半導体チップのフリンプチ
ップ電極を形成する方法に関する。
ップ電極を形成する方法に関する。
半導体装置をセラミック基板などに実装する方法は、従
来、大別してワイヤボンディング方式．フィルムキャリ
ア方式，フリップチップ方式が知られている．第４図（
Ａ）〜（Ｃ）は、これらの方式について半導体チップの
実装状態を示した模式断面図である．第４図（Ａ）はワ
イヤボンディング方式であり、基板３０上の導電パター
ン３１と半導体チップ３２表面の電極パンド３３をワイ
ヤ３４を用いて接続している。このワイヤボンディング
方式は古くから採用され、半導体チップの実装の９０％
以上にこの方式が採用されている．これに対して第３図
（Ｂ）のフィルムキャリア方式は、基板３０とチップ３
２表面のバンプ３５を対向させてフィルムリード３６を
用いてチンブ３２を導電パターン３１に接続する．第４
図（Ｃ）はフリップチップ方式の代表的な例を示し、半
導体チップ３２表面のはんだバンプ３７を直接導電パタ
ーン３１に接続するものである．最近はパンケージを小
型化．軽量化しコストを低減するために、ＩＣチップの
高密度実装が進められており、これら実装方式のうち、
フィルムキャリア方式，フリップチップ方式が注目され
ている．（発明が解決しようとする諜題〕 しかしながら、以上の実装方式には次のような問題があ
る．例えばワイヤボンディング方式を採用する場合、半
導体チップ３２の固定と裏面電極接続を兼ねた基板３０
へのグイボンディングおよびチップ３２表面の各電極パ
ッド３３から各導電パターン３１へのワイヤボンディン
グの二つの工程を必要とするので、組み立ての工数を低
減するという点からは、より簡略な方式が望まれ、さら
にこの場合は各電極パッドの数が増し高密度実装に対し
て限界が生ずる． 一方、フィルムキャリア方式またはフリップチップ方式
は半導体チップ３２の主表面でのみ電極接続がなされる
ため、チップ３２の主表面から裏面への電流経路を必要
とする半導体装置、例えばパワ・−デバイスや半導体チ
ップを三次元的に何個も積み重ねる必要のある高密度実
装のデバイスについｉ では実現が極めて困難である．例えば雑誌Ｎｌ■Ｅｌ１
１ＬＥＣＴＲＯＮＩＣＳ， １９８５． １０・７に二
次元ＬＳＩをボンディングパッド同士で接続するフリッ
プチンプ圧着タイプが記載されており、第５図はその構
成を示した部分斜視図である．第５図は第１の半導体チ
ップ３８と第２の半導体チップ３９のボンディングパッ
ド４０同士をはんだ４１を介在させ、はんだ４１を溶融
させることな《熱圧着するものであり、縦配線４２を必
要とする．しかし、この方法は熱圧着のためボンディン
グパッド４０とはんだ４ｌの合金化が不十分であり、結
線部の信絃性の低下，縦配線４２を行なうことが困難，
また三つ以上のチップを積み重ねることは容易でないな
ど実施上多くの問題が伴なう． 本発明は上述の点に鑑みてなされたものであり、その目
的は半導体装置の高密度実装を実現するために、フリッ
プチップ方式による多くの積み重ねが可能な半導体チッ
プの電極形成方法を提供することにある． 〔課題を解決するための手段〕 上記課題を解決するために、本発明は以下のようにして
半導体チップに突起電極と貫通突起電極とを形成するも
のである． まずウエハプロセスを完了し、主要面に表面保護膜，配
線．最終保護膜を積層したシリコン基板の配線を含む領
域の一部を窓明けして表面に下地金属層を蒸着し、配線
と下地金属層の接続部を突起電極形成部とし、その他の
領域の一部を貫通突起電極形成部として、これら両電極
形成部以外の下地金属層を除去し、次にレジストを塗布
して貫通突起電極形成部のみ窓明けし、ここに表面から
基板裏面まで貫通する孔をあけ、この貫通孔にはんだを
充填し、次いで突起電極形成部のレジストを除去して突
起電極形成部とはんだの充填された貫通突起電極形成部
にニッケルめっきとはんだめっきを施し、はんだをリフ
ローして突起電極と貫通突起電極を形成した後、表面に
残存する下地金属層を除去する． 〔作用〕 以上のようにして本発明により形成される半導体チップ
の貫通突起電極は、チップの表面と裏面が貫通孔を通し
て導体で接続されており、しかもこの貫通突起電極をフ
リップチップ電極として利用できるので、表面から裏面
への電流経路を必要とする半導体チップを厚さ方向に接
続し積み重ねることが容易であり、このような構造をも
つ半導体チップは、必要な限り何チップでも積むことが
可能となり、より高密度な実装が実現される．〔実施例
〕 以下本発明を実施例に基づき説明する．はじめに本発明
により半導体チップに形成される電極配置の概念を第１
図（Ａ） ， （Ｂ）を参照して述べる．第１図（Ａ）
は半導体チソブ１の平面図であり、貫通突起電極２と突
起電極３が所定の個所に形成してある．第１図（Ｂ）は
第１図（Ａ）のＸ−Ｙ断面図であり、貫通突起電極２は
チソブ１の表面から裏面まで貫通しており、その貫通孔
の内面に絶縁Ｍ４を設けてある．なお第１図の半導体チ
ツプ１に関して貫通突起電極２，突起電極３および絶縁
膜４以外のものは全て図示を省略した．以下上記の構造
をもつ半導体チップの電極形成方法を第２図（Ａ）〜（
Ｈ）の部分的な模式断面図による工程図を参照して説明
する． まず通常のウエハプロセスを完了したシリコン基板５の
主表面上の保護膜（Ｓｔｏ２） ６ ， ｉ！！択配置
の配線層 （Ａ７）７，最終保護膜（ＳＩＪ＋）８が積
層されているうちの配線層７を含む領域の少なくとも１
個所で、最終保護膜８を通常のフォトプロセスにより窓
明けした開口部９を形成した後、下地金属層となるＴｉ
層１０を厚さ０．５ ｇ， ＣＬＩ層１１を厚さ１．０
一に連続２層蒸着する〔第２図（Ａ）〕。次に配線層７
とＴｉ層１０， Ｃｕ層１１が接続する領域を突起電極
形成部とし、配線層７が配置されないまたは配線層のう
ちＴｉ層１０， ＣｕＪｉｌｌと電気的に接続する必要
のない領域の少なくとも１個所を貫通突起電極形成部と
して、突起電極形成部のＣｕ層１ｌｂと貫通突起電極部
のＣｕ層１１ａを残すようにＣｕ層１１をフォトエッチ
ングする〔第２図（Ｂ） ） ．次に表面にフォトレジ
スト１２を塗布して貫通突起電極形成部すなわちＣｕ層
１１ａの部分のみレジストを除去する〔第２図（Ｃ））
．このレジスト１２をマスクとして、レジストを除去し
た部分の貫通突起電極形成部に放電加工法により表面か
ら基板５の裏面まで直径約２００μの貫通孔１３をあけ
る〔第２図（Ｄ） ） ．この貫通孔１３を形成する方
法は放電加工に限ることなく、レーザ加工法でも容易に
行なうことができる．例えばレーザ加工法による孔明け
は孔の直径を１００μ以下にすることも可能である．次
にここまでの処理を終えたシリコン基板５を陽極にセッ
トし貫通孔１３の内壁面を陽極酸化し、絶縁皮膜（Ｓｔ
ｏｗ） １４を形成した後、極性を切り換え、はんだめ
っき液中で電気めっきを行ない貫通孔１３中にはんだ１
５を埋め込む〔第２図（Ｅ）〕。このときの陽極酸化お
よびはんだめっきの条件は次の通りである．陽極酸化条
件 電解質： ｕｓｐｏ４溶液．電流密度：４ｍＡ／ｃｄ，
通電時間＝６０分， Ｓｉｎｇ膜厚：０．５ｔｎａ半田
めっき条件 電解質：フェノールスルフオン酸はんだめっき液 電流密度：８ｍＡ／ｃｄ，通電時間＝１０時間はんだ組
成： Ｐｂ／ Ｓｎ ＝ ９０／ １０．厚さ：５２５
ｍ次にＣｕ層１ｌｂの上面すなわち突起電極形成部にあ
るフォトレジスト１２を選択除去し、残余のレジストを
マスクとして、貫通突起電掻形成部すなわち貫通孔１３
に埋め込まれたはんだ１５の表面とＣｕ層１ｌｂ との
表面に、それぞれ厚さ０．２ ｎのＮｉめっきを施し、
Ｎｉめっき層１６ａおよび１６ｂとする〔第２図（Ｆ）
） ．引き続きこれらＮｉめっき層１６ａ， １６ｂ
にそれぞれ５０ｎ程度の厚さにはんだめっき層１７ａ．
１７ｂを形成する〔第２図（Ｇ）〕。次いでレジスト
１２を除去してはんだリフローを行ない、はんだめっき
層１７ａを貫通突起電掻１８とし、はんだめっき層１７
ｂを突起電極１９として形成する。このとき基板５の裏
面にも貫通突起電極が形成される．その後これら両電極
１８．１９うマスクにして表面に残っているＴＩ層１０
を除去する〔第２図（Ｈ）〕。以後は以上の工程を経た
シリコン基板５をチップ化することにより第１図に示し
たのと同様な構成の貫通突起電極１８と突起電極１９を
もつ半導体チップが得られる。
来、大別してワイヤボンディング方式．フィルムキャリ
ア方式，フリップチップ方式が知られている．第４図（
Ａ）〜（Ｃ）は、これらの方式について半導体チップの
実装状態を示した模式断面図である．第４図（Ａ）はワ
イヤボンディング方式であり、基板３０上の導電パター
ン３１と半導体チップ３２表面の電極パンド３３をワイ
ヤ３４を用いて接続している。このワイヤボンディング
方式は古くから採用され、半導体チップの実装の９０％
以上にこの方式が採用されている．これに対して第３図
（Ｂ）のフィルムキャリア方式は、基板３０とチップ３
２表面のバンプ３５を対向させてフィルムリード３６を
用いてチンブ３２を導電パターン３１に接続する．第４
図（Ｃ）はフリップチップ方式の代表的な例を示し、半
導体チップ３２表面のはんだバンプ３７を直接導電パタ
ーン３１に接続するものである．最近はパンケージを小
型化．軽量化しコストを低減するために、ＩＣチップの
高密度実装が進められており、これら実装方式のうち、
フィルムキャリア方式，フリップチップ方式が注目され
ている．（発明が解決しようとする諜題〕 しかしながら、以上の実装方式には次のような問題があ
る．例えばワイヤボンディング方式を採用する場合、半
導体チップ３２の固定と裏面電極接続を兼ねた基板３０
へのグイボンディングおよびチップ３２表面の各電極パ
ッド３３から各導電パターン３１へのワイヤボンディン
グの二つの工程を必要とするので、組み立ての工数を低
減するという点からは、より簡略な方式が望まれ、さら
にこの場合は各電極パッドの数が増し高密度実装に対し
て限界が生ずる． 一方、フィルムキャリア方式またはフリップチップ方式
は半導体チップ３２の主表面でのみ電極接続がなされる
ため、チップ３２の主表面から裏面への電流経路を必要
とする半導体装置、例えばパワ・−デバイスや半導体チ
ップを三次元的に何個も積み重ねる必要のある高密度実
装のデバイスについｉ では実現が極めて困難である．例えば雑誌Ｎｌ■Ｅｌ１
１ＬＥＣＴＲＯＮＩＣＳ， １９８５． １０・７に二
次元ＬＳＩをボンディングパッド同士で接続するフリッ
プチンプ圧着タイプが記載されており、第５図はその構
成を示した部分斜視図である．第５図は第１の半導体チ
ップ３８と第２の半導体チップ３９のボンディングパッ
ド４０同士をはんだ４１を介在させ、はんだ４１を溶融
させることな《熱圧着するものであり、縦配線４２を必
要とする．しかし、この方法は熱圧着のためボンディン
グパッド４０とはんだ４ｌの合金化が不十分であり、結
線部の信絃性の低下，縦配線４２を行なうことが困難，
また三つ以上のチップを積み重ねることは容易でないな
ど実施上多くの問題が伴なう． 本発明は上述の点に鑑みてなされたものであり、その目
的は半導体装置の高密度実装を実現するために、フリッ
プチップ方式による多くの積み重ねが可能な半導体チッ
プの電極形成方法を提供することにある． 〔課題を解決するための手段〕 上記課題を解決するために、本発明は以下のようにして
半導体チップに突起電極と貫通突起電極とを形成するも
のである． まずウエハプロセスを完了し、主要面に表面保護膜，配
線．最終保護膜を積層したシリコン基板の配線を含む領
域の一部を窓明けして表面に下地金属層を蒸着し、配線
と下地金属層の接続部を突起電極形成部とし、その他の
領域の一部を貫通突起電極形成部として、これら両電極
形成部以外の下地金属層を除去し、次にレジストを塗布
して貫通突起電極形成部のみ窓明けし、ここに表面から
基板裏面まで貫通する孔をあけ、この貫通孔にはんだを
充填し、次いで突起電極形成部のレジストを除去して突
起電極形成部とはんだの充填された貫通突起電極形成部
にニッケルめっきとはんだめっきを施し、はんだをリフ
ローして突起電極と貫通突起電極を形成した後、表面に
残存する下地金属層を除去する． 〔作用〕 以上のようにして本発明により形成される半導体チップ
の貫通突起電極は、チップの表面と裏面が貫通孔を通し
て導体で接続されており、しかもこの貫通突起電極をフ
リップチップ電極として利用できるので、表面から裏面
への電流経路を必要とする半導体チップを厚さ方向に接
続し積み重ねることが容易であり、このような構造をも
つ半導体チップは、必要な限り何チップでも積むことが
可能となり、より高密度な実装が実現される．〔実施例
〕 以下本発明を実施例に基づき説明する．はじめに本発明
により半導体チップに形成される電極配置の概念を第１
図（Ａ） ， （Ｂ）を参照して述べる．第１図（Ａ）
は半導体チソブ１の平面図であり、貫通突起電極２と突
起電極３が所定の個所に形成してある．第１図（Ｂ）は
第１図（Ａ）のＸ−Ｙ断面図であり、貫通突起電極２は
チソブ１の表面から裏面まで貫通しており、その貫通孔
の内面に絶縁Ｍ４を設けてある．なお第１図の半導体チ
ツプ１に関して貫通突起電極２，突起電極３および絶縁
膜４以外のものは全て図示を省略した．以下上記の構造
をもつ半導体チップの電極形成方法を第２図（Ａ）〜（
Ｈ）の部分的な模式断面図による工程図を参照して説明
する． まず通常のウエハプロセスを完了したシリコン基板５の
主表面上の保護膜（Ｓｔｏ２） ６ ， ｉ！！択配置
の配線層 （Ａ７）７，最終保護膜（ＳＩＪ＋）８が積
層されているうちの配線層７を含む領域の少なくとも１
個所で、最終保護膜８を通常のフォトプロセスにより窓
明けした開口部９を形成した後、下地金属層となるＴｉ
層１０を厚さ０．５ ｇ， ＣＬＩ層１１を厚さ１．０
一に連続２層蒸着する〔第２図（Ａ）〕。次に配線層７
とＴｉ層１０， Ｃｕ層１１が接続する領域を突起電極
形成部とし、配線層７が配置されないまたは配線層のう
ちＴｉ層１０， ＣｕＪｉｌｌと電気的に接続する必要
のない領域の少なくとも１個所を貫通突起電極形成部と
して、突起電極形成部のＣｕ層１ｌｂと貫通突起電極部
のＣｕ層１１ａを残すようにＣｕ層１１をフォトエッチ
ングする〔第２図（Ｂ） ） ．次に表面にフォトレジ
スト１２を塗布して貫通突起電極形成部すなわちＣｕ層
１１ａの部分のみレジストを除去する〔第２図（Ｃ））
．このレジスト１２をマスクとして、レジストを除去し
た部分の貫通突起電極形成部に放電加工法により表面か
ら基板５の裏面まで直径約２００μの貫通孔１３をあけ
る〔第２図（Ｄ） ） ．この貫通孔１３を形成する方
法は放電加工に限ることなく、レーザ加工法でも容易に
行なうことができる．例えばレーザ加工法による孔明け
は孔の直径を１００μ以下にすることも可能である．次
にここまでの処理を終えたシリコン基板５を陽極にセッ
トし貫通孔１３の内壁面を陽極酸化し、絶縁皮膜（Ｓｔ
ｏｗ） １４を形成した後、極性を切り換え、はんだめ
っき液中で電気めっきを行ない貫通孔１３中にはんだ１
５を埋め込む〔第２図（Ｅ）〕。このときの陽極酸化お
よびはんだめっきの条件は次の通りである．陽極酸化条
件 電解質： ｕｓｐｏ４溶液．電流密度：４ｍＡ／ｃｄ，
通電時間＝６０分， Ｓｉｎｇ膜厚：０．５ｔｎａ半田
めっき条件 電解質：フェノールスルフオン酸はんだめっき液 電流密度：８ｍＡ／ｃｄ，通電時間＝１０時間はんだ組
成： Ｐｂ／ Ｓｎ ＝ ９０／ １０．厚さ：５２５
ｍ次にＣｕ層１ｌｂの上面すなわち突起電極形成部にあ
るフォトレジスト１２を選択除去し、残余のレジストを
マスクとして、貫通突起電掻形成部すなわち貫通孔１３
に埋め込まれたはんだ１５の表面とＣｕ層１ｌｂ との
表面に、それぞれ厚さ０．２ ｎのＮｉめっきを施し、
Ｎｉめっき層１６ａおよび１６ｂとする〔第２図（Ｆ）
） ．引き続きこれらＮｉめっき層１６ａ， １６ｂ
にそれぞれ５０ｎ程度の厚さにはんだめっき層１７ａ．
１７ｂを形成する〔第２図（Ｇ）〕。次いでレジスト
１２を除去してはんだリフローを行ない、はんだめっき
層１７ａを貫通突起電掻１８とし、はんだめっき層１７
ｂを突起電極１９として形成する。このとき基板５の裏
面にも貫通突起電極が形成される．その後これら両電極
１８．１９うマスクにして表面に残っているＴＩ層１０
を除去する〔第２図（Ｈ）〕。以後は以上の工程を経た
シリコン基板５をチップ化することにより第１図に示し
たのと同様な構成の貫通突起電極１８と突起電極１９を
もつ半導体チップが得られる。
次に以上のようにして得られる半導体チップを三次元に
積み重ねて接続したものの例を第３図の模式断面図に示
して説明する．第３図はセラミック基板２０上に本発明
により形成された電橿を備えた制御用ＩＣ２１およびパ
ワートランジスタ録を積み重ね、パワーデバイスのイン
テリジェント化実装を行ったものである．第３図におい
てこの構成の要点は、Ａｇ／Ｐｄからなる導電パターン
のエミソタ端子用２３ａ．コレクタ端子用２３ｂ，ベー
ス端子用２３ｃおよび制御端子用２３ｄを有するセラミ
ック基板２０の上に、エミッタ電極となる貫通突起電極
２４ａ，コレクタ電極となる貫通突起電極２４ｂ．ベー
ス電極となる貫通突起電極２４ｃ．制御電極としての突
起電極２４ｄを設けた制御用ＩＣ２１と、その上にエミ
ソタ電極としての突起電極２５ａ．コレクタ電極となる
貫通突起電極２５ｂおよびベース電極としての突起電極
２５ｃを設けたパワートランジスタ録とを積み重ねて、
一括ボンディングしたことにあり、各貫通突起電極２４
ａ． ２４ｂ． ２４ｃ． ２５ｂの貫通孔に埋め込ん
だ導電性材料および各突起電極２４ｄ．２５ａ，２５ｃ
はＰｂ／ｓｎ − ９０／ １０の高温はんだを用い、
これらをフリップチップ電極として用いる所に大きな特
徴を有するものである．なお第３図の２６は酸化膜，２
７はＭ配線，２８はゲート．２９は裏面電極を表わす．
〔発明の効果〕 以上述べてきたように本発明の方法により、放電加工法
もしくはレーザ加工法を用いて半導体チップを貫通する
スルーホールをあ｝ナ、このスルーホール内に例えばは
んだのような導電性材料を埋め込み、貫通突起電極を形
成してチップ表面からチップ裏面への電気的導通が得ら
れるようにしたために、チップ表面からチップ裏面への
電流経路を必要とするパワーデバイスのフリップチップ
化が可能となり、フリップチップ方式による半導体チッ
プの積み重ねが極めて簡単である．したがって半導体チ
ップの選択と組み合わせを任意に行なうことができ、従
来のＳｏｌ技術や誘電体分離技術などに比べて本発明の
方法を適用し組み立てられた半導体装置の高密度実装に
よるインテリジェント化が容昌に実現される．
積み重ねて接続したものの例を第３図の模式断面図に示
して説明する．第３図はセラミック基板２０上に本発明
により形成された電橿を備えた制御用ＩＣ２１およびパ
ワートランジスタ録を積み重ね、パワーデバイスのイン
テリジェント化実装を行ったものである．第３図におい
てこの構成の要点は、Ａｇ／Ｐｄからなる導電パターン
のエミソタ端子用２３ａ．コレクタ端子用２３ｂ，ベー
ス端子用２３ｃおよび制御端子用２３ｄを有するセラミ
ック基板２０の上に、エミッタ電極となる貫通突起電極
２４ａ，コレクタ電極となる貫通突起電極２４ｂ．ベー
ス電極となる貫通突起電極２４ｃ．制御電極としての突
起電極２４ｄを設けた制御用ＩＣ２１と、その上にエミ
ソタ電極としての突起電極２５ａ．コレクタ電極となる
貫通突起電極２５ｂおよびベース電極としての突起電極
２５ｃを設けたパワートランジスタ録とを積み重ねて、
一括ボンディングしたことにあり、各貫通突起電極２４
ａ． ２４ｂ． ２４ｃ． ２５ｂの貫通孔に埋め込ん
だ導電性材料および各突起電極２４ｄ．２５ａ，２５ｃ
はＰｂ／ｓｎ − ９０／ １０の高温はんだを用い、
これらをフリップチップ電極として用いる所に大きな特
徴を有するものである．なお第３図の２６は酸化膜，２
７はＭ配線，２８はゲート．２９は裏面電極を表わす．
〔発明の効果〕 以上述べてきたように本発明の方法により、放電加工法
もしくはレーザ加工法を用いて半導体チップを貫通する
スルーホールをあ｝ナ、このスルーホール内に例えばは
んだのような導電性材料を埋め込み、貫通突起電極を形
成してチップ表面からチップ裏面への電気的導通が得ら
れるようにしたために、チップ表面からチップ裏面への
電流経路を必要とするパワーデバイスのフリップチップ
化が可能となり、フリップチップ方式による半導体チッ
プの積み重ねが極めて簡単である．したがって半導体チ
ップの選択と組み合わせを任意に行なうことができ、従
来のＳｏｌ技術や誘電体分離技術などに比べて本発明の
方法を適用し組み立てられた半導体装置の高密度実装に
よるインテリジェント化が容昌に実現される．
第１図（＾） ． （Ｂ）はそれぞれ本発明により形成
される電極配置を示した半導体チップの平面図と断面図
、第２図（Ａ）〜（１１）は本発明の方法を示す半導体
チップの製造工程図、第３図は本発明の方法により形成
される電極をもつ制御用ＩＣとパワートランジスタの積
み重ね構造を示す模式断面図、第４図（Ａ）〜（Ｃ）は
いずれも従来の実装方式を示す半導体チップを基板に接
続した模式断面図、第５図は二つの半導体チップを厚さ
方向に接続した従来の構造を示す模式斜視図である． １：半導体チップ、２． １Ｂ， ２４ａ， ２４ｂ，
２４ｃ， ２５ｂ ：貫通突起電極、３， １９，
２４ｄ． ２５ａ， ２５ｃ ：突起電極、４＋ｔ４：
絶縁皮膜、５：シリコン基板、６：表面保護膜、７：配
線層、８：最終保護膜、９：開口部、１０：Ｔｉ層、１
１，１１ａ．１ｌｂ ： Ｃｕ層、１２ニフォトレジス
ト、ｌ３：貫通孔、１５：はんだ、１６ａ，１６ｂ
： Ｎｉめっき層、１７ａ，１７ｂ ：はんだめっき
層、２０：セラミック基板、■：制御用ＩＣ，２２：バ
ヮートランジスタ、２３ａ：エミッタ端子用導電パター
ン、２３ｂ：コレクタ端子用導電パターン、２３ｃ
二ベース端子用導電パターン、２３ｄ：制御端子用導電
パターン、２６：酸化゛＋− ゛虐 −・＼ 第１図
される電極配置を示した半導体チップの平面図と断面図
、第２図（Ａ）〜（１１）は本発明の方法を示す半導体
チップの製造工程図、第３図は本発明の方法により形成
される電極をもつ制御用ＩＣとパワートランジスタの積
み重ね構造を示す模式断面図、第４図（Ａ）〜（Ｃ）は
いずれも従来の実装方式を示す半導体チップを基板に接
続した模式断面図、第５図は二つの半導体チップを厚さ
方向に接続した従来の構造を示す模式斜視図である． １：半導体チップ、２． １Ｂ， ２４ａ， ２４ｂ，
２４ｃ， ２５ｂ ：貫通突起電極、３， １９，
２４ｄ． ２５ａ， ２５ｃ ：突起電極、４＋ｔ４：
絶縁皮膜、５：シリコン基板、６：表面保護膜、７：配
線層、８：最終保護膜、９：開口部、１０：Ｔｉ層、１
１，１１ａ．１ｌｂ ： Ｃｕ層、１２ニフォトレジス
ト、ｌ３：貫通孔、１５：はんだ、１６ａ，１６ｂ
： Ｎｉめっき層、１７ａ，１７ｂ ：はんだめっき
層、２０：セラミック基板、■：制御用ＩＣ，２２：バ
ヮートランジスタ、２３ａ：エミッタ端子用導電パター
ン、２３ｂ：コレクタ端子用導電パターン、２３ｃ
二ベース端子用導電パターン、２３ｄ：制御端子用導電
パターン、２６：酸化゛＋− ゛虐 −・＼ 第１図
Claims (1)
- 【特許請求の範囲】 １）ａ、ウェハプロセスを完了し主表面に保護膜、選択
配置する配線層、最終保護膜を積層したシリコン基板の
前記配線層を含む積層領域の少なくとも１個所で、前記
最終保護膜に開口部を形成した後、前記配線層と電気的
に接続する下地金属を多層に蒸着する工程、 ｂ、前記配線層と前記下地金属多層蒸着層とが接続した
積層領域を突起電極形成部とし、前記配線層を含まずも
しくは前記配線層のうち、前記下地金属多層蒸着層と電
気的に接続しない積層領域の少なくとも１個所を貫通突
起電極形成部として、これら両電極形成部を残すように
前記下地金属多層蒸着層の一部を選択除去する工程、 ｃ、前記貫通突起電極形成部を残して表面にフォトレジ
ストを塗布する工程、 ｄ、前記フォトレジストをマスクとして前記貫通突起電
極形成部に表面から前記基板の裏面まで貫通する孔をあ
ける工程、 ｅ、前記貫通孔の内面に絶縁皮膜を形成する工程、ｆ、
この貫通孔に導電性材料を埋め込む工程、ｇ、突起電極
形成部の貫通孔に埋め込んだ前記導電性材料表面とに、
ニッケルめっきに引続きはんだめっきを施す工程、 ｈ、前記フォトレジストを除去した後、はんだリフロー
を行ない突起電極と貫通突起電極を形成する工程、 ｉ、前記突起電極と前記貫通突起電極以外の表面に残存
する前記下地金属多層蒸着層を除去する工程 を有することを特徴とする半導体チップの電極形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060111A JP2569789B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体チップの電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060111A JP2569789B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体チップの電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02239627A true JPH02239627A (ja) | 1990-09-21 |
| JP2569789B2 JP2569789B2 (ja) | 1997-01-08 |
Family
ID=13132674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060111A Expired - Lifetime JP2569789B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体チップの電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569789B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424245A (en) * | 1994-01-04 | 1995-06-13 | Motorola, Inc. | Method of forming vias through two-sided substrate |
| EP1263043A1 (en) * | 2001-05-30 | 2002-12-04 | Alcatel | Electronic element with a shielding |
| JP2006005343A (ja) * | 2004-06-15 | 2006-01-05 | Samsung Electronics Co Ltd | ウエハレベルチップスケールパッケージ製造方法 |
| JP2006228833A (ja) * | 2005-02-15 | 2006-08-31 | Sekisui Chem Co Ltd | 貫通電極付きｉｃチップ |
| EP1760782A2 (en) | 2005-08-29 | 2007-03-07 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2008028407A (ja) * | 1997-04-04 | 2008-02-07 | Glenn J Leedy | 情報処理方法 |
| US8035233B2 (en) | 1997-04-04 | 2011-10-11 | Elm Technology Corporation | Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer |
| US8080442B2 (en) | 2002-08-08 | 2011-12-20 | Elm Technology Corporation | Vertical system integration |
-
1989
- 1989-03-13 JP JP1060111A patent/JP2569789B2/ja not_active Expired - Lifetime
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424245A (en) * | 1994-01-04 | 1995-06-13 | Motorola, Inc. | Method of forming vias through two-sided substrate |
| US8035233B2 (en) | 1997-04-04 | 2011-10-11 | Elm Technology Corporation | Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer |
| JP2008172254A (ja) * | 1997-04-04 | 2008-07-24 | Glenn J Leedy | 情報処理方法 |
| US8410617B2 (en) | 1997-04-04 | 2013-04-02 | Elm Technology | Three dimensional structure memory |
| US8318538B2 (en) | 1997-04-04 | 2012-11-27 | Elm Technology Corp. | Three dimensional structure memory |
| JP2008028407A (ja) * | 1997-04-04 | 2008-02-07 | Glenn J Leedy | 情報処理方法 |
| JP2008166831A (ja) * | 1997-04-04 | 2008-07-17 | Glenn J Leedy | 情報処理方法 |
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
| US8288206B2 (en) | 1997-04-04 | 2012-10-16 | Elm Technology Corp | Three dimensional structure memory |
| JP2008166832A (ja) * | 1997-04-04 | 2008-07-17 | Glenn J Leedy | 情報処理方法 |
| EP1263043A1 (en) * | 2001-05-30 | 2002-12-04 | Alcatel | Electronic element with a shielding |
| US6713878B2 (en) | 2001-05-30 | 2004-03-30 | Stmicroelectronics | Electronic element with a shielding |
| US8269327B2 (en) | 2002-08-08 | 2012-09-18 | Glenn J Leedy | Vertical system integration |
| US8080442B2 (en) | 2002-08-08 | 2011-12-20 | Elm Technology Corporation | Vertical system integration |
| JP2006005343A (ja) * | 2004-06-15 | 2006-01-05 | Samsung Electronics Co Ltd | ウエハレベルチップスケールパッケージ製造方法 |
| JP2006228833A (ja) * | 2005-02-15 | 2006-08-31 | Sekisui Chem Co Ltd | 貫通電極付きｉｃチップ |
| EP1760782A2 (en) | 2005-08-29 | 2007-03-07 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7745939B2 (en) | 2005-08-29 | 2010-06-29 | Shinko Electric Industries, Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569789B2 (ja) | 1997-01-08 |
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