JP2006005343A - ウエハレベルチップスケールパッケージ製造方法 - Google Patents

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Abstract

【課題】パッケージスタック用ウエハレベルチップスケールパッケージを製造する方法を提供する。
【解決手段】第1面35及び第2面39と、前記第1面にチップパッドを有する複数の集積回路チップ34と、前記集積回路チップ間を走るスクライブレーン36とを有するウエハ30を備える段階と、前記ウエハの第1面に前記チップパッドを貫通する孔を形成する段階と、前記ウエハの第1面に前記孔の内面を覆うベース金属層41を形成する段階と、前記孔を充填して前記チップパッドに電極金属層42を形成する段階と、前記ウエハの第2面を研磨し、前記電極金属層を前記ウエハの第2面を介して露出する段階と、前記ウエハ第2面を介して露出した前記電極金属層にメッキバンプ43を形成する段階と、前記電極金属層間に位置するベース金属層を除去する段階と、前記スクライブレーンに沿って前記ウエハを分離する段階とを含む。
【選択図】図10

Description

本発明は、電子パッケージング技術に関し、さらに詳細には、3次元パッケージスタックに有効なウエハレベルチップスケールパッケージ製造方法に関するものである。
近年、電子産業の特徴は、小型化、高速化、多機能化とともに高い信頼性を有する製品を低コストで製造することである。近年、開発されたチップスケールパッケージ(または、チップサイズパッケージ)は、こうした小型高性能電子製品に適した大きさに対応できるものである。ウエハレベルチップスケールパッケージは、ウエハレベルにおいてチップスケールパッケージを製造することができ、かつ費用節減に効果的である。
3次元パッケージスタックは、単位パッケージで、ウエハレベルチップスケールパッケージを用いて上下に積層させて上部パッケージと下部パッケージとを電気的に接続する。ウエハレベルチップスケールパッケージ積層に必要な電気的接続に関する従来の方法については、下記に説明する。
従来技術によれば、研磨工程によって半導体ウエハを薄膜した後半導体ウエハを貫通する孔を形成する。孔に配線プラグを形成して配線プラグに金属バンプを形成する。金属バンプが下層に位置する半導体ウエハの配線プラグと連結されることにより、上下部パッケージが電気的に接続される。
しかし、上記方法は、研磨工程によりシリコンウエハが薄くなり、その後の製造や取扱いに際して信頼性が損なわれる短所がある。さらに、ウエハを貫通する孔に配線プラグを形成することが困難で、また、写真工程及び電気メッキにより金属バンプを形成しなければならないため、金属バンプの形成過程が極めて複雑でかつ時間と費用がかかるといった問題点がある。
さらに他の従来技術によると、ウエハに部分的に孔をあけて、その孔に配線プラグを形成する。そして、研磨工程によりウエハを薄膜化し、研磨された表面に配線プラグが露出するまでにエッチングする。配線プラグが露出する部分の上に突起部を形成し、その突起部を取り囲むようにはんだボールを形成している。
しかし、前記方法は、ウエハを薄膜化する方法としてエッチング工程を用いているが、機械的な研磨工程に比べて、エッチング工程の条件を調整することが容易ではなく、ウエハ裏面研磨工程に時間がかかるうえ、配線プラグを損傷する恐れがある。さらに、はんだボールを形成するために突起部毎にソルダボールを融着させる工程を行なわなければならないのではんだボール形成工程が複雑でかつ時間がかかるという問題点がある。
従って、本発明の目的は、工程が簡素であるとともに製造時間及び費用を軽減できるパッケージスタック用ウエハレベルチップスケールパッケージを製造する方法を提供することにある。
上記目的を達成するために、ウエハレベルチップスケールパッケージ製造方法は、第1面及び第2面と、第1面にチップパッドを含む複数の集積回路チップと、集積回路チップ間を走るスクライブレーンとを有するウエハを備える段階と、チップパッドを貫通するようウエハの第1面に孔を形成する段階と、ウエハの第1面に、孔の内面を覆うベース金属層を形成する段階と、孔を充填するともにチップパッドに電極金属層を形成する段階と、ウエハの第2面を研磨して電極金属層をウエハの第2面を介して露出する段階と、ウエハ第2面を介して露出した電極金属層にメッキバンプを形成する段階と、電極金属層間に位置するベース金属層を除去する段階と、スクライブレーンに沿ってウエハを分離する段階と、を含む。
また、本発明の製造方法において、孔の内面に絶縁層を形成する段階をさらに含む。孔は、レーザードリル孔あけ、湿式エッチング及び乾燥式エッチングのいずれか一つにより形成されることが好ましい。電極金属層は、銀(Ag)、金(Au)銅(Cu)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)及びそれらの合金から選ばれた少なくとも一つの物質で製造され得る。
また、本発明の製造方法において、ウエハの第1面に臨時バッファ用テープを貼る段階をさらに含む。バッファ用テープとして紫外線テープを用いることが好ましい。バッファ用テープは、メッキ電極用の少なくとも一つの開口を有する。そして、孔を形成する段階は、メッキ電極用の少なくとも一つの孔を形成することを含み、また、電極金属層を形成する段階は、メッキ電極用の孔に金属層を形成することを含む。
そして、メッキバンプを形成する段階は、ウエハの第2面がメッキ液に接するようにウエハをメッキ液に供給することを含む。また、メッキバンプを形成する段階は、メッキ液に陰極を供給して陰極と電極金属層とを接続させることをさらに含む。ここで、メッキバンプは、金、ニッケル、銅及びはんだから選ばれた少なくとも一つの物質で製造されている。
また、本発明の製造方法において、ウエハの第1面から臨時バッファ用テープを除去する段階をさらに含む。
また、本発明の他の実施形態によるウエハレベルチップスケールパッケージ製造方法において、第1面及び第2面と、第1面にチップパッドを有するウエハを備える段階と、ウエハにチップパッドを貫通するブラインド孔を形成する段階と、ウエハの第1面とブラインド孔の内面とに金属層を形成する段階と、ブラインド孔に電極金属層を充填する段階と、ウエハの一部を研磨して電極金属層をウエハの第2面を介して露出する段階と、ウエハ第2面を介して露出した電極金属層にメッキバンプを形成する段階と、を含む。
本発明の更に他の実施形態によるウエハレベルチップスケールパッケージ製造方法において、第1面及び第2面を有するウエハを備える段階と、ウエハの第1面にブラインド孔を形成する段階と、ブラインド孔に電極金属層を充填する段階と、ウエハの一部を研磨してウエハの第2面を介して電極金属層を露出する段階と、ウエハ第2面を介して露出した電極金属層上にバンプを電気メッキする段階と、を含む。
本発明のウエハレベル積層パッケージ用チップスケールパッケージ製造方法は、孔に電極金属層を充填した後、ウエハ裏面から電極金属層の先端部を露出するために物理的研磨工程だけで電極金属層の先端の一部を削ってウエハ裏面から電極金属層の先端部を直接露出することができる。そのため、従来のウエハ裏面研磨工程に比べて工程条件が容易であるとともに、研磨工程の単一方法により工程時間を軽減することができる。
また、ウエハ裏面に露出した電極金属層に感光膜を用いた写真工程を用いずメッキバンプが形成できるため、メッキバンプ形成工程を簡素化させることができかつメッキバンプ形成に伴う製造費用の軽減を図ることができる。
ウエハ裏面研磨工程により薄形化されたウエハの活性面にバッファ用接着テープを貼り付けているため、メッキ工程において、薄型のウエハを損傷せず、取扱いが容易である。
以下、添付図面を参照しながら本発明の実施形態をさらに詳細に説明する。
図1乃至図13は、本発明の実施形態のパッケージスタックを用いたウエハレベルチップスケールパッケージの製造方法による各段階を示す図である。なお、この実施形態例の説明において、同一構成部分には同一符号を付し、その共通部分の重複説明は省略する。
図1に示すように、半導体ウエハ30は、基板32で製造された多数の集積回路チップ34を備える。本発明の実施形態では、シリコン素材の基板32を示しているが、これに限定されない。ウエハ製造工程に関する説明は、従来技術としてよく知られているためその記載を省略する。集積回路チップ34間にスクライブレーン36が形成されている。
図2は、集積回路チップ34を拡大した平面図で、図3は、図2のIII-III線の断面図である。図2及び図3に示すように、集積回路チップ34は、ウエハ30の表面35に形成され、シリコン基板32に形成されている集積回路(図示せず)と電気的に接続している多数のチップパッド31を備える。また、ウエハ30の表面35は不活性層33により覆われている。チップパッド31は、アルミニウム(Al)若しくは銅(Cu)から製造されるが、これに限定されず、幾多のものから製造され得る。不活性層33は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素又はその組合せから製造されるが、これに限定されない。そして、チップパッド31は、集積回路チップ34の端部に沿って少なくとも一つの列を作って配置される。しかし、チップパッド31の配置は必ずしもこれに限定されず、集積回路チップ34に形成されるチップパッド31の数量もやはりこれに限定されない。
図4は、孔37を形成する段階を示す断面図である。図4に示すように、チップパッド31を完全に貫通してシリコン基板32を部分的に貫通する孔37を形成する段階を行う。孔37は、下記に説明する通り、電気接続電極に対応するものである。また、孔37を形成する方法として、レーザードリル孔あけ、湿式エッチング、または乾燥式エッチングのいずれか一つにより形成され得る。図4に示すように、孔37は、一定の幅と垂直の側壁を有する。しかし、本発明はこれに限定されず、例えば、不規則な幅を有することができ、また、平坦、曲線、テーパ、傾斜(表面35に対して)等の側壁を有することができる。さらに、チップパッド31の内側先端を超えて側方に延出することができる。
図5は、絶縁層38を形成する段階を示す断面図である。図5に示すように、孔37の内面に絶縁層38を形成する段階を行う。すなわち、絶縁層38は、孔37に形成される電気接続電極をシリコン基板32から電気的に絶縁する。図5では、孔37の全表面に形成された絶縁層38を示しているが、これに限定されない。例えば、孔37のある側壁に限り形成され底壁には形成され得る。チップパッド31の表面は、絶縁層38により覆われていない。
そして、絶縁層38は、酸化物、窒化物またはその組合せから製造され得るが、これに限定されず、他の多様な物質で製造され得る。絶縁層38を形成する具体的な方法として、ウエハ30にマスク(図示せず)を塗布した後、マスクに孔に対応する開口部を形成する。化学的気相蒸着方法によって開口部を通して孔37の表面に絶縁層38を選択的に形成することができる。絶縁層形成方法もまたこれに限定されない。
図6は、ウエハ30の表面35にベース金属層41を形成する段階を示す断面図である。図6に示すように、孔37内の絶縁層38、チップパッド31及び不活性層33を覆うベース金属層41を形成する段階を行う。ベース金属層41は一つ以上の金属で構成されている。金属層には、内部金属と外部金属とでなるが、内部金属として、絶縁層38に対する密着性に優れた素材のクロム(Cr)、チタニウム(Ti)、またはその他の金属等が挙げられる。また、外部金属として、孔37に形成される電極金属層(貫通金属)との接着性に優れた素材の銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、又はその他の金属等が挙げられる。ベース金属層41は、スパッタリングにより形成されるが、例えば、好ましい厚さは、約5〜10μmが良い。しかし、本発明は、これに限定されず、他の適宜な方法で形成され得る。また、ベース金属層41の厚さもそれ以外の厚さで形成され得る。
図7A乃至図7Cは、電極金属層42を形成する段階を示す断面図である。図7A乃至図7Cに示すように、孔37内部及びその上に電極金属層42を形成する段階を行う。まず、図7Aに示すように、ウエハ30にフォトレジスト層を塗布した後パターニングしてフォトレジストマスク51を形成する。フォトレジストマスク51に窓52が形成されベース金属層41を部分的に露出させる。ベース金属層41の露出部分は、チップパッド31の上に重ね合わせられ、孔37に提供される。
次に、図7Bに示すように、フォトレジストマスク51の窓52を介して露出したベース金属層41の上に電極金属層を形成する。すなわち、電極金属層42の形成のために電気メッキ方法が用いられるが、あくまでも例示に過ぎず、これに限定されない。ここで、ベース金属層41は、メッキ電極としての役割を果たす。電極金属層42は、孔37を充填して孔37の外部まで延出される。図7Bに示すように、電極金属層41は、チップパッド31の領域上に重ね合わせられる。電極金属層42の素材として、金、銅、ニッケル、パラジウム、白金、これらの合金、又はその他の適宜な金属が挙げられる。
なお、図7Cは、フォトレジストマスク51を除去する段階を示す。その結果、チップパッド31と孔37とに電極金属層42が残ることになる。本実施形態において、ベース金属層41は、下記に説明するように、後の電気メッキ工程においてメッキ電極としての役割を果たす。
図8は、ウエハ30を研磨する段階を示す断面図である。図8に示すように、研摩機53でウエハ30の裏面39を研磨する段階を行う。研磨の結果として、シリコン基板32の一部が除去され、かつ孔37内部の電極金属層42がウエハ30の裏面39を介して外部に露出する。例えば、研磨する前のウエハ30の場合、約700μmの厚さを有するが、本発明による裏面研磨工程によって約100μm以下の厚さのウエハとなる。しかし、本発明は、これに限定されない。
本発明の本実施形態によれば、従来の、研磨方法及びエッチング工程いずれも行わなければならないことに反して、本発明は、研磨技術だけで、ウエハ裏面39を介して電極金属層42を露出させることができる。これにより、従来のウエハ裏面研磨工程に比べて工程が単純で、かつ時間を軽減することができる。
図9は、ウエハ30の活性面35に臨時バッファ用テープ54を貼る段階を示す断面図である。図9に示すように、電極金属層42を露出させてウエハ30にバッファ用テープ54を貼る。電極金属層42及び/またはベース金属層41を露出させるためにバッファ用テープ54に少なくとも一箇所以上の開口55を有する。電極金属層42及び/またはベース金属層41の露出部分は、電気メッキ工程によりメッキ電極が接続される位置である。バッファ用テープ54は、薄型のウエハ30の取扱いを容易にし、かつウエハ30に加わる機械的な衝撃などを緩和することができる。さらに、ウエハ30の損傷を抑制することができる。バッファ用テープ54は、周知の紫外線テープを用いることがが好ましい。しかし、本発明はこれに限定されず、幾多のテープで適宜に実施し得る。
図10は、電極金属層42にメッキバンプ43を形成する段階を示す断面図である。図10に示すように、メッキバンプ43は、ウエハ30の裏面39に露出した電極金属層42に形成される。すなわち、メッキバンプ43及び電極金属層42は電気接続電極40を構成する。メッキバンプ43を形成するために電気メッキ方法が用いられる。電気メッキの一例を図14に示している。
図14を参照すると、メッキ槽60に電解メッキ液63を充填して陽極62を設ける。メッキ槽60にウエハ30を浸してウエハ30の裏面39がメッキ液63に接触するようにする。バッファ用テープ54の開口55を介して露出した電極金属層42及び/またはベース金属層41に陰極61を接続する。このとき、電極金属層42は、ベース金属層41により全て電気的に接続されるため、陰極61の一点接地(one-point connection)によって多数の電極金属層42にメッキバンプ43を形成することができる。しかしながら、図14に示すように、複数点接地(multiple-point connection)も適宜実施され得るため、陰極と電極金属層42及び/又はベース金属層41との間の一点接地関係に限定されない。
前記電気メッキ工程において、メッキバンプ43は、所定の高さで形成される。
電気メッキ方法を用いることにより、従来の技術で用いられた写真工程は不要となる。メッキバンプ43の素材は、電解メッキ液63と陽極62の物質とにより決定される。陽極62は、金、ニッケル、銅、はんだ、またはその他の適宜な金属などから製造される。
メッキバンプ43が形成された後、バッファ用テープ54を除去する。図11は、ウエハ30からバッファ用テープを除去する段階を示す断面図である。上記紫外線テープが臨時バッファ用テープの場合、紫外線を照射することによりウエハ30から紫外線テープを分離する。
図12は、ベース金属層41を除去することで電気接続電極40を隔離する段階を示す断面図である。図12を参照すると、エッチング工程によって隣接の電極金属層42との間に存在するベース金属層41を除去する。ここで、電極金属層42をエッチングマスクとして用いる。このような方法で、電気接続電極40を電気的に絶縁する。本発明は、上述のエッチング方法に限定されず、例えば、幾多の物質除去方法で適宜実施され得る。
図13は、個々のパッケージ10に分離する段階を示す断面図である。図13に示すように、ウエハ30から個々のパッケージ10を切り離すために、ダイアモンドホイール或いはレーザーのような切削機56を用いてスクライブレーンに沿ってウエハ30を切断する。本発明は、上述の切断方法に限定されず、例えば、ダイを用いてスクライブレーンに沿ってウエハを切断し、個々のパッケージを得ることもできる。
図14は、メッキバンプ43を形成する方法として電気メッキ工程の一例を例示しているが、図15及び図16では、電気メッキ方法の他の一例を示している。
図15を参照すると、メッキ槽70にメッキ液73を充填して陽極72を設ける。メッキ液73にウエハ30を浸して、ウエハ30の裏面39がメッキ液73に接するようにする。陰極71は、孔37aを通してウエハ30の裏面39を介して露出した電極金属層42aと接続する。従って、臨時バッファ用テープ54に開口が形成されない。上記孔37aは、孔37と同じ製造段階で同様に形成される。上記電極金属層42aは、電極金属層42と同じ製造段階で同様に形成される。各々の電極金属層42は、ベース金属層41を介して電極金属層42aと電気的に接続され、陰極71は、メッキ液73から電気的に絶縁される。
また、図16の他の実施形態によれば、ウエハ30の厚さが厚くてバッファ用テープが用いられない場合、メッキ槽80にメッキ液83を充填して陽極83を設ける。ウエハ30をメッキ液83に浸して、ウエハ30の裏面39をメッキ液83に接触させる。陰極81に密着機84を置いてウエハ30の上へ密着することにより、陰極81を電極金属層42と電気的に接続させることができる。当該密着機84は、絶縁物質から製造され得る。
前述の実施形態による電気メッキ工程において、ウエハの一部をメッキ槽のメッキ液に浸す例を開示したが、ウエハ全体を電解メッキ液に浸すディッピング法で上記工程を行うこともできる。この場合、ウエハ30の裏面35は、電解メッキ液から保護される。
なお、本明細書と図面に開示された本発明の実施形態は理解を助けるための特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例が実施可能である。
半導体ウエハの概略的な平面図である。 集積回路チップを拡大した平面図である。 図2のIII-III線の断面図である。 シリコン基板に孔を形成する段階を示す断面図である。 孔の内面に絶縁層を形成する段階を示す断面図である。 ウエハにベース金属層を形成する段階を示す断面図である。 孔に電極金属層を形成する段階を示す断面図である。 孔に電極金属層を形成する段階を示す断面図である。 孔に電極金属層を形成する段階を示す断面図である。 ウエハ裏面を研磨する段階を示す断面図である。 ウエハに臨時バッファ用テープを貼る段階を示す断面図である。 電極金属層にメッキバンプを形成する段階を示す断面図である。 ウエハからバッファ用テープを除去する段階を示す断面図である。 ベース金属層を除去して接続電極を隔離する段階を示す断面図である。 ウエハから個々のパッケージを分離する段階を示す断面図である。 電気メッキによりメッキバンプを形成する段階を示す概略図である。 本発明の他の実施形態における電気メッキでメッキバンプを形成する段階を示す概略図である。 本発明のさらに他の実施形態における電気メッキでメッキバンプを形成する段階を示す概略図である。
符号の説明
10 チップスケールパッケージ
30 ウエハ
30a チップ領域
30b 端部領域
31 チップパッド
32 シリコン基板
33 不活性層
34 半導体チップ
35 表面
36 スクライブレーン
37 孔
38 絶縁層
39 裏面
40 電気接続電極
41 ベース金属層
42 電極金属層
43 メッキバンプ
51 フォトマスク
52 窓
53 研摩機
54 バッファ用テープ
55 開口
56 切削機
60 メッキ槽
61 陰極
62 陽極
63 メッキ液

Claims (22)

  1. 第1面及び第2面と、前記第1面にチップパッドを有する複数の集積回路チップと、前記集積回路チップ間を走るスクライブレーンとを有するウエハを備える段階と、
    前記ウエハの第1面に前記チップパッドを貫通する孔を形成する段階と、
    前記ウエハの第1面に前記孔の内面を覆うベース金属層を形成する段階と、
    前記孔を充填して前記チップパッドに電極金属層を形成する段階と、
    前記ウエハの第2面を研磨し、前記電極金属層を前記ウエハの第2面を介して露出する段階と、
    前記ウエハ第2面を介して露出した前記電極金属層にメッキバンプを形成する段階と、
    前記電極金属層間に位置するベース金属層を除去する段階と、
    前記スクライブレーンに沿って前記ウエハを分離する段階と、
    を含むことを特徴とするウエハレベルチップスケールパッケージ製造方法。
  2. 前記孔の内面に絶縁層を形成する段階をさらに含むことを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  3. 前記孔は、レーザードリル孔あけ、湿式エッチング及び乾燥式エッチングのいずれか一つにより形成されたことを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  4. 前記ベース金属層は、クロム、チタニウム、銀、金、銅、ニッケル、パラジウム、白金及びそれらの合金から選ばれた少なくとも一つから構成されていることを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  5. 前記電極金属層は、銀、金、銅、ニッケル、パラジウム、白金及びそれらの合金から選ばれた少なくとも一つの物質で構成されていることを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  6. 前記ウエハの第1面に臨時バッファ用テープを貼る段階をさらに含むことを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  7. 前記臨時バッファ用テープは、紫外線テープであることを特徴とする請求項6に記載のウエハレベルチップスケールパッケージ製造方法。
  8. 前記臨時バッファ用テープは、メッキ電極用の少なくとも一つの開口を含むことを特徴とする請求項6に記載のウエハレベルチップスケールパッケージ製造方法。
  9. 前記孔を形成する段階は、メッキ電極用の少なくと一つの孔を形成する段階を含むことを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  10. 前記電極金属層を形成する段階は、メッキ電極用の孔に金属層を形成する段階を含むことを特徴とする請求項9に記載のウエハレベルチップスケールパッケージ製造方法。
  11. 前記メッキバンプを形成する段階は、前記ウエハの第2面がメッキ液に接するように前記ウエハをメッキ液に供給する段階を含むことを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  12. 前記メッキバンプを形成する段階は、メッキ液に陰極を供給するとともに陽極と電極金属層とを接続させる段階をさらに含むことを特徴とする請求項11に記載のウエハレベルチップスケールパッケージ製造方法。
  13. 前記メッキバンプは、金、ニッケル、銅及びはんだから選ばれた少なくとも一つの物質で構成されていることを特徴とする請求項1に記載のウエハレベルチップスケールパッケージ製造方法。
  14. 前記ウエハの第1面から前記臨時バッファ用テープを除去する段階をさらに含むことを特徴とする請求項6に記載のウエハレベルチップスケールパッケージ製造方法。
  15. 第1面及び第2面と、前記第1面にチップパッドとを有するウエハを備える段階と、
    前記ウエハに、前記チップパッドを貫通するブラインド孔を形成する段階と、
    前記ウエハの第1面と前記孔の内面とに金属層を形成する段階と、
    前記ブラインド孔に電極金属層を充填する段階と、
    前記ウエハの一部を研磨し、前記電極金属層を、前記ウエハの第2面に露出する段階と、
    前記ウエハの第2面に露出した前記電極金属層にメッキバンプを形成する段階と、
    を含むことを特徴とするウエハレベルチップスケールパッケージ製造方法。
  16. 前記ウエハからベース金属層の一部を除去する段階をさらに含むことを特徴とする請求項15に記載のウエハレベルチップスケールパッケージ製造方法。
  17. 前記ウエハを個々のパッケージに分離する段階をさらに含むことを特徴とする請求項15に記載のウエハレベルチップスケールパッケージ製造方法。
  18. 第1面及び第2面を有するウエハを備える段階と、
    前記ウエハの第1面にブラインド孔を形成する段階と、
    前記孔に電極金属層を充填する段階と、
    前記ウエハの一部を研磨し、前記電極金属層を、前記ウエハの第2面を介して露出する段階と、
    前記ウエハの第2面に露出した前記電極金属層にバンプを電気メッキする段階と、
    を含むことを特徴とするウエハレベルチップスケールパッケージ製造方法。
  19. 前記ウエハを研磨して前記電極金属層が前記ウエハの第2面を介して露出する段階をさらに含むことを特徴とする請求項18の記載のウエハレベルチップスケールパッケージ製造方法。
  20. 前記ウエハは、シリコン物質で構成されていることを特徴とする請求項18に記載のウエハレベルチップスケールパッケージ製造方法。
  21. 前記ウエハを個々のパッケージに分離することを特徴とする請求項18に記載のウエハレベルチップスケールパッケージ製造方法。
  22. 前記電極金属層は、ブラインド孔を充填するともに前記ブラインド孔から突き出ていること特徴とする請求項18に記載のウエハレベルチップスケールパッケージ製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076883A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2009088467A (ja) * 2007-09-28 2009-04-23 Samsung Electro Mech Co Ltd ウェハーをパッケージングする方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP4349278B2 (ja) * 2004-12-24 2009-10-21 セイコーエプソン株式会社 半導体装置の製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7892972B2 (en) 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7704874B1 (en) * 2006-10-02 2010-04-27 Newport Fab, Llc Method for fabricating a frontside through-wafer via in a processed wafer and related structure
TW200836322A (en) * 2007-02-16 2008-09-01 Touch Micro System Tech Method of fabricating micro connectors
KR100843240B1 (ko) 2007-03-23 2008-07-03 삼성전자주식회사 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법
SG149710A1 (en) 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR100983471B1 (ko) * 2008-04-30 2010-09-27 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
KR101101432B1 (ko) * 2009-09-08 2012-01-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스
JP7240151B2 (ja) * 2018-11-22 2023-03-15 株式会社ジャパンディスプレイ 検出装置及び表示装置
CN109872979A (zh) * 2019-02-14 2019-06-11 南通通富微电子有限公司 一种扇出型封装器件
KR102504834B1 (ko) 2019-03-11 2023-02-28 삼성전자 주식회사 집적회로 칩 및 그 제조 방법과 집적회로 칩을 포함하는 집적회로 패키지 및 디스플레이 장치
US11721657B2 (en) 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses
CN110379766B (zh) * 2019-06-26 2023-05-09 中国电子科技集团公司第三十八研究所 一种倒金字塔型硅通孔垂直互联结构及制备方法
CN112981482B (zh) * 2021-02-02 2022-05-13 无锡华友微电子有限公司 一种在半导体晶圆上电镀导电材质的方法
WO2023184401A1 (zh) * 2022-03-31 2023-10-05 京东方科技集团股份有限公司 基板及其制备方法、集成无源器件、电子装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160645A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
JPH02239627A (ja) * 1989-03-13 1990-09-21 Fuji Electric Co Ltd 半導体チップの電極形成方法
JP2000232131A (ja) * 1999-02-12 2000-08-22 Sumitomo Metal Mining Co Ltd バンプ接点の製造方法
JP2002170904A (ja) * 2000-12-04 2002-06-14 Dainippon Printing Co Ltd Cspタイプの半導体装置とその作製方法、および半導体モジュール
JP2003347474A (ja) * 2002-03-19 2003-12-05 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2970730A (en) * 1957-01-08 1961-02-07 Motorola Inc Dicing semiconductor wafers
US3654000A (en) * 1969-04-18 1972-04-04 Hughes Aircraft Co Separating and maintaining original dice position in a wafer
US3625837A (en) * 1969-09-18 1971-12-07 Singer Co Electroplating solder-bump connectors on microcircuits
JPS5990941A (ja) * 1982-11-17 1984-05-25 Nec Home Electronics Ltd バンプメツキ方法
US4638601A (en) * 1985-11-04 1987-01-27 Silicon Technology Corporation Automatic edge grinder
US5360509A (en) * 1993-03-08 1994-11-01 Gi Corporation Low cost method of fabricating epitaxial semiconductor devices
JPH06349799A (ja) * 1993-06-08 1994-12-22 Hitachi Chem Co Ltd シリコンウェハーのバックグラインド方法
JP3521099B2 (ja) * 1994-11-29 2004-04-19 リンテック株式会社 ダイシング用リングフレームへの接着剤の付着防止用粘着シートおよび該粘着シートを備えたウェハ加工用シート
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
JP4343286B2 (ja) * 1998-07-10 2009-10-14 シチズンホールディングス株式会社 半導体装置の製造方法
US6352073B1 (en) * 1998-11-12 2002-03-05 Kabushiki Kaisha Toshiba Semiconductor manufacturing equipment
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
JP2001210667A (ja) 2000-01-28 2001-08-03 New Japan Radio Co Ltd 半導体装置の製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US20020135069A1 (en) * 2000-11-03 2002-09-26 Wood Robert L. Electroplating methods for fabricating microelectronic interconnects
US6793792B2 (en) * 2001-01-12 2004-09-21 Unitive International Limited Curaco Electroplating methods including maintaining a determined electroplating voltage and related systems
JP2002222823A (ja) 2001-01-29 2002-08-09 Sharp Corp 半導体集積回路およびその製造方法
US6506633B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of fabricating a multi-chip module package
JP2003273155A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160645A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
JPH02239627A (ja) * 1989-03-13 1990-09-21 Fuji Electric Co Ltd 半導体チップの電極形成方法
JP2000232131A (ja) * 1999-02-12 2000-08-22 Sumitomo Metal Mining Co Ltd バンプ接点の製造方法
JP2002170904A (ja) * 2000-12-04 2002-06-14 Dainippon Printing Co Ltd Cspタイプの半導体装置とその作製方法、および半導体モジュール
JP2003347474A (ja) * 2002-03-19 2003-12-05 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076883A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2009088467A (ja) * 2007-09-28 2009-04-23 Samsung Electro Mech Co Ltd ウェハーをパッケージングする方法

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