JP3711341B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は，チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）およびその製造方法にかかり，特に，実装基板に対する実装方向及びパッケージ自身の方向を示す文字や記号などの情報（以下，インデックスマークと称する）の構造に特徴を有する技術である。
【０００２】
【従来の技術】
半導体装置の実装基板上における高密度な実装を実現するための技術として，半導体装置のパッケージの大きさを，半導体チップ（ベアチップ）とほぼ同じか，わずかに大きい寸法とした，チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）と称される技術がある。実装基板に対する接続端子（外部接続端子）を，略正方形形状の半導体チップの主面（回路形成面）に格子形状に配置することにより，パッケージ化された半導体装置の大きさを，半導体チップとほぼ同じか，わずかに大きい寸法にすることができる。このようなチップサイズパッケージによれば，実装基板に対する半導体装置の実装面積が小さくなるとともに，半導体チップ上の電極と外部接続端子とを結ぶ配線長が短くなり，半導体装置の動作速度を向上させることができる。
【０００３】
また，ウェハ状態のまま半導体装置をパッケージ化する技術（以下，ウェハレベルＣＳＰと称する）も提案されている。ウェハレベルＣＳＰは，個々の半導体チップをウェハから切り出す前の段階で，そのパッケージ化を施す技術である。ウェハレベルＣＳＰによれば，パッケージプロセスをウェハプロセスと一体にすることができるので，製造コストを大幅に下げられるという利点がある。
【０００４】
半導体装置にはインデックスマークが付与される。このインデックスマークは，実装基板に対する半導体装置の実装方向を示すためのマークである。ウェハレベルＣＳＰのような半導体装置では，このインデックスマークが，一般に，半導体装置の裏面（回路非形成面）側に配置され，実装基板に対する半導体装置の実装の際に，半導体基板の実装方向を視覚的に判別できるようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら，従来技術でのインデックスマーク表示方法では個々の半導体装置ごとにインデックスマークを付与するため，以下のような問題点があった。
▲１▼半導体装置ごとに，インデックスマークと半導体装置との位置関係の調整が必要となる。これにより，処理能力が制限されかつインデックスマークを付与する工程が必要となる。
▲２▼インデックスマークが例えばインクあるいはレーザ光等を用いて形成される場合，インクの場合は剥がれ落ちて判別できない場合が発生し，またレーザ光の場合はシリコン層をレーザ光が透過し内部の回路パターンを劣化させてしまう。
▲３▼半導体装置のサイズが小さくなると，半導体装置とインデックスマークの位置との関係の調整が困難となる。また，インデックスマークも小さくなり，実装基板に対する実装の際に，容易に実装方向を判別できない。
【０００６】
本発明は，従来の半導体装置が有する上記問題点に鑑みてなされたものであり，本発明の目的は，インデックスマークを付与する工程の簡略化を図ることの可能な，新規かつ改良された半導体装置および半導体装置の製造方法を提供することである。
【０００７】
また，本発明の別の目的は，インデックスマークの離脱や回路パターンの劣化を防止することの可能な，新規かつ改良された半導体装置および半導体装置の製造方法を提供することである。
【０００８】
また，本発明の別の目的は，半導体装置のサイズが小さくなっても，外形寸法とインデックスマークの位置関係の調整が容易に行え，かつ，実装基板に対する実装の際に，容易に実装方向を判別することの可能な，新規かつ改良された半導体装置および半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，回路素子が形成された主表面を有する半導体基板と，半導体基板の主表面上方に形成され回路素子と電気的に接続された複数の電極パッドと，半導体基板の主表面上部を封止する封止樹脂と，封止樹脂の表面から突出するよう主表面上方に形成された複数の外部接続端子であって，所定の間隔で実質的に規則的に配列された外部接続端子とを有する半導体装置において，複数の外部接続端子のうち，実装基板に対する実装方向を示すためのマークとして機能しうる位置の少なくとも１の外部接続端子の形状を，該外部接続端子に対応する箇所にて，他の外部接続端子の形状と異なるものとしたことを特徴とする，半導体装置が提供される。
また，本発明によれば，回路素子が形成された主表面を有する半導体基板と，半導体基板の主表面上方に形成され回路素子と電気的に接続された複数の電極パッドと，半導体基板の主表面上部を封止する封止樹脂と，封止樹脂の表面から突出するよう主表面上方に形成された複数の外部接続端子であって，所定の間隔で実質的に規則的に配列された外部接続端子とを有する半導体装置において，複数の外部接続端子のうち，実装基板に対する実装方向を示すためのマークとして機能しうる位置の同一機能の複数の外部接続端子を一体に形成し，他の外部接続端子の形状と異なるものとしたことを特徴とする，半導体装置が提供される。
【００１０】
かかる半導体装置によれば，外部接続端子の形状をインデックスマークとして利用することができる。このため，以下のような優れた効果がある。
▲１▼インデックスマークを付与する工程自体が不要となるため，インデックスマークを個々の半導体装置の位置に合わせるための位置調整作業が不要となる。
▲２▼外部接続端子の形状をインデックスマークとして利用しているため，インデックスマークをインクを用いて形成していた従来技術と異なり，インデックスマークが半導体装置から離脱することを回避できる。また，インデックスマークをレーザ光を用いて形成していた従来技術と異なり，装置内部の回路パターンの劣化を防止できる。
▲３▼外部接続端子の大きさは，一辺（直径）が４００μｍ（０．４ｍｍ）程度であり，肉眼でその形状を認識することができる。このため，容易に実装方向を判別することができる。
【００１１】
形状の異なる外部接続端子を，半導体基板の４隅近傍に位置する外部接続端子のいずれかとすれば，容易に実装方向を判別することができる。ただし，厳密に４隅部分とする必要はなく，４隅部分の周辺であっても，実装方向を判別することが可能な位置に，形状の異なる外部接続端子を設ければよい。すなわち，形状の異なる外部接続端子が，所定の間隔で実質的に規則的に配列された外部接続端子のうち，中央付近の外部接続端子以外のいずれかであればよい。端子レイアウト設計上，４隅部分に外部接続端子を設けない場合であっても，形状の異なる外部接続端子を設けることができ，端子レイアウト設計に自由度が増加する。
【００１２】
また，接地ラインに接続される外部接続端子のように，複数の外部接続端子が同一の機能を有する場合がある。このような場合に，それら複数の外部接続端子を一体に形成することにより，他の外部接続端子と形状を異なるものとし，これをインデックスマークとして利用することも可能である。
【００１９】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。まず，一般的なウェハレベルＣＳＰ技術について，図１〜図２を参照しながら説明する。
【００２０】
（Ａ）銅ポスト形成
まず，通常のウエハプロセスにより，半導体ウエハ１の主面（回路形成面）に所定の機能を有する電子回路（図示しない）が形成される。その後，開口部（図示しない）を有する絶縁膜１３が主面上部に形成される。続いて，電極パッド１４及びこの電極パッド１４と電子回路とを接続する配線（図示しない）が形成される。電極パッド１４は絶縁膜１３上に形成される。
次に，半導体ウェハ１の主面上全面に絶縁膜１５が形成される。ホトリソグラフィ技術により，絶縁膜１５には電極パッド１４の表面の一部を露出する開口部が形成される。
次に，露出された電極パッド１４表面上及び絶縁膜１５上に配線１６が形成される。
次に，半導体ウェハ１の主面上全面にレジストが塗布される。ホトリソグラフィ技術により，レジストには所定形状の開口部が形成される。この開口部は，配線１６の表面上に位置する。
その後，電気めっきを施すことにより，レジストに設けられた開口部内に銅からなる銅ポスト２が形成される。この銅ポスト２は，半導体装置の上方から見て格子状（行列状）に配置されている。この銅ポスト２は，半導体ウェハ１上に形成された電極パッド１４および配線１６と，後工程で銅ポスト２上に形成される外部接続端子５とを電気的に接続するための配線として機能する。
なお，銅ポスト２を形成するためのレジストのパターンについては，さらに後述する。（図１（Ａ））。
【００２１】
（Ｂ）樹脂封止
次いで，銅ポスト２を完全に覆う高さまで半導体ウェハ１の主面の全面に対して封止樹脂３を充填する（図１（Ｂ））。封止樹脂３の充填は，トランスファーモールド法，ポッティング法，印刷法等により行われる。
【００２２】
（Ｃ）樹脂研削
次いで，封止樹脂３に埋もれてしまっている各銅ポスト２の上面が露出するまで，研磨剤４によって封止樹脂３の表面を研削する（図１（Ｃ））。
【００２３】
（Ｄ）外部接続端子形成
次いで，銅ポスト２の上面に，以下のような工程を実行することにより外部接続端子５を格子状(行列状)に形成する。この外部接続端子５は，個々に個片化された半導体装置と，半導体装置が実装される実装基板上の配線とを電気的に接続する端子として機能する。
まず，外部接続端子５を形成するためのメタルマスクを準備する。このメタルマスクは，銅ポスト２の上面に外部接続端子５を形成しうるように，銅ポスト２の配置に対応した複数の開口部を有する。次いで，複数の開口部が対応する銅ポスト２上部に位置するようにメタルマスクを封止樹脂３の表面上に載置する。その後，このメタルマスク全域に，はんだペーストを流し込むことにより，外部接続端子５が形成される（図１（Ｄ））。なお，はんだペーストは封止樹脂３上では固着しないため，メタルマスクの開口部と銅ポスト２の上面との位置合わせが厳密に行われなくても，外部接続端子５を，銅ポスト２の上面に形成することができる。このため，メタルマスクの形状は，（Ａ）銅ポスト形成工程におけるレジストの形状ほど厳密性を要求されない。
以上の工程を経て，半導体ウェハ１上に，パッケージ化された多数の半導体装置が形成される。
【００２４】
（Ｅ）個片化
次いで，半導体ウェハ１の裏面（回路非形成面）に研削テープ６を貼付した後，高速回転する切断刃７によって，個々の半導体装置８に個片化する（図１（Ｅ））。
【００２５】
（Ｆ）出荷
研削テープ６上に接着されたままの半導体装置８は，ウェハキャリア９に載せられ，ピックアップコレット１０の真下に位置するようにセットされる。そして，ピックアップコレット１０に接続されたバキュームの吸引力と突き上げ機構（針状のピン）１２による突き上げ力により，半導体装置８を研削テープ６より分離する（図２（Ｆ））。そして，個々の半導体装置８は，製品テストが行われた後，エンボスキャリアテープ１１のエンボス接着孔１１ａに装填されて，製品として出荷される（図２（Ｇ））。
【００２６】
以上，一般的なウェハレベルＣＳＰ技術について説明した。
以下の各実施の形態では，上述した一般的なウェハレベルＣＳＰ技術の各工程とは異なる工程を中心に説明し，他の工程については重複説明を省略する。
【００２７】
（第１の実施の形態）
本発明の第１の実施の形態について説明する。
図３は，本実施の形態の製造方法により製造された半導体装置８１を主面側から見た平面図である。半導体装置８１は，格子状（行列状）に配置された外部接続端子５１のうち，４隅部分の外部接続端子５１ａの形状を他の外部接続端子５１ｂの形状と異なるものとし，この外部接続端子５１ａを半導体装置８１の実装方向を示すインデックスマークとして利用することを特徴としている。
【００２８】
かかる外部接続端子５１の形成方法について説明すると，まず，（Ａ）銅ポスト形成工程において，銅ポスト２を形成するためのレジストとして，図３に示したパターンを有するレジストを用いる。すなわち，図３に示したように，格子状（行列状）に配置する銅ポスト２のうち，４隅部分の銅ポストの形状を，他の銅ポストの形状と異なる形状として形成しうるように，レジストのパターンとして，図３に示したパターンを採用する。詳細には，外部接続端子５１ａに対応する箇所の開口部の断面形状が四角形であるレジストパターンが使用される。
【００２９】
さらに，（Ｄ）外部接続端子形成工程において，外部接続端子５を形成するためのメタルマスクとして，図３に示したパターンのメタルマスクを用いる。
すなわち，図３に示したように，格子状（行列状）に配置する外部接続端子５１のうち，４隅部分の外部接続端子５１ａの形状を，他の銅ポスト５１ｂの形状と異なる形状となるように，メタルマスクのパターンとして，図３に示したパターンを採用する。詳細には，外部接続端子５１ａに対応する箇所の開口部の断面形状が四角形であるメタルマスクパターンが使用される。
【００３０】
なお，はんだペーストは，封止樹脂３上では固着しないため，メタルマスクの開口位置と銅ポスト２の上面との位置合わせが厳密に行われなくても，外部接続端子５１の形状は，銅ポスト２の上面の形状により定まる。このため，（Ｄ）外部接続端子形成工程におけるメタルマスクの開口部の形状は，（Ａ）銅ポスト形成工程におけるレジストの開口部の形状ほど厳密性を要求されない。
【００３１】
また，はんだペーストはリフロー時の熱で多少変形するが，半導体装置８１を上面から見た場合に，４隅の外部接続端子５１ａの形状が異なることが判別できればよい。半導体装置８１を上面から見た形状は，外部接続端子５１の底面の形状，すなわち，銅ポスト２の上面の形状により決まるため，リフロー時におけるはんだペーストの多少の変形は，外部接続端子５１ａをインデックスマークとして利用することに影響を与えるものではない。
【００３２】
以上の工程を経て，格子状（行列状）に配置された外部接続端子５１のうち，４隅部分の外部接続端子５１ａの形状を他の外部接続端子５１ｂの形状と異なるものとした半導体装置８１が製造される。
【００３３】
以上説明したように，本実施の形態によれば，外部接続端子５１の形状をインデックスマークとして利用することができる。このため，以下のような優れた効果がある。
▲１▼インデックスマークを付与するための専用の工程が不要となるため，インデックスマークを個々の半導体装置の位置に合わせるための位置調整作業が不要となる。
▲２▼外部接続端子の形状をインデックスマークとして利用しているため，インデックスマークをインクを用いて形成していた従来技術と異なり，インデックスマークが半導体装置から離脱することを回避できる。また，インデックスマークをレーザ光を用いて形成していた従来技術と異なり，装置内部の回路パターンの劣化を防止できる。
▲３▼外部接続端子５の大きさは，一辺（直径）が４００μｍ（０．４ｍｍ）程度であり，肉眼でその形状を認識することができる。このため，容易に実装方向を判別することができる。
【００３４】
（第２の実施の形態）
本発明の第２の実施の形態について説明する。
図４は，本実施の形態の製造方法により製造された半導体装置８２を主面側から見た平面図である。半導体装置８２は，格子状（行列状）に配置された外部接続端子５２のうち，中央付近の外部接続端子（図中の領域Ｃ）以外の外部接続端子５２ａの形状を他の外部接続端子５２ｂの形状と異なるものとし，この外部接続端子５２ａを半導体装置８２の実装方向を示すインデックスマークとして利用することを特徴としている。
【００３５】
かかる外部接続端子５２の形状を形成するために，（Ａ）銅ポスト形成工程において図４に示したパターンのレジストを用いる点，および，（Ｄ）外部接続端子形成工程において図４に示したパターンのメタルマスクを用いる点については，上記第１の実施の形態の場合と同様である。
【００３６】
形状の異なる外部接続端子をインデックスマークとして利用するためには，対称性を有しない中央付近（図中の領域Ｃ）の外部接続端子以外のいずれかであればよい。この点，本実施の形態によれば，上記第１の実施の形態と異なり，インデックスマークとして機能する外部端子は，必ずしも格子状（行列状）の４隅部分に設けられなくてもよい。このため，端子レイアウト設計上，格子状(行列状)の４隅部分に外部接続端子を設けない場合であっても，インデックスマークを設けることができ，端子レイアウト設計に自由度が生じる。
【００３７】
（第３の実施の形態）
本発明の第３の実施の形態について説明する。
図５は，本実施の形態の製造方法により製造された半導体装置８３を主面側から見た平面図である。半導体装置８３は，格子状(行列状)に配置された外部接続端子５３のうち，４隅部分の外部接続端子とそれに隣接する外部接続端子とを一体に形成し，１つの外部接続端子５３ａとすることにより，この外部接続端子５３ａを半導体装置８３の実装方向を示すインデックスマークとして利用することを特徴としている。
【００３８】
外部接続端子には，例えば接地ラインに接続されるために設けられる端子のように，複数の端子が同一の機能のために設けられる場合がある。このような場合に，２つの外部接続端子を結合して，１つの外部接続端子５３ａとすることができる。そして，かかる形状の異なる外部接続端子５３ａを形成することにより，その外部接続端子５３ａをインデックスマークとして利用することができる。
【００３９】
かかる外部接続端子５３の形状を形成するためには，図１（Ａ）に示された工程において，同一機能の複数の電極パッド（例えば，電子回路に接地電位を供給するための電極パッド）を，絶縁膜１５上の配線１６によって互いに接続する。その後，図５に示した断面形状の開口部を有するレジストを用いて銅ポスト２を形成する。すなわち，インデックスマークとして使用する外部接続端子５３ａに対応する配線１６表面上部及び他の外部接続端子５３ｂに対応する配線１６表面上部を露出する図５のようなレジストを使用して銅ポスト２が形成される。
その後，図１（Ｄ）に示された外部接続端子形成工程において，図５に示した断面形状の開口部を有するメタルマスクを用いて外部接続端子が形成される。すなわち，インデックスマークとして使用する外部接続端子５３ａに対応するポスト３表面上部及び他の外部接続端子５３ｂに対応するポスト３表面上部を露出する図５のようなメタルマスクを使用して外部接続端子が形成される。
【００４０】
（第４の実施の形態）
本発明の第４の実施の形態について説明する。
図６（Ａ）は，本実施の形態の製造方法により製造された半導体装置８４の斜視図である。半導体装置８４は，一の側面８４ａの色彩を他の側面８４ｂの色彩と異なるものとしたことを特徴としている。着色の有無や色彩などを組み合わせることにより，種々の情報を保有させることができる。
【００４１】
半導体装置の側面への着色は，図２に示した（Ｅ）半導体装置の出荷工程において，半導体装置がピックアップコレット１０により吸引された状態で行うことが可能である。
【００４２】
チップサイズパッケージの実装方法としては，１層の面実装が主流であるが，実装密度を高める技術動向が変化し，図６（Ｂ）に示したように，多層構造化した実装を行う場合であっても，上下に配置する各半導体装置のインデックスマークが半導体装置の側面にあることから，実装基板に対して実装する際に容易に実装方向を確認することができる。
【００４３】
（第５の実施の形態）
本発明の第５の実施の形態について説明する。
図７（Ａ）は，本実施の形態の製造方法において，個片化する前の半導体ウェハ１を裏面（回路非形成面）側から見た平面図である。図７（Ａ）に示した一例では，点線により区分される領域が一つの半導体装置を示している。図７（Ｂ）は個片化された後の半導体装置８５を示している。このように，本実施の形態では，図７（Ａ）に示したように，ウェハレベルの段階で半導体ウェハ１の裏面にインデックスマークを付与し，図７（Ｂ）に示したように，個片化した後の各半導体装置８５にインデックスマークが配置されることを特徴としている。
【００４４】
本実施の形態では，インデックスマークとして，文字情報（××× ＡＢＣＤ）と，その文字情報の図中左下の黒丸とにより，半導体装置の種類，実装基板に対する半導体装置の実装方向，半導体装置自身の方向などの情報を持たせている。
【００４５】
図７（Ｂ）に示したように，個片化された後の半導体装置に対して，位置ずれすることなく適切にインデックスマークが付与されるためには，個々の半導体装置のサイズに対応させてインデックスマークを付与することが必要となる。個々の半導体素子に文字情報等を対応させるには，半導体ウェハ１の形状（オリフラ）を用いて位置決めする方法や，半導体ウェハ１の裏面から内部パターンを透視して位置決めする方法などを採用することができる。
【００４６】
そして，装置内部に形成されている配線パターンの傾き及び特定の１点のみを位置調整した後は，個々の半導体装置の大きさに合わせてピッチ移動を行いながら，ウェハレベルで一括してインデックスマークを付与することができる。このように，本実施の形態によれば半導体装置に形成するインデックスマークをウェハレベルで付与することができるため，従来のように個片化された状態でインデックスマークを付与するために行っていた，個々の半導体装置とインデックスマークを付与するための装置との位置調整が不要となる。よってインデックスマークを付与する工程における処理時間の大幅な短縮が可能である。
【００４７】
（第６の実施の形態）
本発明の第６の実施の形態について説明する。
図８（Ａ）は，本実施の形態の製造方法において，個片化する前の半導体ウェハ１を裏面（回路非形成面）側から見た平面図である。図８（Ａ）に示した一例では，点線により区分される領域が一つの半導体装置を示している。図８（Ｂ）は個片化された後の半導体装置８６を示している。このように，本実施の形態では，図８（Ａ）に示したように，ウェハレベルの段階で半導体ウェハ１の裏面にインデックスマークを付与し，図８（Ｂ）に示したように，個片化した後の各半導体装置８６にインデックスマークが配置されることを特徴としている。この点では，上記第５の実施の形態と同様である。
【００４８】
本実施の形態において特徴的なのは，インデックスマークを個々の半導体装置８７の大きさよりも十分に小さいものとした点にある。すなわち，個々の半導体装置８６（図８（Ａ）において点線により区画される領域）とインデックスマークとの相対的な位置調整を行うことなく，半導体ウェハ１の裏面にインデックスマークを付与した場合であっても，少なくとも１つのインデックスマークが個々の半導体装置に付与される程度の大きさに，インデックスマークの大きさが設定されている。
【００４９】
以上のように，本実施の形態によれば，１つの半導体装置８６に複数のインデックスマークを付与することで，半導体装置の位置概念にとらわれずインデックスマークを配置することできる。また，半導体装置の個片化の後は，各半導体装置には少なくとも１つのインデックスマークが配置されていることで必要となる情報を把握することができる。
【００５０】
（第７の実施の形態）
本発明の第７の実施の形態について説明する。
図９（Ａ）は，本実施の形態の製造方法において，個片化する前の半導体ウェハ１を裏面（回路非形成面）側から見た平面図である。図９（Ａ）に示した一例では，点線により区分される領域が一つの半導体装置を示している。図９（Ｂ）は個片化された後の半導体装置８７を示している。このように，本実施の形態では，図９（Ａ）に示したように，ウェハレベルの段階で半導体ウェハ１の裏面にインデックスマークを付与し，図９（Ｂ）に示したように，個片化した後の各半導体装置８７にインデックスマークが配置されることを特徴としている。この点では，上記第６の実施の形態と同様である。
【００５１】
本実施の形態において特徴的なのは，インデックスマークが，半導体装置８７を実装基板に実装する際の方向を示す記号であるという点にある。本実施の形態では，始点と終点とを有する線分と，それが終点であることを示すマークが付与されたインデックスマークが使用される。具体的にはこのインデックスマークは，矢印で構成されている。
【００５２】
半導体装置の小型化に伴い，半導体装置に形成するインデックスマークを配置することが困難になため，比較的大面積を必要としないインデックスマークが必要となる。これを実現するために，図８に示すように，ウエハ状態で黒丸のみを個々の半導体装置に付与する方法が考えられる。しかし，この方法では，黒丸が個々の半導体装置に付与されるものの，個片化された後の個々の半導体装置に付与された黒丸は，インデックスマークとして機能しない場合も予測される。すなわち，インデックスマーク付与工程において，個々の半導体装置の位置と，インデックスを付与する装置（例えば，インクジェット装置のノズル部分）とのアライメントにずれが生じた場合，全ての半導体装置のインデックスマークがずれた状態で付与されてしまう。本来付与されるべきインデックスマークが隣接した半導体装置に付与されてしまう可能性がある。従って，個片化された半導体装置の第１ピンが本来紙面の左下に存在するにもかかわらず，右上に存在するかのように判別されてしまう場合がある。
【００５３】
図１０（Ａ）は，インデックスマーク付与工程において，個々の半導体装置の位置と，インデックスを付与する装置（例えば，インクジェット装置のノズル部分）とのアライメントにずれが生じた場合を示している。図１０（Ｂ）は，図１０（Ａ）に示された半導体ウエハから個片化された個々の半導体装置を示す図である。図１０（Ｂ）を見ればわかるように，本実施の形態によれば，仮に上記のようなアライメントずれが生じたとしても，個片化された個々の半導体装置には，第１ピンが紙面の左下に存在することを確実に判別することができる。図１０（Ｃ）は，個片化される個々の半導体装置の外形寸法が，図１０（Ｂ）に示された半導体装置よりも大きい場合を示している。本実施の形態によれば，個片化される個々の半導体装置の外形寸法が異なっていたとしても，個片化された個々の半導体装置には，第１ピンが紙面の左下に存在することを確実に判別することができる。
【００５４】
以上のように，本実施の形態によれば上記第６の実施の形態で記述した効果の他に，小サイズの半導体装置に関してもインデックスマークを配置することができる。さらに，本実施の形態によれば，個々の半導体装置の位置と，インデックスを付与する装置（例えば，インクジェット装置のノズル部分）とのアライメントずれを考慮することなくインデックスマークを配置することができる。さらに，本実施の形態によれば，個々の半導体装置の外形寸法を考慮することなくインデックスマークを配置することができる。
【００５５】
以上，添付図面を参照しながら本発明にかかる半導体装置およびその製造方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５６】
例えば，上記実施の形態では，ウェハレベルＣＳＰによる半導体装置の製造方法について説明したが，上記第１〜第３の実施の形態で説明した半導体装置（図３〜図５）は，ウェハレベルＣＳＰにより製造される場合に限らない。
【００５７】
また，図３〜図５では外部接続端子が格子状（行列状）のすべてに設けられているが，本発明はこれに限定されない。格子状（行列状）の一部に外部接続端子が設けられていない場合であっても，設けられている外部接続端子の一部の形状を変更することにより，これをインデックスマークとして機能させることが可能である。
【００５８】
また，第３の実施の形態では，４隅の外部接続端子とそれに隣接する外部接続端子とを一体的に形成し，１つの外部接続端子５３ａとした場合について説明したが（図５），本発明はこれに限定されない。複数の外部接続端子を一体に形成した外部接続端子が，半導体装置の中央付近に形成されておらず，インデックスマークとして機能できる位置に形成されていればよい。
【００５９】
また，上記実施の形態の一部では，インデックスマークが，実装基板に対する半導体装置の実装方向を示すためのマークとして説明されている。しかしながら，このインデックスマークは，半導体装置自体の方向を示すマークであっても良い。すなわち，インデックスマークは，半導体装置の１ピンマークが存在している位置を示すマークであっても良い。
【００６０】
また，上記実施の形態では，インデックスマークとして機能する外部接続端子が電子回路に電気的に接続された端子として説明されている。しかしながら，このインデックスマークは，電子回路に電気的に接続されていない端子，いわゆるノンコネクトピンであっても良い。
【００６１】
また，上記実施の形態で示した各製造工程は，半導体製造技術の進歩に伴い，適宜変更されることが想定されるが，本発明の特徴に直接的に関係のない工程については，上記実施の形態の工程に限定されず，適宜変更可能である。
【００６２】
【発明の効果】
以上説明したように，本発明の主な効果を列挙すれば，以下の通りである。
▲１▼インデックスマークを付与する工程自体が不要となるため，インデックスマークを個々の半導体装置の位置に合わせるための位置調整作業が不要となる。
▲２▼外部接続端子の形状をインデックスマークとして利用しているため，インデックスマークをインクを用いて形成していた従来技術と異なり，インデックスマークが半導体装置から離脱することを回避できる。また，インデックスマークをレーザ光を用いて形成していた従来技術と異なり，装置内部の回路パターンの劣化を防止できる。
▲３▼外部接続端子の大きさは，一辺（直径）が４００μｍ（０．４ｍｍ）程度であり，肉眼でその形状を認識することができる。このため，容易に実装方向を判別することができる。
【図面の簡単な説明】
【図１】チップサイズパッケージの製造工程を示す説明図である。
【図２】図１に続く製造工程を示す説明図である。
【図３】第１の実施の形態にかかる半導体装置の平面図である。
【図４】第２の実施の形態にかかる半導体装置の平面図である。
【図５】第３の実施の形態にかかる半導体装置の平面図である。
【図６】第４の実施の形態にかかる半導体装置の平面図である。
【図７】第５の実施の形態にかかる半導体装置の平面図である。
【図８】第６の実施の形態にかかる半導体装置の平面図である。
【図９】第７の実施の形態にかかる半導体装置の平面図である。
【図１０】第７の実施の形態にかかる半導体装置の平面図である。
【符号の説明】
１ 半導体ウェハ
２ 銅ポスト
３ 封止樹脂
４ 研磨剤
５ 外部接続端子
６ 研削テープ
７ 切断刃
８ 半導体装置
９ ウェハキャリア
１０ ピックアップコレット
１１ エンボスキャリアテープ
１２ 突き上げ機構（針状のピン）
１３ 絶縁膜
１４ 電極パッド
１５ 絶縁膜
１６ 配線

Claims (7)

  1. 回路素子が形成された主表面を有する半導体基板と、前記半導体基板の主表面上方に形成され前記回路素子と電気的に接続された複数の電極パッドと、前記半導体基板の主表面上部を封止する封止樹脂と、前記封止樹脂の表面から突出するよう前記主表面上方に形成された複数の外部接続端子であって、所定の間隔で実質的に規則的に配列された前記外部接続端子とを有する半導体装置において、
    複数の前記外部接続端子のうち、インデックスマークとして機能しうる位置に配置された外部接続端子として、４隅のうちのそれぞれ異なる隅あるいはその近傍に配置された４つの外部接続端子のうちの１つの外部接続端子の形状を、前記４つの外部接続端子のうちの残りの３つの外部接続端子の形状と異なるものとして該外部接続端子が配置されべき位置に配置したことを特徴とする半導体装置。
  2. 回路素子が形成された主表面を有する半導体基板と、前記半導体基板の主表面上方に形成され前記回路素子と電気的に接続された複数の電極パッドと、前記半導体基板の主表面上部を封止する封止樹脂と、前記封止樹脂の表面から突出するよう前記主表面上方に形成された複数の外部接続端子であって、所定の間隔で実質的に規則的に配列された前記外部接続端子とを有する半導体装置において、
    複数の前記外部接続端子のうち、インデックスマークとして機能しうる位置として、前記半導体基板の中央の領域を取り囲む外周側領域内における、同一の機能の複数の外部接続端子が隣り合って配置されるべき外部接続端子の配置箇所に、他の外部接続端子の形状と異なる外部接続端子を、前記同一機能の複数の外部接続端子が配置されるべき箇所にわたって配置したことを特徴とする半導体装置。
  3. 前記形状の異なる外部接続端子の断面形状は四角形状であり、形状の異なる外部接続端子以外の外部接続端子の断面形状は円形状であることを特徴とする請求項１記載の半導体装置。
  4. 前記形状の異なる外部接続端子は、前記半導体基板における４隅のいずれか１つの隅に設けられる外部接続端子の配置されるべき箇所を含んで設けられていることを特徴とする請求項２記載の半導体装置。
  5. 前記複数の外部接続端子の各々は、各々が前記封止樹脂にて周囲を覆われた複数の銅ポストの対応する１つの上に配置されることで、該封止め樹脂から突出するように配置されており、該銅ポストの各々は、前記複数の電極パッドの対応するものと前記複数の外部接続端子の対応するものとを電気的に接続することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記複数の銅ポストのうち、前記形状の異なる外部接続端子に対する銅ポストは、該形状の異なる外部接続端子に応じて、他の銅ポストと形状が異なることを特徴とする請求項５記載の半導体装置。
  7. 複数の前記外部接続端子は、前記半導体基板の主表面上部に実質的に行列状に配置されていることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4234244B2 (ja) 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
JP3711341B2 (ja) * 2001-04-27 2005-11-02 沖電気工業株式会社 半導体装置
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
JP4010244B2 (ja) * 2002-12-20 2007-11-21 ヤマハ株式会社 表面実装型パッケージ
JP2004260074A (ja) 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置、半導体装置の製造方法及びその実装方法、回路基板並びに電子機器
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
JP4653447B2 (ja) * 2004-09-09 2011-03-16 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5350604B2 (ja) * 2007-05-16 2013-11-27 スパンション エルエルシー 半導体装置及びその製造方法
US9620456B2 (en) * 2007-07-12 2017-04-11 Nxp B.V. Integrated circuits on a wafer and methods for manufacturing integrated circuits
WO2009007932A2 (en) * 2007-07-12 2009-01-15 Nxp B.V. Integrated circuits on a wafer and method of producing integrated circuits
JP2012043953A (ja) * 2010-08-18 2012-03-01 Renesas Electronics Corp 電子部品および電子部品の製造方法
TWI464857B (zh) * 2011-05-20 2014-12-11 Xintec Inc 晶片封裝體、其形成方法、及封裝晶圓
WO2017094283A1 (ja) * 2015-11-30 2017-06-08 株式会社村田製作所 パッケージ基板、マザー基板、電子部品及び弾性波装置
DE102017128568A1 (de) * 2017-12-01 2019-06-06 Infineon Technologies Ag Halbleiterchip mit einer vielzahl von externen kontakten, chip-anordnung und verfahren zum überprüfen einer ausrichtung einer position eines halbleiterchips
CN111627952B (zh) * 2020-06-19 2022-04-08 武汉华星光电技术有限公司 显示面板及其制备方法、显示装置
TWI734625B (zh) * 2020-10-06 2021-07-21 佳陞科技有限公司 多段式晶片標記方法及其裝置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0467641A (ja) 1990-07-06 1992-03-03 Mitsubishi Electric Corp 認識マーク付きフリツプチツプｉｃ
US5777392A (en) * 1995-03-28 1998-07-07 Nec Corporation Semiconductor device having improved alignment marks
US5827629A (en) * 1995-05-11 1998-10-27 Sumitomo Heavy Industries, Ltd. Position detecting method with observation of position detecting marks
JPH09320911A (ja) 1996-05-27 1997-12-12 Mitsubishi Electric Corp 被識別機能付き半導体基板
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
JPH10209210A (ja) * 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法
JPH10308410A (ja) 1997-05-09 1998-11-17 Murata Mfg Co Ltd フェイスボンディング用のベアチップ部品
JP3831109B2 (ja) * 1998-03-25 2006-10-11 シチズン時計株式会社 半導体パッケージ
JP4058182B2 (ja) 1998-12-09 2008-03-05 アピックヤマダ株式会社 樹脂封止方法
KR100307630B1 (ko) * 1998-12-30 2001-09-28 윤종용 정렬 마크, 이를 사용하는 정렬 시스템 및 이를 이용한 정렬방법
JP4148434B2 (ja) 1999-02-09 2008-09-10 日東電工株式会社 半導体装置の製法
JP4234270B2 (ja) 1999-07-16 2009-03-04 浜松ホトニクス株式会社 半導体装置の製造方法
JP2001053177A (ja) 1999-08-11 2001-02-23 Nec Corp 半導体装置
US6577019B1 (en) * 2000-01-21 2003-06-10 Micron Technology, Inc. Alignment and orientation features for a semiconductor package
JP4667559B2 (ja) * 2000-05-30 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置、フォトマスクおよび半導体装置の製造方法
JP3711341B2 (ja) * 2001-04-27 2005-11-02 沖電気工業株式会社 半導体装置
US6856029B1 (en) * 2001-06-22 2005-02-15 Lsi Logic Corporation Process independent alignment marks

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