JPH09320911A - 被識別機能付き半導体基板 - Google Patents
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Abstract
(57)【要約】
【課題】 種類が簡単に判る半導体基板を提供する。
【解決手段】 ベアチップ１は、半導体素子が中央部に
集積される表面１ａと、図示されない裏面とを備えてお
り、長方形状である。ベアチップ１は自身の一辺に、半
導体素子の種類に応じて切れ目２が形成されている。切
れ目２は矩形状であり、ベアチップ１の表面１ａから裏
面へと貫通している。例えば、切れ目２が“１”を、切
れ目２が形成されていない部分が“０”を表していると
みなすことによって、切れ目２の有る無しによって１ビ
ットの情報が与えられる。これを複数箇所検出すること
によって、検出結果に応じた２進数の情報、すなわちベ
アチップ１の種類に関する情報が得られる。検出方法と
しては、ベアチップ１へと光を照射し、その光が切れ目
２によって透過されるかあるいはベアチップ１本体によ
って遮光されるかを検出する方法が挙げられる。
集積される表面１ａと、図示されない裏面とを備えてお
り、長方形状である。ベアチップ１は自身の一辺に、半
導体素子の種類に応じて切れ目２が形成されている。切
れ目２は矩形状であり、ベアチップ１の表面１ａから裏
面へと貫通している。例えば、切れ目２が“１”を、切
れ目２が形成されていない部分が“０”を表していると
みなすことによって、切れ目２の有る無しによって１ビ
ットの情報が与えられる。これを複数箇所検出すること
によって、検出結果に応じた２進数の情報、すなわちベ
アチップ１の種類に関する情報が得られる。検出方法と
しては、ベアチップ１へと光を照射し、その光が切れ目
２によって透過されるかあるいはベアチップ１本体によ
って遮光されるかを検出する方法が挙げられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置（ＬＳ
Ｉ）の型名を識別することに有効な半導体基板の構造に
関する。
Ｉ）の型名を識別することに有効な半導体基板の構造に
関する。
【０００２】
【従来の技術】マルチチップモジュールへの対応とし
て、ＬＳＩがパッケージされていない状態であるベアチ
ップの状態での出荷が、今後増加していくと予想されて
いる。その際、複数種類のベアチップから目的のベアチ
ップを選別することが必要となる。
て、ＬＳＩがパッケージされていない状態であるベアチ
ップの状態での出荷が、今後増加していくと予想されて
いる。その際、複数種類のベアチップから目的のベアチ
ップを選別することが必要となる。
【０００３】図３３は、従来のベアチップ１を示す平面
図である。従来のベアチップ１においては、ベアチップ
１の表面に文字からなる型名８が印字されている。型名
８を識別することによって、ベアチップ１の種類を知
る。
図である。従来のベアチップ１においては、ベアチップ
１の表面に文字からなる型名８が印字されている。型名
８を識別することによって、ベアチップ１の種類を知
る。
【０００４】
【発明が解決しようとする課題】型名８を読み取るに
は、型名８の位置を探しだしつつ型名８を認識する機能
を有する、特殊な装置が必要となるという問題点があ
る。また、現状では、型名８が印字される位置が規格化
されていないので、これを捜し出すことは極めて困難で
あるという問題点がある。
は、型名８の位置を探しだしつつ型名８を認識する機能
を有する、特殊な装置が必要となるという問題点があ
る。また、現状では、型名８が印字される位置が規格化
されていないので、これを捜し出すことは極めて困難で
あるという問題点がある。
【０００５】以上の点に鑑み、本発明は、自身の種類を
簡単に識別させることが可能である、被識別機能付き半
導体基板を提供することを目的とする。
簡単に識別させることが可能である、被識別機能付き半
導体基板を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の被識別
機能付き半導体基板は、中央部に半導体素子が集積され
る第１の主面と、第２の主面とを有し、前記半導体素子
に応ずる情報によって自身の種類が識別される、半導体
ウェーハが分割されて形成された被識別機能付き半導体
基板であって、前記第１の主面の周辺部と前記第２の主
面とのうちの少なくともいずれか一方には、前記情報に
応じて選択的に印が形成されており、前記印は、前記被
識別機能付き半導体基板に照射される光の反射の状態を
自身によって部分的に異ならせることによって、２値論
理に対応する互いに異なる２つの状態を与え、前記２つ
の状態の選択的な組み合わせによって前記情報が与えら
れる。
機能付き半導体基板は、中央部に半導体素子が集積され
る第１の主面と、第２の主面とを有し、前記半導体素子
に応ずる情報によって自身の種類が識別される、半導体
ウェーハが分割されて形成された被識別機能付き半導体
基板であって、前記第１の主面の周辺部と前記第２の主
面とのうちの少なくともいずれか一方には、前記情報に
応じて選択的に印が形成されており、前記印は、前記被
識別機能付き半導体基板に照射される光の反射の状態を
自身によって部分的に異ならせることによって、２値論
理に対応する互いに異なる２つの状態を与え、前記２つ
の状態の選択的な組み合わせによって前記情報が与えら
れる。
【０００７】請求項２に記載の被識別機能付き半導体基
板は、第１および第２の主面を有する緩衝体が自身の周
辺に設けられ、集積される半導体素子に応ずる情報によ
って自身の種類が識別される、被識別機能付き半導体基
板であって、前記第１および第２の主面のうちの少なく
ともいずれか一方には、前記情報に応じて選択的に印が
形成されており、前記印は、前記緩衝体に照射される光
の反射の状態を自身によって部分的に異ならせることに
よって、２値論理に対応する互いに異なる２つの状態を
与え、前記２つの状態の選択的な組み合わせによって前
記情報が与えられる。
板は、第１および第２の主面を有する緩衝体が自身の周
辺に設けられ、集積される半導体素子に応ずる情報によ
って自身の種類が識別される、被識別機能付き半導体基
板であって、前記第１および第２の主面のうちの少なく
ともいずれか一方には、前記情報に応じて選択的に印が
形成されており、前記印は、前記緩衝体に照射される光
の反射の状態を自身によって部分的に異ならせることに
よって、２値論理に対応する互いに異なる２つの状態を
与え、前記２つの状態の選択的な組み合わせによって前
記情報が与えられる。
【０００８】請求項３に記載の被識別機能付き半導体基
板は、請求項１に記載の被識別機能付き半導体基板であ
って、上記印の形成された位置を表す位置目印が形成さ
れている。
板は、請求項１に記載の被識別機能付き半導体基板であ
って、上記印の形成された位置を表す位置目印が形成さ
れている。
【０００９】請求項４に記載の被識別機能付き半導体基
板は、請求項２に記載の被識別機能付き半導体基板であ
って、上記印の形成された位置を表す位置目印が形成さ
れている。
板は、請求項２に記載の被識別機能付き半導体基板であ
って、上記印の形成された位置を表す位置目印が形成さ
れている。
【００１０】請求項５に記載の被識別機能付き半導体基
板は、請求項１または請求項３に記載の被識別機能付き
半導体基板であって、上記印は、上記第１および第２の
主面を貫通する、上記被識別機能付き半導体基板の輪郭
部に形成された切欠である。
板は、請求項１または請求項３に記載の被識別機能付き
半導体基板であって、上記印は、上記第１および第２の
主面を貫通する、上記被識別機能付き半導体基板の輪郭
部に形成された切欠である。
【００１１】請求項６に記載の被識別機能付き半導体基
板は、請求項２または請求項４に記載の被識別機能付き
半導体基板であって、上記印は、上記第１および第２の
主面を貫通する、上記緩衝体の輪郭部に形成された切欠
である。
板は、請求項２または請求項４に記載の被識別機能付き
半導体基板であって、上記印は、上記第１および第２の
主面を貫通する、上記緩衝体の輪郭部に形成された切欠
である。
【００１２】請求項７に記載の被識別機能付き半導体基
板は、請求項１、請求項２、請求項３および請求項４の
いずれか１つに記載の被識別機能付き半導体基板であっ
て、上記印は、上記第１および第２の主面を貫通してい
る孔である。
板は、請求項１、請求項２、請求項３および請求項４の
いずれか１つに記載の被識別機能付き半導体基板であっ
て、上記印は、上記第１および第２の主面を貫通してい
る孔である。
【００１３】請求項８に記載の被識別機能付き半導体基
板は、請求項７に記載の被識別機能付き半導体基板であ
って、上記孔は複数の行および複数の列からなる行列状
に配置されることが可能である。
板は、請求項７に記載の被識別機能付き半導体基板であ
って、上記孔は複数の行および複数の列からなる行列状
に配置されることが可能である。
【００１４】請求項９に記載の被識別機能付き半導体基
板は、請求項１、請求項２、請求項３および請求項４の
いずれか１つに記載の被識別機能付き半導体基板であっ
て、上記印は、上記第１の主面と上記第２の主面とのう
ち、自身が形成されない他方とは隔離された溝である。
板は、請求項１、請求項２、請求項３および請求項４の
いずれか１つに記載の被識別機能付き半導体基板であっ
て、上記印は、上記第１の主面と上記第２の主面とのう
ち、自身が形成されない他方とは隔離された溝である。
【００１５】請求項１０に記載の被識別機能付き半導体
基板は、請求項１、請求項２、請求項３および請求項４
のいずれか１つに記載の被識別機能付き半導体基板であ
って、上記印は印刷された線画である。
基板は、請求項１、請求項２、請求項３および請求項４
のいずれか１つに記載の被識別機能付き半導体基板であ
って、上記印は印刷された線画である。
【００１６】請求項１１に記載の被識別機能付き半導体
基板は、請求項１、請求項２、請求項３および請求項４
のいずれか１つに記載の被識別機能付き半導体基板であ
って、上記印は、自身の周辺よりも突き出ている凸部で
ある。
基板は、請求項１、請求項２、請求項３および請求項４
のいずれか１つに記載の被識別機能付き半導体基板であ
って、上記印は、自身の周辺よりも突き出ている凸部で
ある。
【００１７】請求項１２に記載の被識別機能付き半導体
基板は、請求項１、請求項２、請求項３、請求項４、請
求項５、請求項６、請求項７、請求項９、請求項１０お
よび請求項１１のいずれか１つに記載の被識別機能付き
半導体基板であって、上記情報を表す領域の端部を知ら
せる端部目印の付けられている。
基板は、請求項１、請求項２、請求項３、請求項４、請
求項５、請求項６、請求項７、請求項９、請求項１０お
よび請求項１１のいずれか１つに記載の被識別機能付き
半導体基板であって、上記情報を表す領域の端部を知ら
せる端部目印の付けられている。
【００１８】請求項１３に記載の被識別機能付き半導体
基板は、請求項１２に記載の被識別機能付き半導体基板
であって、上記端部目印は、上記輪郭部における３角形
状の切り込みである。
基板は、請求項１２に記載の被識別機能付き半導体基板
であって、上記端部目印は、上記輪郭部における３角形
状の切り込みである。
【００１９】請求項１４に記載の被識別機能付き半導体
基板は、集積される半導体素子に応ずる情報によって自
身の種類が識別される、被識別機能付き半導体基板であ
って、第１および第２の電極と複数の検出電極とを備
え、前記第１および第２の電極には互いに排他的に、互
いに異なることによって２値論理に対応する第１および
第２の電位が与えられ、前記複数の検出電極はそれぞ
れ、前記第１および第２の電極のうちのいずれか一方
に、前記情報に応じて選択的に接続され、前記複数の検
出電極がそれぞれ与える電位の組み合わせによって前記
情報が与えられる。
基板は、集積される半導体素子に応ずる情報によって自
身の種類が識別される、被識別機能付き半導体基板であ
って、第１および第２の電極と複数の検出電極とを備
え、前記第１および第２の電極には互いに排他的に、互
いに異なることによって２値論理に対応する第１および
第２の電位が与えられ、前記複数の検出電極はそれぞ
れ、前記第１および第２の電極のうちのいずれか一方
に、前記情報に応じて選択的に接続され、前記複数の検
出電極がそれぞれ与える電位の組み合わせによって前記
情報が与えられる。
【００２０】請求項１５に記載の被識別機能付き半導体
基板は、半導体素子が集積される第１の主面と、第２の
主面とを有し、前記半導体素子に応ずる情報によって自
身の種類が識別される、被識別機能付き半導体基板であ
って、前記第２の主面には、前記情報を表す文字が表示
されている。
基板は、半導体素子が集積される第１の主面と、第２の
主面とを有し、前記半導体素子に応ずる情報によって自
身の種類が識別される、被識別機能付き半導体基板であ
って、前記第２の主面には、前記情報を表す文字が表示
されている。
【００２１】請求項１６に記載の被識別機能付き半導体
基板は、集積される半導体素子に応ずる情報によって自
身の種類が識別され、被覆体によって被覆される、被識
別機能付き半導体基板であって、前記被覆体には前記情
報が表示されている。
基板は、集積される半導体素子に応ずる情報によって自
身の種類が識別され、被覆体によって被覆される、被識
別機能付き半導体基板であって、前記被覆体には前記情
報が表示されている。
【００２２】
実施の形態１．本実施の形態においては、輪郭部の切欠
の有無が２値論理に対応し、これによって自身の種類が
識別される半導体基板を開示する。
の有無が２値論理に対応し、これによって自身の種類が
識別される半導体基板を開示する。
【００２３】図１は、本実施の形態に従うベアチップ１
の構造を例示する平面図である。ベアチップ１は、半導
体素子が中央部に集積される表面１ａと、図示されない
裏面とを備えており、長方形状である。ベアチップ１
は、自身の種類に応じて、輪郭部である一辺に切れ目２
が形成されている。
の構造を例示する平面図である。ベアチップ１は、半導
体素子が中央部に集積される表面１ａと、図示されない
裏面とを備えており、長方形状である。ベアチップ１
は、自身の種類に応じて、輪郭部である一辺に切れ目２
が形成されている。
【００２４】切れ目２は矩形状であり、ベアチップ１の
表面１ａから裏面へと貫通している。例えば、切れ目２
が形成されている部分が“１”を、切れ目２が形成され
ていない部分が“０”を表すとみなすことによって、２
値論理が与えられる。すなわち、切れ目２が形成される
べき１箇所において１ビットの情報が与えられる。
表面１ａから裏面へと貫通している。例えば、切れ目２
が形成されている部分が“１”を、切れ目２が形成され
ていない部分が“０”を表すとみなすことによって、２
値論理が与えられる。すなわち、切れ目２が形成される
べき１箇所において１ビットの情報が与えられる。
【００２５】図２、図３においては、切れ目２の有無と
“０”，“１”との対応が例示されている。図２におい
ては“１０１１”が、図３においては“１００１”が、
切れ目２の有る無しによって表現されている。数字０，
１の組み合わせからなる２進数とベアチップ１の型名と
を対応させることによって、ベアチップ１の型名が与え
られる。切れ目２が形成されるべき箇所の数、すなわち
２進数の桁数は、特に４桁に制限されるものではない。
“０”，“１”との対応が例示されている。図２におい
ては“１０１１”が、図３においては“１００１”が、
切れ目２の有る無しによって表現されている。数字０，
１の組み合わせからなる２進数とベアチップ１の型名と
を対応させることによって、ベアチップ１の型名が与え
られる。切れ目２が形成されるべき箇所の数、すなわち
２進数の桁数は、特に４桁に制限されるものではない。
【００２６】型名の識別方法は、例えば以下に説明を行
うようなものとなる。ベアチップ１の上方または下方か
らベアチップ１へと光を照射し、その光が切れ目２によ
って透過されるかあるいはベアチップ１本体によって遮
光されるかを検出することによって、ベアチップ１の型
名が認識される。
うようなものとなる。ベアチップ１の上方または下方か
らベアチップ１へと光を照射し、その光が切れ目２によ
って透過されるかあるいはベアチップ１本体によって遮
光されるかを検出することによって、ベアチップ１の型
名が認識される。
【００２７】切れ目２は、ウェーハをダイシングしてベ
アチップ１を形成する際に用いられる、レーザービーム
またはＧａ+（ガリウムイオン）を用いるＦＩＢ（集束
イオンビーム）によって形成することが可能である。ま
た、ダイシングに用いられるカッタを用いても良い。従
って、特別な装置を用意する必要なしに本実施の形態の
ベアチップ１を得ることが可能である。
アチップ１を形成する際に用いられる、レーザービーム
またはＧａ+（ガリウムイオン）を用いるＦＩＢ（集束
イオンビーム）によって形成することが可能である。ま
た、ダイシングに用いられるカッタを用いても良い。従
って、特別な装置を用意する必要なしに本実施の形態の
ベアチップ１を得ることが可能である。
【００２８】本実施の形態においては、ベアチップ１の
輪郭部に切れ目２を形成し、光を照射および検出するこ
とによって、容易にベアチップ１の型名を識別すること
が可能となる。本実施の形態においては、ベアチップ１
の一辺に切れ目２を形成する場合について説明を行った
が、複数の辺に切れ目２を形成しても本実施の形態の効
果を得ることは可能である。
輪郭部に切れ目２を形成し、光を照射および検出するこ
とによって、容易にベアチップ１の型名を識別すること
が可能となる。本実施の形態においては、ベアチップ１
の一辺に切れ目２を形成する場合について説明を行った
が、複数の辺に切れ目２を形成しても本実施の形態の効
果を得ることは可能である。
【００２９】実施の形態２．本実施の形態においては、
孔の有無が２値論理に対応し、これによって自身の種類
が識別される半導体基板を開示する。
孔の有無が２値論理に対応し、これによって自身の種類
が識別される半導体基板を開示する。
【００３０】図４は、穴３が自身の周辺部に形成された
ベアチップ１の構造を例示する平面図である。穴３は、
実施の形態１の切れ目２と同様に、ベアチップ１の表面
１ａから裏面へと貫通しており、それぞれが１ビットの
情報を与える。従って、穴３を用いることによってベア
チップ１の型名を識別することは可能である。
ベアチップ１の構造を例示する平面図である。穴３は、
実施の形態１の切れ目２と同様に、ベアチップ１の表面
１ａから裏面へと貫通しており、それぞれが１ビットの
情報を与える。従って、穴３を用いることによってベア
チップ１の型名を識別することは可能である。
【００３１】穴３の利点としては、以下に記載するもの
が挙げられる。実施の形態１においては、切れ目２はベ
アチップ１の輪郭部にのみ形成された。従って、ベアチ
ップ１の型名は２進数でしか表せなかった。これに対し
て、本実施の形態においては図４に示されるように、穴
３をベアチップ１にＮ行×Ｍ列（Ｎ，Ｍは任意の自然
数）に形成することが可能である。従って、図５に示さ
れるように例えば穴３が形成される箇所を４列とするこ
とによって、１６進数で型名を表すことが可能となる。
が挙げられる。実施の形態１においては、切れ目２はベ
アチップ１の輪郭部にのみ形成された。従って、ベアチ
ップ１の型名は２進数でしか表せなかった。これに対し
て、本実施の形態においては図４に示されるように、穴
３をベアチップ１にＮ行×Ｍ列（Ｎ，Ｍは任意の自然
数）に形成することが可能である。従って、図５に示さ
れるように例えば穴３が形成される箇所を４列とするこ
とによって、１６進数で型名を表すことが可能となる。
【００３２】同図の上部から下部へと向かう向きＡ、お
よびこれに直交しつつ同図左部から右部へと向かう向き
Ｂにそれぞれ沿って、行および列が順に配列されている
とする。それぞれの行は１つのかたまりとなって１６進
数の１つの数字に対応する。穴３が、（１，１），
（１，２），（１，３），（１，４），（２，４），
（３，２），（３，３），（３，４），（４，３）に形
成されているので、このベアチップ１の型名は“Ｆ１７
２”となる。もちろん、本実施の形態は１６進数のみに
限られるものではなく、８進数、３２進数等の数字でベ
アチップ１の型名を表しても良い。
よびこれに直交しつつ同図左部から右部へと向かう向き
Ｂにそれぞれ沿って、行および列が順に配列されている
とする。それぞれの行は１つのかたまりとなって１６進
数の１つの数字に対応する。穴３が、（１，１），
（１，２），（１，３），（１，４），（２，４），
（３，２），（３，３），（３，４），（４，３）に形
成されているので、このベアチップ１の型名は“Ｆ１７
２”となる。もちろん、本実施の形態は１６進数のみに
限られるものではなく、８進数、３２進数等の数字でベ
アチップ１の型名を表しても良い。
【００３３】ベアチップに様々な種類がある場合には、
実施の形態１においては何行にも亘って切れ目２を形成
せねばならなかった。しかし、本実施の形態において
は、１つの数字を表す１かたまりの集団（上述の説明に
おいては１行がこれに相当する）の有する情報量は、実
施の形態１よりも多くなる。従って、ある情報量を表す
ために要する領域の広がりは小さくなるので、光を照射
および検出する領域はコンパクトでよい。
実施の形態１においては何行にも亘って切れ目２を形成
せねばならなかった。しかし、本実施の形態において
は、１つの数字を表す１かたまりの集団（上述の説明に
おいては１行がこれに相当する）の有する情報量は、実
施の形態１よりも多くなる。従って、ある情報量を表す
ために要する領域の広がりは小さくなるので、光を照射
および検出する領域はコンパクトでよい。
【００３４】また、実施の形態１においては、ベアチッ
プ１の輪郭部に切れ目２が形成される。ベアチップ１に
何らかの衝撃が加わるときには、輪郭部には欠け等が生
じ易い。この場合には、ベアチップ１の種類を知ること
は不可能となる。しかし、本実施の形態においては、穴
３は輪郭部には形成されないので、ベアチップ１の種類
を安定して知ることが可能となる。
プ１の輪郭部に切れ目２が形成される。ベアチップ１に
何らかの衝撃が加わるときには、輪郭部には欠け等が生
じ易い。この場合には、ベアチップ１の種類を知ること
は不可能となる。しかし、本実施の形態においては、穴
３は輪郭部には形成されないので、ベアチップ１の種類
を安定して知ることが可能となる。
【００３５】実施の形態３．図６は、本実施の形態に従
うベアチップ１の構造を例示する平面図である。ベアチ
ップ１の表面１ａのうち、半導体素子が集積されない周
辺部分には線５が印刷されている。線５にあたる光と、
線５の形成されない部分にあたる光とは、その反射率が
異なる。これを利用して、実施の形態１の切れ目２と同
様に、線５の有無によって１ビットの情報を与えること
が可能となる。
うベアチップ１の構造を例示する平面図である。ベアチ
ップ１の表面１ａのうち、半導体素子が集積されない周
辺部分には線５が印刷されている。線５にあたる光と、
線５の形成されない部分にあたる光とは、その反射率が
異なる。これを利用して、実施の形態１の切れ目２と同
様に、線５の有無によって１ビットの情報を与えること
が可能となる。
【００３６】もちろん、ベアチップ１の裏面に、線５と
同様の線７を印刷しても良い。図７は、裏面１ｂに線７
が印刷されたベアチップ１の構造を例示する平面図であ
る。表面１ａに線５が印刷される場合にはその部分に半
導体素子を形成することは不可能となるが、線７が裏面
１ｂに印刷される場合には半導体素子が形成される場所
は制約されない。従って、ベアチップ１を有効に利用す
ることが可能となる。
同様の線７を印刷しても良い。図７は、裏面１ｂに線７
が印刷されたベアチップ１の構造を例示する平面図であ
る。表面１ａに線５が印刷される場合にはその部分に半
導体素子を形成することは不可能となるが、線７が裏面
１ｂに印刷される場合には半導体素子が形成される場所
は制約されない。従って、ベアチップ１を有効に利用す
ることが可能となる。
【００３７】また、実施の形態２の穴３と同様に、線５
または線７を行列状に配置することも可能である。
または線７を行列状に配置することも可能である。
【００３８】実施の形態４．図８は、裏面１ｂに型名８
そのものが印字されたベアチップ１の構造を例示する平
面図である。裏面１ｂにはトランジスタ等の半導体素子
が形成されていないため、型名８を印字する位置はどこ
でも良い。従って、型名８を表示する場所がベアチップ
１に対して将来規格化された場合にも、好適に対処する
ことが可能となる。
そのものが印字されたベアチップ１の構造を例示する平
面図である。裏面１ｂにはトランジスタ等の半導体素子
が形成されていないため、型名８を印字する位置はどこ
でも良い。従って、型名８を表示する場所がベアチップ
１に対して将来規格化された場合にも、好適に対処する
ことが可能となる。
【００３９】また、型名８が直接印字されるので、目視
によってすぐさまベアチップ１の種類を知ることが可能
となる。
によってすぐさまベアチップ１の種類を知ることが可能
となる。
【００４０】実施の形態５．ベアチップ１のある一辺に
型名を示す情報が記されている場合、その一辺をすぐに
判別することによって迅速にベアチップ１の型名が識別
される。本実施の形態においては、情報の記された領域
を示すベアチップ１の構造を開示する。
型名を示す情報が記されている場合、その一辺をすぐに
判別することによって迅速にベアチップ１の型名が識別
される。本実施の形態においては、情報の記された領域
を示すベアチップ１の構造を開示する。
【００４１】図９は、欠落部９の形成されたベアチップ
１の構造を例示する平面図である。欠落部９は、ベアチ
ップ１のコーナーを切り落とすことによって形成された
ものである。
１の構造を例示する平面図である。欠落部９は、ベアチ
ップ１のコーナーを切り落とすことによって形成された
ものである。
【００４２】例えば、同図に示されるように、切れ目２
が形成された１辺の、同図における上側の端部にあたる
コーナーを切り落として欠落部９を得ると取り決める。
この取り決めによって、欠落部９は、実施の形態１にお
いて切れ目２が形成された一辺を示すことになり、欠落
部９の下方の一辺においてベアチップ１の型名が与えら
れるという認識が得られる。
が形成された１辺の、同図における上側の端部にあたる
コーナーを切り落として欠落部９を得ると取り決める。
この取り決めによって、欠落部９は、実施の形態１にお
いて切れ目２が形成された一辺を示すことになり、欠落
部９の下方の一辺においてベアチップ１の型名が与えら
れるという認識が得られる。
【００４３】一方、図１０に示されるように、切れ目２
の形成された一辺の両端部を切り落として２つの欠落部
９を得ても良い。欠落部９同士によって挟まれた一辺は
画一的に定まるので、認識する主体が誤りを起こす余地
を回避できる。さらに、図１１に示されるように、欠落
部９の形成されないコーナーによって一辺を示しても良
い。同図においては、３カ所のコーナーに欠落部９が形
成されており、欠落部９の形成されていない唯一のコー
ナーの下方に切れ目２が形成されている。
の形成された一辺の両端部を切り落として２つの欠落部
９を得ても良い。欠落部９同士によって挟まれた一辺は
画一的に定まるので、認識する主体が誤りを起こす余地
を回避できる。さらに、図１１に示されるように、欠落
部９の形成されないコーナーによって一辺を示しても良
い。同図においては、３カ所のコーナーに欠落部９が形
成されており、欠落部９の形成されていない唯一のコー
ナーの下方に切れ目２が形成されている。
【００４４】実施の形態６．実施の形態１に従うベアチ
ップ１においては、切れ目２の有無によって型名が与え
られる。従って、図１２に示されるベアチップ１が、例
えば“０１１”という情報を表すものであるか、あるい
は“１１０”という情報を表すものであるか曖昧である
という問題が生ずる。また、“０１１０”とも読み取れ
るように、その情報が何ビットであるか曖昧であるとい
うことも問題である。
ップ１においては、切れ目２の有無によって型名が与え
られる。従って、図１２に示されるベアチップ１が、例
えば“０１１”という情報を表すものであるか、あるい
は“１１０”という情報を表すものであるか曖昧である
という問題が生ずる。また、“０１１０”とも読み取れ
るように、その情報が何ビットであるか曖昧であるとい
うことも問題である。
【００４５】そこで、本実施の形態においては、型名を
表示している領域の端部を明確に示す目印が付されたベ
アチップ１の構造を開示する。
表示している領域の端部を明確に示す目印が付されたベ
アチップ１の構造を開示する。
【００４６】図１３は、切れ目１０の形成されたベアチ
ップ１の構造を例示する平面図である。ベアチップ１
は、切れ目２が形成されることによって型名を与える表
示部分Ｐを有する。表示部分Ｐは、ベアチップ１の輪郭
部に存在する。この表示部分Ｐの、切れ目２の形成され
た一辺における両端部を、切れ目２と同様に矩形状であ
り切れ目２とは幅の異なる切れ目１０によって挟み込
む。同図においては、切れ目１０の幅を切れ目２の幅よ
りも太くすることによって、切れ目１０と切れ目２とを
判別することが可能となっている。この切れ目１０によ
って、表示部分Ｐを明確に認識することが可能となる。
ップ１の構造を例示する平面図である。ベアチップ１
は、切れ目２が形成されることによって型名を与える表
示部分Ｐを有する。表示部分Ｐは、ベアチップ１の輪郭
部に存在する。この表示部分Ｐの、切れ目２の形成され
た一辺における両端部を、切れ目２と同様に矩形状であ
り切れ目２とは幅の異なる切れ目１０によって挟み込
む。同図においては、切れ目１０の幅を切れ目２の幅よ
りも太くすることによって、切れ目１０と切れ目２とを
判別することが可能となっている。この切れ目１０によ
って、表示部分Ｐを明確に認識することが可能となる。
【００４７】例えばベアチップの種類が増えることによ
って型名をより多ビットにて表さなければならなくなっ
たときにも、切れ目１０を形成するという方法によって
対応することは可能である。
って型名をより多ビットにて表さなければならなくなっ
たときにも、切れ目１０を形成するという方法によって
対応することは可能である。
【００４８】切れ目２、穴３、線５、溝１４または突起
１６の形状または大きさを、これらからなる集合の端部
において変えることによって、切れ目１０と同じ効果を
得ることも可能である。
１６の形状または大きさを、これらからなる集合の端部
において変えることによって、切れ目１０と同じ効果を
得ることも可能である。
【００４９】また、矩形状の切れ目１０を、ベアチップ
１の輪郭線に対して互いに鋭角に切込まれることによっ
て形成された切れ目である三角形状の切れ目１１に置き
換えても良い。図１４は、切れ目１１の形成されたベア
チップ１の構造を例示する平面図である。三角形状の切
れ目３を形成する利点とは、これを形成するときの手間
を省くことが可能であるということである。この理由に
ついて以下に説明を行う。
１の輪郭線に対して互いに鋭角に切込まれることによっ
て形成された切れ目である三角形状の切れ目１１に置き
換えても良い。図１４は、切れ目１１の形成されたベア
チップ１の構造を例示する平面図である。三角形状の切
れ目３を形成する利点とは、これを形成するときの手間
を省くことが可能であるということである。この理由に
ついて以下に説明を行う。
【００５０】矩形状の切れ目１０を形成するときには幅
を太くするために、切れ目２を形成するのとは異なる幅
のカッタの幅を使用する、または切れ目２を形成するカ
ッタを用いて切れ目を重ねることによって太い切れ目を
形成する必要がある。従って、加工に時間と手間がかか
るという問題がある。
を太くするために、切れ目２を形成するのとは異なる幅
のカッタの幅を使用する、または切れ目２を形成するカ
ッタを用いて切れ目を重ねることによって太い切れ目を
形成する必要がある。従って、加工に時間と手間がかか
るという問題がある。
【００５１】これに対し、一辺に対して２カ所から斜め
にカッタを入れることによって、三角形状の切れ目１１
を形成することが可能である。従って、切れ目２を形成
するためのカッタを用いて切れ目１１をも形成すること
が可能であるので、加工の手間が省ける。
にカッタを入れることによって、三角形状の切れ目１１
を形成することが可能である。従って、切れ目２を形成
するためのカッタを用いて切れ目１１をも形成すること
が可能であるので、加工の手間が省ける。
【００５２】図１５は、切れ目１１の代わりに、半円状
の切れ目１２が形成されたベアチップ１の構造を例示す
る平面図である。切れ目１１は三角形の角の部分が欠け
易いので、これを回避するために半円状の切れ目１２が
形成されたものである。切れ目１２は、ベアチップ１を
構成するシリコンをヤスリ等を用いて削ることによって
形成することが可能である。
の切れ目１２が形成されたベアチップ１の構造を例示す
る平面図である。切れ目１１は三角形の角の部分が欠け
易いので、これを回避するために半円状の切れ目１２が
形成されたものである。切れ目１２は、ベアチップ１を
構成するシリコンをヤスリ等を用いて削ることによって
形成することが可能である。
【００５３】実施の形態７．図１６は、本実施の形態に
従う溝１４が表面１ａに形成されたベアチップ１の構造
を例示する平面図である。図１７は、図１６のXVII-XVI
I断面図である。溝１４は、実施の形態１の切れ目２と
は異なり、裏面にまでは達しない。従って、エッチング
加工によって容易に溝１４を形成することが可能であ
り、半導体素子をベアチップ１上に形成する工程に含ま
れるエッチング加工の際に同時に溝１４をも形成するこ
とが可能である。従って、実施の形態１の切れ目２を形
成する場合よりも簡易に溝１４を形成できる。
従う溝１４が表面１ａに形成されたベアチップ１の構造
を例示する平面図である。図１７は、図１６のXVII-XVI
I断面図である。溝１４は、実施の形態１の切れ目２と
は異なり、裏面にまでは達しない。従って、エッチング
加工によって容易に溝１４を形成することが可能であ
り、半導体素子をベアチップ１上に形成する工程に含ま
れるエッチング加工の際に同時に溝１４をも形成するこ
とが可能である。従って、実施の形態１の切れ目２を形
成する場合よりも簡易に溝１４を形成できる。
【００５４】ベアチップ１の表面１ａへと光を照射して
表面１ａのうち溝１４の部分と溝１４の形成されていな
い部分との光の反射時間の差を計測する、または容量セ
ンサによって溝の深さを計測するといった方法で、溝１
４の有無が検出される。溝１４の有無に応じてベアチッ
プ１の型名が識別される。
表面１ａのうち溝１４の部分と溝１４の形成されていな
い部分との光の反射時間の差を計測する、または容量セ
ンサによって溝の深さを計測するといった方法で、溝１
４の有無が検出される。溝１４の有無に応じてベアチッ
プ１の型名が識別される。
【００５５】図１８は、裏面１ｂに溝１５が形成された
ベアチップ１の構造を例示する平面図である。図１９
は、図１８のXIX-XIX断面図である。溝１５は溝１４と
同様に、表面１ａにまでは達しない。実施の形態２にお
いては、穴３はベアチップ１を貫通しているので、表面
１ａに集積される半導体素子を避けて穴３を形成せねば
ならないという制約がある。しかし、溝１５はベアチッ
プ１を貫通せず、またベアチップ１の裏面１ｂにはトラ
ンジスタ等の半導体素子が形成されないので、溝１５は
裏面１ｂの任意の位置に形成され得る。
ベアチップ１の構造を例示する平面図である。図１９
は、図１８のXIX-XIX断面図である。溝１５は溝１４と
同様に、表面１ａにまでは達しない。実施の形態２にお
いては、穴３はベアチップ１を貫通しているので、表面
１ａに集積される半導体素子を避けて穴３を形成せねば
ならないという制約がある。しかし、溝１５はベアチッ
プ１を貫通せず、またベアチップ１の裏面１ｂにはトラ
ンジスタ等の半導体素子が形成されないので、溝１５は
裏面１ｂの任意の位置に形成され得る。
【００５６】実施の形態８．図２０は、本実施の形態に
従うベアチップ１の構造を例示する平面図である。図２
１は、図２０のXXI-XXI断面図である。本実施の形態の
ベアチップ１においては、実施の形態７の、自身の周辺
よりも窪んでいる溝１４、溝１５の代わりに、自身の周
辺よりも突き出ている突起１６が表面１ａに形成されて
いる。
従うベアチップ１の構造を例示する平面図である。図２
１は、図２０のXXI-XXI断面図である。本実施の形態の
ベアチップ１においては、実施の形態７の、自身の周辺
よりも窪んでいる溝１４、溝１５の代わりに、自身の周
辺よりも突き出ている突起１６が表面１ａに形成されて
いる。
【００５７】溝１４、溝１５の検出と同様に、表面１ａ
のうち突起１６と突起１６の形成されていない部分との
光の反射時間の差を計測する、または容量センサによっ
て突起１６の高さを計測することによって、突起１６の
有無が検出される。
のうち突起１６と突起１６の形成されていない部分との
光の反射時間の差を計測する、または容量センサによっ
て突起１６の高さを計測することによって、突起１６の
有無が検出される。
【００５８】突起１６は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏ
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術で用いられる、半田
等からなる電極をベアチップ１の表面１ａに印刷等によ
って形成することによって得られる。従って、半導体素
子を形成する際に同時に突起１６が形成されるので、本
実施の形態の構造を得ることは簡易である。
ｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術で用いられる、半田
等からなる電極をベアチップ１の表面１ａに印刷等によ
って形成することによって得られる。従って、半導体素
子を形成する際に同時に突起１６が形成されるので、本
実施の形態の構造を得ることは簡易である。
【００５９】実施の形態９．図２２は、本実施の形態の
ベアチップ１の構造を例示する平面図である。ベアチッ
プ１は、半導体素子の集積されている表面１ａは露出さ
れつつ樹脂１７によって取り囲まれている。樹脂１７に
は、実施の形態１のと同様に、型名識別のための切れ目
２が形成されている。
ベアチップ１の構造を例示する平面図である。ベアチッ
プ１は、半導体素子の集積されている表面１ａは露出さ
れつつ樹脂１７によって取り囲まれている。樹脂１７に
は、実施の形態１のと同様に、型名識別のための切れ目
２が形成されている。
【００６０】本実施の形態においては、樹脂１７に型名
を識別するための処理を施すので、ベアチップ１に識別
のための処理を施す際に衝撃が与えられることを回避す
ることが可能となる。また、搬送時等に生じる衝撃を樹
脂１７によって吸収し、ベアチップ１を保護することも
可能である。
を識別するための処理を施すので、ベアチップ１に識別
のための処理を施す際に衝撃が与えられることを回避す
ることが可能となる。また、搬送時等に生じる衝撃を樹
脂１７によって吸収し、ベアチップ１を保護することも
可能である。
【００６１】もちろん、実施の形態１の切れ目２のみな
らず、他の実施の形態についても同様に、樹脂１７を用
いてこれに型名識別のための処理を施すことが可能であ
る。図２３は穴３の形成された、図２４は線５の形成さ
れた、図２５は欠落部９の形成された、図２６は切れ目
２，１１の形成された、図２７は溝１４の形成された、
図２８は突起１６の形成された樹脂１７の構造をそれぞ
れ示す平面図である。
らず、他の実施の形態についても同様に、樹脂１７を用
いてこれに型名識別のための処理を施すことが可能であ
る。図２３は穴３の形成された、図２４は線５の形成さ
れた、図２５は欠落部９の形成された、図２６は切れ目
２，１１の形成された、図２７は溝１４の形成された、
図２８は突起１６の形成された樹脂１７の構造をそれぞ
れ示す平面図である。
【００６２】実施の形態１０．図２９は、本実施の形態
のベアチップ１の構造を例示する平面図である。ベアチ
ップ１の表面１ａ上には、検出用電極パッド１９ａ〜１
９ｄと基準電位用電極パッド１９ｅ，１９ｆとが設けら
れている。基準電位用電極パッド１９ｅ，１９ｆのうち
のいずれか一方に検出用電極パッド１９ａ〜１９ｄをそ
れぞれ選択的に接続することによって、ベアチップ１の
型名を識別することが可能になる。このことを以下に説
明する。
のベアチップ１の構造を例示する平面図である。ベアチ
ップ１の表面１ａ上には、検出用電極パッド１９ａ〜１
９ｄと基準電位用電極パッド１９ｅ，１９ｆとが設けら
れている。基準電位用電極パッド１９ｅ，１９ｆのうち
のいずれか一方に検出用電極パッド１９ａ〜１９ｄをそ
れぞれ選択的に接続することによって、ベアチップ１の
型名を識別することが可能になる。このことを以下に説
明する。
【００６３】図２９においては、検出用電極パッド１９
ａ，１９ｃは基準電位用電極パッド１９ｅに、検出用電
極パッド１９ｂ，１９ｄは基準電位用電極パッド１９ｆ
に、それぞれ接続されている。接続は、アルミ配線２０
ａ，２０ｂによってそれぞれなされている。
ａ，１９ｃは基準電位用電極パッド１９ｅに、検出用電
極パッド１９ｂ，１９ｄは基準電位用電極パッド１９ｆ
に、それぞれ接続されている。接続は、アルミ配線２０
ａ，２０ｂによってそれぞれなされている。
【００６４】基準電位用電極パッド１９ｅ，１９ｆには
それぞれ、２値論理に対応する、互いに異なる電位が接
触子２１ｅ，２１ｆによって与えられる。例えば、基準
電位用電極パッド１９ｅには“１”を表す電位が与えら
れ、基準電位用電極パッド１９ｆには２値論理の“０”
を表す電位が与えられているとする。
それぞれ、２値論理に対応する、互いに異なる電位が接
触子２１ｅ，２１ｆによって与えられる。例えば、基準
電位用電極パッド１９ｅには“１”を表す電位が与えら
れ、基準電位用電極パッド１９ｆには２値論理の“０”
を表す電位が与えられているとする。
【００６５】このとき上述の接続によって、検出用電極
パッド１９ａ，１９ｃの電位は“１”を表し、検出用電
極パッド１９ｂ，１９ｄの電位は“０”を表す。従っ
て、接触子２１ａ〜２１ｄによって検出用電極パッド１
９ａ〜１９ｄの電位をそれぞれ検出することによって、
情報“１０１０”が得られる。
パッド１９ａ，１９ｃの電位は“１”を表し、検出用電
極パッド１９ｂ，１９ｄの電位は“０”を表す。従っ
て、接触子２１ａ〜２１ｄによって検出用電極パッド１
９ａ〜１９ｄの電位をそれぞれ検出することによって、
情報“１０１０”が得られる。
【００６６】アルミ配線２０ａ，２０ｂによる接続の状
態を変更することによって、“０００１”，“１００
１”等の４桁の任意の情報を、検出用電極パッド１９ａ
〜１９ｄによって与えることが可能となる。換言する
と、ベアチップ１の型名に応じて検出用電極パッド１９
ａ〜１９ｄを基準電位用電極パッド１９ｅ，１９ｆに選
択的に接続することによって、型名を表す２進数の情報
がベアチップ１において得られる。
態を変更することによって、“０００１”，“１００
１”等の４桁の任意の情報を、検出用電極パッド１９ａ
〜１９ｄによって与えることが可能となる。換言する
と、ベアチップ１の型名に応じて検出用電極パッド１９
ａ〜１９ｄを基準電位用電極パッド１９ｅ，１９ｆに選
択的に接続することによって、型名を表す２進数の情報
がベアチップ１において得られる。
【００６７】検出用電極パッド１９ａ〜１９ｄおよび基
準電位用電極パッド１９ｅ，１９ｆならびにアルミ配線
２０ａ，２０ｂの形成は、表面１ａに半導体素子を集積
する際に同時に行なえる。従って、これらの構造を得る
ために特別な工程を付加する必要がないので、簡易にベ
アチップ１の種類を識別することが可能となる。
準電位用電極パッド１９ｅ，１９ｆならびにアルミ配線
２０ａ，２０ｂの形成は、表面１ａに半導体素子を集積
する際に同時に行なえる。従って、これらの構造を得る
ために特別な工程を付加する必要がないので、簡易にベ
アチップ１の種類を識別することが可能となる。
【００６８】検出用電極パッドの個数は、以上の説明に
おいては４個であるが、これに限られるものではない。
ベアチップの種類の数に応じて適切な個数の検出用電極
パッドをベアチップ１上に形成することが望ましい。
おいては４個であるが、これに限られるものではない。
ベアチップの種類の数に応じて適切な個数の検出用電極
パッドをベアチップ１上に形成することが望ましい。
【００６９】また、本実施の形態は、ベアチップ１へと
分割される前のウェーハに対しても有効である。
分割される前のウェーハに対しても有効である。
【００７０】実施の形態１１．図３０は、本実施の形態
に従うラミネート２２の構造を例示する平面図である。
図３１は、図３０のXXXI-XXXI断面図である。ベアチッ
プ１は、袋状のラミネート２２によって梱包されてい
る。ラミネート２２の表面には、内部のベアチップ１の
種類を表す型名８が印刷されている。
に従うラミネート２２の構造を例示する平面図である。
図３１は、図３０のXXXI-XXXI断面図である。ベアチッ
プ１は、袋状のラミネート２２によって梱包されてい
る。ラミネート２２の表面には、内部のベアチップ１の
種類を表す型名８が印刷されている。
【００７１】本実施の形態においては型名を識別するた
めに、ベアチップ１ではなく、ラミネート２２を加工す
る。これによって、ベアチップ１を加工する際に加えら
れるベアチップ１への衝撃を回避することが可能とな
る。また、ラミネート２２によって、ベアチップ１を搬
送するときなどに生じる衝撃からベアチップ１を保護す
ることも可能となる。また、本実施の形態はウェーハに
対しても適用できる。
めに、ベアチップ１ではなく、ラミネート２２を加工す
る。これによって、ベアチップ１を加工する際に加えら
れるベアチップ１への衝撃を回避することが可能とな
る。また、ラミネート２２によって、ベアチップ１を搬
送するときなどに生じる衝撃からベアチップ１を保護す
ることも可能となる。また、本実施の形態はウェーハに
対しても適用できる。
【００７２】実施の形態１２．図３２は、本実施の形態
に従うベアチップ１の構造を例示する平面図である。ベ
アチップ１の型名をバーコードで表現できる場合には、
上述の切れ目２および線５の形状を、同図に示されるよ
うにバーコードの形状とする。すなわち、切れ目２およ
び線５の太さおよび長さを、バーコードの規格と一致さ
せる。実施の形態１１のラミネート２２上にバーコード
を印刷しても良い。これによって、既存のバーコードの
仕様をそのまま利用できるという利便性が得られる。
に従うベアチップ１の構造を例示する平面図である。ベ
アチップ１の型名をバーコードで表現できる場合には、
上述の切れ目２および線５の形状を、同図に示されるよ
うにバーコードの形状とする。すなわち、切れ目２およ
び線５の太さおよび長さを、バーコードの規格と一致さ
せる。実施の形態１１のラミネート２２上にバーコード
を印刷しても良い。これによって、既存のバーコードの
仕様をそのまま利用できるという利便性が得られる。
【００７３】
【発明の効果】請求項１および請求項２に記載の構成に
よると、２つの状態が２値論理に対応し、これからなる
組み合わせと種類とを対応させることによって半導体基
板の種類が識別される。従って、半導体基板に種々の文
字を印字する必要がなくなり、代わりに２つの状態の組
み合わせを半導体基板または緩衝体よって与えさせれば
良いので、種類を識別するための手間が省かれる。
よると、２つの状態が２値論理に対応し、これからなる
組み合わせと種類とを対応させることによって半導体基
板の種類が識別される。従って、半導体基板に種々の文
字を印字する必要がなくなり、代わりに２つの状態の組
み合わせを半導体基板または緩衝体よって与えさせれば
良いので、種類を識別するための手間が省かれる。
【００７４】また、光を照射する手段と光の反射の状態
を検出する手段とを用意すれば良いので、簡易に半導体
基板の種類を識別することが簡易である。
を検出する手段とを用意すれば良いので、簡易に半導体
基板の種類を識別することが簡易である。
【００７５】請求項２および請求項１６に記載の構成に
よると、緩衝体または被覆体によって半導体基板の種類
を識別することが可能となる。これによって、半導体基
板に直接手を加える必要がなくなるので、半導体素子を
形成する際の面積的および位置的な制約が半導体基板か
ら取り除かれる。また、半導体基板が搬送時に傷つけら
れることを緩衝体または被覆体によって回避することが
可能となる。
よると、緩衝体または被覆体によって半導体基板の種類
を識別することが可能となる。これによって、半導体基
板に直接手を加える必要がなくなるので、半導体素子を
形成する際の面積的および位置的な制約が半導体基板か
ら取り除かれる。また、半導体基板が搬送時に傷つけら
れることを緩衝体または被覆体によって回避することが
可能となる。
【００７６】請求項３および請求項４に記載の構成によ
ると、迅速に半導体基板の種類を知ることが可能とな
る。
ると、迅速に半導体基板の種類を知ることが可能とな
る。
【００７７】請求項５、請求項６、請求項７、請求項
９、請求項１０および請求項１１に記載の構成による
と、切欠、孔、溝、線画または凸部のあるなしによって
２値論理が与えられるので、簡易に半導体基板の種類を
識別することが可能である。
９、請求項１０および請求項１１に記載の構成による
と、切欠、孔、溝、線画または凸部のあるなしによって
２値論理が与えられるので、簡易に半導体基板の種類を
識別することが可能である。
【００７８】請求項８に記載の構成によると、多ビット
にて半導体基板の種類を表すときに孔を行列状に配置す
ることによって、半導体基板の種類を表す領域はコンパ
クトになる。これによって例えば、光を照射する手段の
照射範囲と光を検出する手段の検出範囲ともコンパクト
になる。
にて半導体基板の種類を表すときに孔を行列状に配置す
ることによって、半導体基板の種類を表す領域はコンパ
クトになる。これによって例えば、光を照射する手段の
照射範囲と光を検出する手段の検出範囲ともコンパクト
になる。
【００７９】請求項９、請求項１０および請求項１１に
記載であり特に請求項１にも記載の、ならびに請求項１
５に記載の構成によると、第２の主面に溝、線画、凸部
または文字が形成された場合には、半導体素子が集積さ
れる第１の主面には何らの影響も与えられない。これに
よって、半導体素子を形成するための面積的および位置
的な制約が第１の主面には加えられない。さらに、第２
の主面の任意の位置に形成された印に対応することが可
能であるので、印の位置の標準化に容易に対応すること
が可能である。
記載であり特に請求項１にも記載の、ならびに請求項１
５に記載の構成によると、第２の主面に溝、線画、凸部
または文字が形成された場合には、半導体素子が集積さ
れる第１の主面には何らの影響も与えられない。これに
よって、半導体素子を形成するための面積的および位置
的な制約が第１の主面には加えられない。さらに、第２
の主面の任意の位置に形成された印に対応することが可
能であるので、印の位置の標準化に容易に対応すること
が可能である。
【００８０】請求項１２に記載の構成によると、切欠、
孔、溝、線画または凸部の形状または大きさを変えるこ
とによって、情報の記された領域の端部を知ることが可
能となる。これによって、迅速に半導体基板の種類を知
ることが可能となる。
孔、溝、線画または凸部の形状または大きさを変えるこ
とによって、情報の記された領域の端部を知ることが可
能となる。これによって、迅速に半導体基板の種類を知
ることが可能となる。
【００８１】請求項１３に記載の構成によると、端部目
印を形成するカッタの幅等に制限が加えられないので、
カッタを交換する等の手間が省かれる。
印を形成するカッタの幅等に制限が加えられないので、
カッタを交換する等の手間が省かれる。
【００８２】請求項１４に記載の構成によると、半導体
基板に半導体素子を集積する工程において、電極および
これらを接続する配線を同時に行うことが可能である。
従って、識別のための工程が簡易となり、容易に本発明
の半導体基板が得られる。
基板に半導体素子を集積する工程において、電極および
これらを接続する配線を同時に行うことが可能である。
従って、識別のための工程が簡易となり、容易に本発明
の半導体基板が得られる。
【図１】 実施の形態１の構造を例示する平面図であ
る。
る。
【図２】 実施の形態１の構造と型名との対応の一例を
示す模式図である。
示す模式図である。
【図３】 実施の形態１の構造と型名との対応の他例を
示す模式図である。
示す模式図である。
【図４】 実施の形態２の構造を例示する平面図であ
る。
る。
【図５】 実施の形態２の構造と型名との対応を例示す
る模式図である。
る模式図である。
【図６】 実施の形態３の構造の一例を示す平面図であ
る。
る。
【図７】 実施の形態３の構造の他例を示す平面図であ
る。
る。
【図８】 実施の形態４の構造を例示する平面図であ
る。
る。
【図９】 実施の形態５の構造の第１の例を示す平面図
である。
である。
【図１０】 実施の形態５の構造の第２の例を示す平面
図である。
図である。
【図１１】 実施の形態５の構造の第３の例を示す平面
図である。
図である。
【図１２】 実施の形態１の構造と型名との対応を例示
する模式図である。
する模式図である。
【図１３】 実施の形態６の構造の第１の例を示す平面
図である。
図である。
【図１４】 実施の形態６の構造の第２の例を示す平面
図である。
図である。
【図１５】 実施の形態６の構造の第３の例を示す平面
図である。
図である。
【図１６】 実施の形態７の構造の一例を示す平面図で
ある。
ある。
【図１７】 図１６のXVII-XVII断面図である。
【図１８】 実施の形態７の構造の他例を示す平面図で
ある。
ある。
【図１９】 図１８のXIX-XIX断面図である。
【図２０】 実施の形態８の構造を例示する平面図であ
る。
る。
【図２１】 図２０のXXI-XXI断面図である。
【図２２】 実施の形態９の構造の第１の例を示す平面
図である。
図である。
【図２３】 実施の形態９の構造の第２の例を示す平面
図である。
図である。
【図２４】 実施の形態９の構造の第３の例を示す平面
図である。
図である。
【図２５】 実施の形態９の構造の第４の例を示す平面
図である。
図である。
【図２６】 実施の形態９の構造の第５の例を示す平面
図である。
図である。
【図２７】 実施の形態９の構造の第６の例を示す平面
図である。
図である。
【図２８】 実施の形態９の構造の第７の例を示す平面
図である。
図である。
【図２９】 実施の形態１０の構造を例示する平面図で
ある。
ある。
【図３０】 実施の形態１１の構造を例示する平面図で
ある。
ある。
【図３１】 図３０のXXXI-XXXI断面図である。
【図３２】 実施の形態１２の構造を例示する平面図で
ある。
ある。
【図３３】 従来技術によるベアチップ１を示す平面図
である。
である。
１ ベアチップ、１ａ ベアチップ１の表面、１ｂ ベ
アチップ１の裏面、２，１０〜１２ 切れ目、３ 穴、
５，７ 線、８ 型名、９ 欠落部、１４，１５ 溝、
１６ 突起、１７ 樹脂、１９ａ〜１９ｄ 検出用電極
パッド、１９ｅ，１９ｆ 基準電位用電極パッド、２０
ａ，２０ｂ アルミ配線、２１ａ〜２１ｆ 接触子、２
２ ラミネート、Ａ，Ｂ 向き、Ｐ 表示部分。
アチップ１の裏面、２，１０〜１２ 切れ目、３ 穴、
５，７ 線、８ 型名、９ 欠落部、１４，１５ 溝、
１６ 突起、１７ 樹脂、１９ａ〜１９ｄ 検出用電極
パッド、１９ｅ，１９ｆ 基準電位用電極パッド、２０
ａ，２０ｂ アルミ配線、２１ａ〜２１ｆ 接触子、２
２ ラミネート、Ａ，Ｂ 向き、Ｐ 表示部分。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 寛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高木 亮一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 浅井 幹生 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (16)
- 【請求項１】 中央部に半導体素子が集積される第１の
主面と、第２の主面とを有し、前記半導体素子に応ずる
情報によって自身の種類が識別される、半導体ウェーハ
が分割されて形成された被識別機能付き半導体基板であ
って、 前記第１の主面の周辺部と前記第２の主面とのうちの少
なくともいずれか一方には、前記情報に応じて選択的に
印が形成されており、 前記印は、前記被識別機能付き半導体基板に照射される
光の反射の状態を自身によって部分的に異ならせること
によって、２値論理に対応する互いに異なる２つの状態
を与え、 前記２つの状態の選択的な組み合わせによって前記情報
が与えられる被識別機能付き半導体基板。 - 【請求項２】 第１および第２の主面を有する緩衝体が
自身の周辺に設けられ、集積される半導体素子に応ずる
情報によって自身の種類が識別される、被識別機能付き
半導体基板であって、 前記第１および第２の主面のうちの少なくともいずれか
一方には、前記情報に応じて選択的に印が形成されてお
り、 前記印は、前記緩衝体に照射される光の反射の状態を自
身によって部分的に異ならせることによって、２値論理
に対応する互いに異なる２つの状態を与え、 前記２つの状態の選択的な組み合わせによって前記情報
が与えられる被識別機能付き半導体基板。 - 【請求項３】 請求項１に記載の被識別機能付き半導体
基板であって、上記印の形成された位置を表す位置目印
が形成された、被識別機能付き半導体基板。 - 【請求項４】 請求項２に記載の被識別機能付き半導体
基板であって、上記印の形成された位置を表す位置目印
が形成された、被識別機能付き半導体基板。 - 【請求項５】 請求項１または請求項３に記載の被識別
機能付き半導体基板であって、上記印は、上記第１およ
び第２の主面を貫通する、上記被識別機能付き半導体基
板の輪郭部に形成された切欠である、被識別機能付き半
導体基板。 - 【請求項６】 請求項２または請求項４に記載の被識別
機能付き半導体基板であって、上記印は、上記第１およ
び第２の主面を貫通する、上記緩衝体の輪郭部に形成さ
れた切欠である、被識別機能付き半導体基板。 - 【請求項７】 請求項１、請求項２、請求項３および請
求項４のいずれか１つに記載の被識別機能付き半導体基
板であって、上記印は、上記第１および第２の主面を貫
通している孔である、被識別機能付き半導体基板。 - 【請求項８】 請求項７に記載の被識別機能付き半導体
基板であって、上記孔は複数の行および複数の列からな
る行列状に配置されることが可能である、被識別機能付
き半導体基板。 - 【請求項９】 請求項１、請求項２、請求項３および請
求項４のいずれか１つに記載の被識別機能付き半導体基
板であって、上記印は、上記第１の主面と上記第２の主
面とのうち、自身が形成されない他方とは隔離された溝
である、被識別機能付き半導体基板。 - 【請求項１０】 請求項１、請求項２、請求項３および
請求項４のいずれか１つに記載の被識別機能付き半導体
基板であって、上記印は印刷された線画である、被識別
機能付き半導体基板。 - 【請求項１１】 請求項１、請求項２、請求項３および
請求項４のいずれか１つに記載の被識別機能付き半導体
基板であって、上記印は、自身の周辺よりも突き出てい
る凸部である、被識別機能付き半導体基板。 - 【請求項１２】 請求項１、請求項２、請求項３、請求
項４、請求項５、請求項６、請求項７、請求項９、請求
項１０および請求項１１のいずれか１つに記載の被識別
機能付き半導体基板であって、上記情報を表す領域の端
部を知らせる端部目印の付けられた、被識別機能付き半
導体基板。 - 【請求項１３】 請求項１２に記載の被識別機能付き半
導体基板であって、 上記端部目印は、上記輪郭部における３角形状の切り込
みである、被識別機能付き半導体基板。 - 【請求項１４】 集積される半導体素子に応ずる情報に
よって自身の種類が識別される、被識別機能付き半導体
基板であって、 第１および第２の電極と複数の検出電極とを備え、 前記第１および第２の電極には互いに排他的に、互いに
異なることによって２値論理に対応する第１および第２
の電位が与えられ、 前記複数の検出電極はそれぞれ、前記第１および第２の
電極のうちのいずれか一方に、前記情報に応じて選択的
に接続され、 前記複数の検出電極がそれぞれ与える電位の組み合わせ
によって前記情報が与えられる被識別機能付き半導体基
板。 - 【請求項１５】 半導体素子が集積される第１の主面
と、第２の主面とを有し、前記半導体素子に応ずる情報
によって自身の種類が識別される、被識別機能付き半導
体基板であって、 前記第２の主面には、前記情報を表す文字が表示されて
いる被識別機能付き半導体基板。 - 【請求項１６】 集積される半導体素子に応ずる情報に
よって自身の種類が識別され、被覆体によって被覆され
る、被識別機能付き半導体基板であって、 前記被覆体には前記情報が表示されている被識別機能付
き半導体基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131599A JPH09320911A (ja) | 1996-05-27 | 1996-05-27 | 被識別機能付き半導体基板 |
| US08/745,273 US5894172A (en) | 1996-05-27 | 1996-11-08 | Semiconductor device with identification function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131599A JPH09320911A (ja) | 1996-05-27 | 1996-05-27 | 被識別機能付き半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320911A true JPH09320911A (ja) | 1997-12-12 |
Family
ID=15061837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131599A Pending JPH09320911A (ja) | 1996-05-27 | 1996-05-27 | 被識別機能付き半導体基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894172A (ja) |
| JP (1) | JPH09320911A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580152B2 (en) | 2001-08-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Semiconductor with plural side faces |
| US6646325B2 (en) | 2001-08-21 | 2003-11-11 | Oki Electric Industry Co, Ltd. | Semiconductor device having a step-like section on the back side of the substrate, and method for manufacturing the same |
| US6787892B2 (en) | 2001-04-27 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2010165936A (ja) * | 2009-01-16 | 2010-07-29 | Olympus Medical Systems Corp | 半導体装置、半導体装置の製造方法、半導体装置の製造装置 |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
| JP2015164170A (ja) * | 2014-01-08 | 2015-09-10 | ローム株式会社 | チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 |
| JP2020118674A (ja) * | 2018-12-06 | 2020-08-06 | 穩銀科技股▲分▼有限公司 | コード化されたマイクロフレーク |
| US20210086540A1 (en) * | 2018-04-26 | 2021-03-25 | Hewlett-Packard Development Company, L.P. | Microembossed print media |
| JP2022517855A (ja) * | 2019-01-23 | 2022-03-10 | ビージーアイ シェンチェン | マイクロビーズ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126333A (ja) * | 1997-06-27 | 1999-01-29 | Oki Electric Ind Co Ltd | 半導体装置及びその情報管理システム |
| US6278193B1 (en) * | 1998-12-07 | 2001-08-21 | International Business Machines Corporation | Optical sensing method to place flip chips |
| US6476499B1 (en) * | 1999-02-08 | 2002-11-05 | Rohm Co., | Semiconductor chip, chip-on-chip structure device and assembling method thereof |
| FR2875623A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation d'un identifiant d'un circuit integre |
| FR2875624A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation deterministe d'un numero d'identifiant d'un circuit integre |
| US7531907B2 (en) * | 2005-04-29 | 2009-05-12 | Hitachi Global Storage Technologies Netherlands B.V. | System and method for forming serial numbers on HDD wafers |
| WO2011154033A2 (en) * | 2010-06-07 | 2011-12-15 | Q-Cells Se | Method for marking a solar cell and solar cell |
| KR20120032305A (ko) * | 2010-09-28 | 2012-04-05 | 삼성엘이디 주식회사 | 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법 |
| ITUD20110090A1 (it) * | 2011-06-14 | 2012-12-15 | Applied Materials Italia Srl | Cella fotovoltaica provvista di un codice identificativo e procedimento per realizzarla |
| BE1023850B1 (nl) * | 2016-06-29 | 2017-08-14 | C-Mac Electromag Bvba | Verbeterde elektronische schakeling en substraat met identificatiepatroon voor afzonderlijke elektronische schakelingen en werkwijze voor het produceren daarvan |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027246A (en) * | 1976-03-26 | 1977-05-31 | International Business Machines Corporation | Automated integrated circuit manufacturing system |
| GB1534248A (en) * | 1976-03-31 | 1978-11-29 | Tokyo Shibaura Electric Co | Apparatus for manufacturing semiconductor devices |
| US4419747A (en) * | 1981-09-14 | 1983-12-06 | Seeq Technology, Inc. | Method and device for providing process and test information in semiconductors |
| JPS61196512A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 半導体装置の製造方法 |
| KR900008384B1 (ko) * | 1986-05-20 | 1990-11-17 | 후지쓰 가부시끼가이샤 | 바아 코우드 패턴을 형성시킨 반도체 웨이퍼의 식별방법 및 반도체 장치의 제조방법 |
| JPS63313812A (ja) * | 1987-06-16 | 1988-12-21 | Sony Corp | 半導体集積回路装置の製造方法 |
| JP2622573B2 (ja) * | 1988-01-27 | 1997-06-18 | キヤノン株式会社 | マーク検知装置及び方法 |
| JPH01318249A (ja) * | 1988-06-20 | 1989-12-22 | Oki Electric Ind Co Ltd | パッケージの機種判別方法 |
| JPH02278809A (ja) * | 1989-04-20 | 1990-11-15 | Hitachi Ltd | 半導体ウェハ |
| JPH03256314A (ja) * | 1990-03-06 | 1991-11-15 | Nec Corp | 半導体ウエハー |
| US5175774A (en) * | 1990-10-16 | 1992-12-29 | Micron Technology, Inc. | Semiconductor wafer marking for identification during processing |
| US5463459A (en) * | 1991-04-02 | 1995-10-31 | Hitachi, Ltd. | Method and apparatus for analyzing the state of generation of foreign particles in semiconductor fabrication process |
| JPH0786121A (ja) * | 1993-06-30 | 1995-03-31 | Canon Inc | ずれ測定方法及びそれを用いた位置検出装置 |
| US5560775A (en) * | 1994-05-23 | 1996-10-01 | Advanced Micro Devices, Inc. | Quartz marking system |
| JPH07335721A (ja) * | 1994-06-13 | 1995-12-22 | Mitsubishi Electric Corp | アライメントマークを有する半導体装置 |
-
1996
- 1996-05-27 JP JP8131599A patent/JPH09320911A/ja active Pending
- 1996-11-08 US US08/745,273 patent/US5894172A/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787892B2 (en) | 2001-04-27 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| US7164195B2 (en) | 2001-04-27 | 2007-01-16 | Oki Electric Industry Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| US6580152B2 (en) | 2001-08-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Semiconductor with plural side faces |
| US6646325B2 (en) | 2001-08-21 | 2003-11-11 | Oki Electric Industry Co, Ltd. | Semiconductor device having a step-like section on the back side of the substrate, and method for manufacturing the same |
| US6885109B2 (en) | 2001-08-21 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Semiconductor device having a step-like section on the back side of the substrate, and method for manufacturing the same |
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
| JP2010165936A (ja) * | 2009-01-16 | 2010-07-29 | Olympus Medical Systems Corp | 半導体装置、半導体装置の製造方法、半導体装置の製造装置 |
| JP2015164170A (ja) * | 2014-01-08 | 2015-09-10 | ローム株式会社 | チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 |
| US10468362B2 (en) | 2014-01-08 | 2019-11-05 | Rohm Co., Ltd. | Chip parts and method for manufacturing the same, circuit assembly having the chip parts and electronic device |
| US10867945B2 (en) | 2014-01-08 | 2020-12-15 | Rohm Co., Ltd. | Chip parts and method for manufacturing the same, circuit assembly having the chip parts and electronic device |
| US20210086540A1 (en) * | 2018-04-26 | 2021-03-25 | Hewlett-Packard Development Company, L.P. | Microembossed print media |
| JP2020118674A (ja) * | 2018-12-06 | 2020-08-06 | 穩銀科技股▲分▼有限公司 | コード化されたマイクロフレーク |
| JP2022517855A (ja) * | 2019-01-23 | 2022-03-10 | ビージーアイ シェンチェン | マイクロビーズ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5894172A (en) | 1999-04-13 |
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