JP2015164170A - チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 - Google Patents

チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 Download PDF

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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2224/06151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/32237—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract

【課題】生産性の低下を抑制しながら、極性方向を精度よく判定することができるチップ部品およびその製造方法を提供すること、および、生産性の低下を抑制しながら、極性方向を精度よく判定することができるチップ部品を備えた回路アセンブリおよび電子機器を提供すること。【解決手段】貫通孔６が形成された基板２と、基板２の素子形成面２Ａに沿って互いに対向する第１接続電極３と、平面視において貫通孔６と重なる位置に形成された第２接続電極４とを含む一対の電極と、基板２の素子形成面２Ａ側に形成され、第１および第２接続電極３，４と電気的に接続された素子とを含む、チップ部品１を形成する。【選択図】図１

Description

本発明は、チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器に関する。
特許文献１は、絶縁基板上に形成された一対の電極と、一対の電極の間に形成された素子と、素子を覆う感光性材料からなるオーバーコート層と、オーバーコート層に紫外線を照射することによって形成された標印とを含む、チップ型電子部品を開示している。チップ型電子部品は、たとえば、はんだ付け等によってプリント基板（実装基板）に実装される。
特開平８−３１６００１号公報
通常、チップ部品が実装された実装基板は、基板外観検査工程を経て「良品」と判定されたものだけが出荷される。基板外観検査工程では、自動光学検査装置（ＡＯＩ：Automatic Optical Inspection Machine）によって、判定項目として、実装基板のはんだ付けの状態検査、チップ部品の電極に極性がある場合には極性検査等が実施される。
これらの判定項目のうち、極性検査は、たとえば、チップ部品に形成された標印が、検査装置の所定位置にある極性検査ウィンドウに予め設定された値以上の色（たとえば、白色や水色等）で検出されるか否かによって行われ、検出された場合に「良品」と判定される。
しかしながら、チップ部品は、必ずしも水平な姿勢で実装基板に実装されるわけではなく、時には傾いた姿勢で実装基板に実装される場合がある。この場合、その傾斜角度によっては、検査装置からチップ部品に照射された光の一部が極性ウィンドウ外に反射したり、入射光に対する反射光の波長が変化し、検出される色が設定値以下の色として認識（誤認識）されたりすることがある。その結果、電極の極性方向が誤っていないにも関わらず、「不良品」と判定されるという不具合がある。
このような誤認識を防止するためには、自動光学検査装置の検出系統（部品認識カメラ等）や照明系統（光源等）を検査対象毎に最適化して検査精度を上げなければならず、外観検査のために余計な労力が必要になって生産性が低下する。しかも、今後益々小型のチップ部品が要望されるようになると、その労力が過大になってしまう。
そこで、本発明は、生産性の低下を抑制しながら、極性方向を精度よく判定することができるチップ部品およびその製造方法を提供することを主たる目的とする。
さらに、本発明は、生産性の低下を抑制しながら、極性方向を精度よく判定することができるチップ部品を備えた回路アセンブリおよび電子機器を提供することを他の目的とする。
本発明の一局面に係るチップ部品は、貫通孔が形成された基板と、前記基板の表面上に形成され、平面視において前記貫通孔と重なる位置に形成された一方の電極と、前記一方の電極と前記基板の表面に沿って対向する他方の電極とを含む一対の電極と、前記基板の表面側に形成され、前記一対の電極と電気的に接続された素子とを含む。
この構成によれば、チップ部品が実装基板に実装された際に、貫通孔の位置に基づいて一方の電極および他方の電極のそれぞれの位置を確認することができる。これにより、一対の電極に極性がある場合に、その極性方向を簡単に判定することができる。しかも、その極性判定は、検査装置で検出される明るさや色合いに基づいて行われるものではなく、実装基板に対するチップ部品の傾きが変わっても不変な貫通孔（貫通孔の外観形状）に基づいて行われる。したがって、外観検査工程において、たとえチップ部品が傾いた姿勢で実装された実装基板や、水平な姿勢で実装された実装基板が混在する場合であっても、当該貫通孔に基づくことによって、実装基板毎に検査装置の検出系統等を最適化することなしに、安定した品質で極性方向を判定することができる。
前記チップ部品において、前記一方の電極は、前記貫通孔を露出させる開口部を含むことが好ましい。この構成によれば、貫通孔および開口部によって、一方の電極が形成された極性方向を確実に示すことができる。
前記チップ部品において、前記一方の電極は、当該一方の電極の中央部を避けた位置で前記貫通孔と重なっていることが好ましい。この構成によれば、プローブによる電気テストを行う際に、プローブと一方の電極との接触位置を一方の電極の中央部に設定することにより、プローブの先端が貫通孔に入り込むことを効果的に抑制することができる。その結果、電気テストを良好に行うことができる。
前記チップ部品において、前記一方の電極および前記他方の電極は、前記基板の周縁部を覆うように、前記基板の表面および側面に一体的に形成されていてもよい。
この構成によれば、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板にはんだ付けする際の接着面積を拡大することができる。その結果、電極に対するはんだの吸着量を増やすことができるので、接着強度を向上させることができる。また、はんだが基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定化させることができる。
前記チップ部品において、前記貫通孔は、複数形成されていてもよい。この構成によれば、複数の貫通孔によって、一方の電極の位置を示すことができる。これにより、チップ部品が実装基板に実装された際に、複数の貫通孔の位置に基づいて一方の電極および他方の電極のそれぞれの位置をより一層容易に確認することができる。
前記チップ部品において、前記素子は、前記一対の電極の間に形成されていることが好ましい。
前記チップ部品において、前記素子は、互いに間隔を空けて前記基板に配置された互いに異なる機能を有する複数の素子を含み、前記一対の電極は、各前記複数の素子のそれぞれに電気的に接続されるように、前記基板上に形成されていてもよい。
この構成によれば、チップ部品は、複数の回路素子が共通の基板上に配置された複合チップ部品を構成している。複合チップ部品によれば、実装基板に対する接合面積（実装面積）を縮小できる。また、複合チップ部品をＮ連チップ（Ｎは、正の整数）としたことによって、素子を一つだけ搭載したチップ部品をＮ回実装する場合に比べて、同じ機能を有するチップ部品を１回の工程で実装できる。さらに、単品のチップ部品に比べて、チップ部品一つ当たりの面積を大きくできるので、自動実装機の吸着ノズルによる吸着動作を安定させることができる。
前記チップ部品において、前記素子は、ダイオードを含み、前記一対の電極は、前記ダイオードのカソードおよびアノードとそれぞれ電気的に接続されたカソード電極およびアノード電極を含んでいてもよい。
この構成によれば、基板に形成された貫通孔は、カソード電極を示すカソードマーク、またはアノード電極を示すアノードマークとして機能する。したがって、チップ部品が実装基板に実装された際に、カソード電極とアノード電極が逆向きに実装されている場合であっても、貫通孔の位置に基づいてチップ部品の極性方向を判定できる。そのため、ダイオードを含むチップ部品を実装基板に実装する際の信頼性をより一層高めることができる。
前記チップ部品において、前記基板は、前記表面の反対側の裏面が鏡面化されている。
この構成によれば、チップ部品の裏面が鏡面化されているので、検査装置から当該裏面に入射した光を効率よく反射させることができる。そのため、実装基板に対するチップ部品の傾き具合が異なる様々な実装基板を検査する場合に、ある傾きを他の傾きと区別するための情報（反射光の明るさや色合い）を、検査装置に良好に反映させることができる。その結果、チップ部品の傾きを良好に検出することができる。とくに、本発明では、極性方向の判定の指標としてチップ部品からの反射光の情報を省略できるので、このような裏面の鏡面化によってチップ部品の極性方向の判定精度が低下することを防止することができる。
前記チップ部品において、前記一対の電極は、Ｎｉ層と、Ａｕ層と、前記Ｎｉ層と前記Ａｕ層との間に介在するＰｄ層とを含んでいてもよい。
この構成によれば、チップ部品の外部接続電極として機能する電極の最表面には、Ａｕ層が形成されている。そのため、チップ部品を実装基板に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。また、この構成の電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
前記チップ部品は、たとえば実装基板を含む回路アセンブリ等に適用されてもよい。この場合、回路アセンブリは、前記チップ部品と、前記基板の前記一対の電極に対向する実装面に、前記一対の電極にはんだ接合されたランドを有する実装基板とを含んでいてもよい。
この構成によれば、本発明のチップ部品を備えているので、チップ部品の極性方向に誤りがなく、信頼性の高い電子回路を有する回路アセンブリを提供できる。
前記回路アセンブリは、たとえば電子機器等に適用されてもよい。この場合、電子機器は、前記回路アセンブリと、前記回路アセンブリを収容した筐体とを含んでいてもよい。
この構成によれば、本発明のチップ部品を備えているので、チップ部品の極性方向に誤りがなく、信頼性の高い電子回路を有する電子機器を提供できる。
本発明の一局面に係るチップ部品の製造方法は、基板上に複数の素子を互いに間隔を空けて形成する工程と、少なくとも一つの前記素子を含むチップ領域を区画する溝と、当該チップ領域内に貫通孔を形成するための貫通孔用の溝とを、前記基板を選択的に除去することによって形成する溝形成工程と、前記素子に電気的に接続されるように、前記チップ領域において前記貫通孔と重なる位置に一方の電極と、前記一方の電極と前記基板の表面に沿って対向する他方の電極とを含む一対の電極を形成する電極形成工程と、前記基板を前記表面の反対側の裏面から前記溝および前記貫通孔用の溝に到達するまで研削することにより、前記複数のチップ領域を前記溝に沿って分割し、それぞれに前記貫通孔が形成された複数のチップ部品に個片化する工程とを含む。
この方法によれば、前述の一局面に係るチップ部品と同様の効果を奏するチップ部品を製造できる。また、この方法によれば、チップ領域を区画する溝と、貫通孔を形成するための貫通孔用の溝とを同時に形成できるので、貫通孔を形成するための装置を別途用意する必要がない。そのため、チップ部品の製造工程を簡略化できるとともに、設備投資を削減できる。これにより、チップ部品の生産性の向上を図ることもできる。
前記チップ部品の製造方法において、前記電極形成工程は、前記貫通孔用の溝を露出させる開口部を前記一方の電極に形成する工程を含んでいてもよい。
この方法によれば、貫通孔および開口部によって、一方の電極が形成された極性方向を確実に示すことができるチップ部品を製造できる。
前記チップ部品の製造方法において、前記電極形成工程において、前記一方の電極を、当該一方の電極の中央部を避けた位置で前記貫通孔と重なるように形成する工程を含んでいてもよい。
この方法によれば、プローブによる電気テストを行う際に、プローブと一方の電極との接触位置を一方の電極の中央部に設定することにより、プローブの先端が貫通孔に入り込むことを効果的に抑制でき、良好な電気テストを実行できるチップ部品を製造できる。
前記チップ部品の製造方法において、前記電極形成工程に先立って、前記溝の側面に絶縁膜を形成する工程をさらに含み、前記電極形成工程は、無電解めっきによって、前記チップ領域の表面および前記溝の側面を一体的に覆うように前記一方の電極および前記他方の電極を形成する工程を含んでいてもよい。
この方法によれば、基板の表面に加えて側面にも電極が形成されるので、実装基板にはんだ付けする際の接着面積が拡大されたチップ部品を製造できる。その結果、チップ部品では、電極に対するはんだの吸着量を増やすことができるので、接着強度を向上させることができる。また、はんだが基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定化させることができる。
前記チップ部品の製造方法において、前記溝形成工程は、前記貫通孔用の溝を複数形成する工程を含んでいてもよい。
この方法によれば、複数の貫通孔によって、一方の電極の位置を示すことができるチップ部品を製造できる。これにより、チップ部品が実装基板に実装された際に、複数の貫通孔の位置に基づいて一方の電極および他方の電極のそれぞれの位置をより一層容易に確認することができる。
前記チップ部品の製造方法において、前記溝形成工程は、エッチングによって前記溝および前記貫通孔用の溝を形成する工程を含んでもよい。
前記チップ部品の製造方法において、前記素子を形成する工程は、前記基板にダイオードを形成する工程を含み、前記一対の電極を形成する工程は、前記ダイオードのカソードおよびアノードとそれぞれ電気的に接続されるカソード電極およびアノード電極を形成する工程を含んでいてもよい。
この方法によれば、基板に形成された貫通孔が、カソード電極を示すカソードマーク、またはアノード電極を示すアノードマークとして機能するチップ部品を製造できる。したがって、チップ部品が実装基板に実装された際に、カソード電極とアノード電極が逆向きに実装されている場合であっても、貫通孔の位置に基づいてチップ部品の極性方向を判定できる。そのため、ダイオードを含むチップ部品を実装基板に実装する際の信頼性をより一層高めることができる。
図１は、本発明の第１実施形態に係るチップ部品の模式的な斜視図である。 図２は、図１に示すチップ部品の平面図である。 図３は、図２に示す切断面線III−IIIから見た断面図である。 図４は、図２に示す切断面線IV−IVから見た断面図である。 図５は、図１に示すチップ部品において、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の表面の構造を示す平面図である。 図６は、図１に示すチップ部品の内部の電気的構造を示す電気回路図である。 図７は、同面積の基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図８Ａは、図１に示すチップ部品の製造方法を示す断面図である。 図８Ｂは、図８Ａの次の工程を示す断面図である。 図８Ｃは、図８Ｂの次の工程を示す断面図である。 図８Ｄは、図８Ｃの次の工程を示す断面図である。 図８Ｅは、図８Ｄの次の工程を示す断面図である。 図８Ｆは、図８Ｅの次の工程を示す断面図である。 図８Ｇは、図８Ｆの次の工程を示す断面図である。 図８Ｈは、図８Ｇの次の工程を示す断面図である。 図９は、図８Ｄの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１０は、接続電極の製造工程を説明するためのフローチャートである。 図１１Ａは、図８Ｈの工程後におけるチップ部品の回収工程を示す図解的な断面図である。 図１１Ｂは、図１１Ａの次の工程を示す断面図である。 図１１Ｃは、図１１Ｂの次の工程を示す断面図である。 図１１Ｄは、図１１Ｃの次の工程を示す断面図である。 図１２Ａは、図８Ｈの工程後におけるチップ部品の回収工程（変形例）を示す図解的な断面図である。 図１２Ｂは、図１２Ａの次の工程を示す断面図である。 図１２Ｃは、図１２Ｂの次の工程を示す断面図である。 図１３は、図１に示すチップ部品が実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図１４は、図１３に示す回路アセンブリをチップ部品の素子形成面側から見た模式的な平面図である。 図１５は、図１に示すチップ部品の極性検査工程を説明するための図である。 図１６は、実装基板に実装された状態の参考例に係るチップ部品を裏面側から見た模式的な平面図である。 図１７は、本発明の第２実施形態に係るチップ部品の構成を説明するための平面図である。 図１８は、図１７に示す切断面線XVIII−XVIIIから見た断面図である。 図１９は、本発明の第３実施形態に係るチップ部品の平面図である。 図２０は、図１９に示す切断面線XX−XXから見た断面図である。 図２１は、図１９に示す切断面線XXI−XXIから見た断面図である。 図２２は、図１９に示すチップ部品において、接続電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図２３は、図１９に示すチップ部品の内部の電気的構造を示す電気回路図である。 図２４Ａは、図１９に示すチップ部品について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図２４Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図２５は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。 図２６は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。 図２７は、図１９に示すチップ部品の製造工程の一例を説明するためのフローチャートである。 図２８Ａは、図１９に示すチップ部品の第１変形例を示す平面図である。 図２８Ｂは、図１９に示すチップ部品の第２変形例を示す平面図である。 図２８Ｃは、図１９に示すチップ部品の第３変形例を示す平面図である。 図２８Ｄは、図１９に示すチップ部品の第４変形例を示す平面図である。 図２８Ｅは、図１９に示すチップ部品の第５変形例を示す平面図である。 図２８Ｆは、図１９に示すチップ部品の第６変形例を示す平面図である。 図２９Ａは、本発明の第４実施形態に係るチップ部品の模式的な斜視図である。 図２９Ｂは、図２９Ａに示すチップ部品が実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図２９Ｃは、図２９Ｂの回路アセンブリをチップ部品の裏面側から見た模式的な平面図である。 図２９Ｄは、図２９Ｂの回路アセンブリをチップ部品の素子形成面側から見た模式的な平面図である。 図２９Ｅは、二つのチップ部品が実装基板に実装された状態を示す図である。 図３０は、本発明の第５実施形態に係るチップ部品の構成を説明するための平面図である。 図３１は、図３０に示すチップ部品の一製造方法を示す断面図である。 図３２は、図３０に示すチップ部品の一製造方法を示す断面図である。 図３３は、本発明のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図３４は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 図３５は、図１に示すチップ部品の第１変形例を示す模式的な斜視図である。 図３６は、図１に示すチップ部品の第２変形例を示す模式的な斜視図である。 図３７は、図１に示すチップ部品の第３変形例を示す模式的な斜視図である。 図３８は、図２９Ａに示すチップ部品の一変形例を示す模式的な斜視図である。 図３９は、図１に示すチップ部品の他の変形例を示す模式的な斜視図である。 図４０は、図３９に示すチップ部品の断面図である。 図４１Ａは、図３９に示すチップ部品の製造方法を示す断面図である。 図４１Ｂは、図４１Ａの次の工程を示す断面図である。 図４１Ｃは、図４１Ｂの次の工程を示す断面図である。 図４１Ｄは、図４１Ｃの次の工程を示す断面図である。 図４２は、第１参考例に係るチップ部品の模式的な斜視図である。 図４３は、図４２に示すチップ部品の平面図である。 図４４は、図４３に示す切断面線XLIV−XLIVから見た断面図である。 図４５は、図４３に示す切断面線XLV−XLVから見た断面図である。 図４６は、図４２に示すチップ部品において、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の表面の構造を示す平面図である。 図４７は、図４２に示すチップ部品の内部の電気的構造を示す電気回路図である。 図４８は、同面積の基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図４９Ａは、図４２に示すチップ部品の製造方法を示す断面図である。 図４９Ｂは、図４９Ａの次の工程を示す断面図である。 図４９Ｃは、図４９Ｂの次の工程を示す断面図である。 図４９Ｄは、図４９Ｃの次の工程を示す断面図である。 図４９Ｅは、図４９Ｄの次の工程を示す断面図である。 図４９Ｆは、図４９Ｅの次の工程を示す断面図である。 図４９Ｇは、図４９Ｆの次の工程を示す断面図である。 図４９Ｈは、図４９Ｇの次の工程を示す断面図である。 図５０は、図４９Ｄの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図５１は、接続電極の製造工程を説明するためのフローチャートである。 図５２Ａは、図４９Ｈの工程後におけるチップ部品の回収工程を示す図解的な断面図である。 図５２Ｂは、図５２Ａの次の工程を示す断面図である。 図５２Ｃは、図５２Ｂの次の工程を示す断面図である。 図５２Ｄは、図５２Ｃの次の工程を示す断面図である。 図５３Ａは、図４９Ｈの工程後におけるチップ部品の回収工程（変形例）を示す図解的な断面図である。 図５３Ｂは、図５３Ａの次の工程を示す断面図である。 図５３Ｃは、図５３Ｂの次の工程を示す断面図である。 図５４は、図４２に示すチップ部品が実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図５５は、図５４に示す回路アセンブリをチップ部品の素子形成面側から見た模式的な平面図である。 図５６は、図４２に示すチップ部品の極性検査工程を説明するための図である。 図５７は、実装基板に実装された状態の参考例に係るチップ部品を裏面側から見た模式的な平面図である。 図５８は、第２参考例に係るチップ部品の構成を説明するための平面図である。 図５９は、図５８に示す切断面線LIX−LIXから見た断面図である。 図６０は、第３参考例に係るチップ部品の平面図である。 図６１は、図６０に示す切断面線LXI−LXIから見た断面図である。 図６２は、図６０に示す切断面線LXII−LXIIから見た断面図である。 図６３は、図６０に示すチップ部品において、接続電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図６４は、図６０に示すチップ部品の内部の電気的構造を示す電気回路図である。 図６５Ａは、図６０に示すチップ部品について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図６５Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図６６は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。 図６７は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。 図６８は、図６０に示すチップ部品の製造工程の一例を説明するためのフローチャートである。 図６９Ａは、図６０に示すチップ部品の第１変形例を示す平面図である。 図６９Ｂは、図６０に示すチップ部品の第２変形例を示す平面図である。 図６９Ｃは、図６０に示すチップ部品の第３変形例を示す平面図である。 図６９Ｄは、図６０に示すチップ部品の第４変形例を示す平面図である。 図６９Ｅは、図６０に示すチップ部品の第５変形例を示す平面図である。 図６９Ｆは、図６０に示すチップ部品の第６変形例を示す平面図である。 図７０Ａは、第４参考例に係るチップ部品の模式的な斜視図である。 図７０Ｂは、図７０Ａに示すチップ部品が実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図７０Ｃは、図７０Ｂに示す回路アセンブリをチップ部品の裏面側から見た模式的な平面図である。 図７０Ｄは、図７０Ｂに示す回路アセンブリをチップ部品の素子形成面側から見た模式的な平面図である。 図７０Ｅは、二つのチップ部品が実装基板に実装された状態を示す図である。 図７１は、第５参考例に係るチップ部品の模式的な斜視図である。 図７２は、第１〜第５参考例に係るチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図７３は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 図７４は、図４２に示すチップ部品の一変形例を示す模式的な斜視図である。 図７５は、図７４に示すチップ部品の断面図である。 図７６Ａは、図７４に示すチップ部品の製造方法を示す断面図である。 図７６Ｂは、図７６Ａの次の工程を示す断面図である。 図７６Ｃは、図７６Ｂの次の工程を示す断面図である。 図７６Ｄは、図７６Ｃの次の工程を示す断面図である。 図７７は、第６参考例に係るチップ部品の模式的な斜視図である。 図７８は、図７７に示すチップ部品の模式的な平面図である。 図７９は、図７８において、接続電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図８０は、図７８に示す切断面線LXXX−LXXXから見た断面図である。 図８１（ａ）は、図７８に示す切断面線LXXXIa−LXXXIaから見た断面図であり、図８１（ｂ）は、図８１（ａ）に示す第１ツェナーダイオードおよび第２ツェナーダイオードを拡大して描いた断面図である。 図８２（ａ）は、図７８に示す接続電極の一部分を拡大して描いた平面図であり、図８２（ｂ）は、図８２（ａ）に示す切断面線LXXXIIa−LXXXIIaから見た断面図である。 図８３（ａ）は、図７８に示す接続電極の一部分を拡大して描いた平面図であり、図８３（ｂ）は、図８３（ａ）に示す切断面線LXXXIIIb−LXXXIIIbから見た断面図である。 図８４は、図８３に示す接続電極の変形例の一部を拡大して描いた平面図である。 図８５は、図７７に示すチップ部品の内部の電気的構造を示す電気回路図である。 図８６Ａは、図７７に示すチップ部品について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図８６Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図８７は、ＥＳＤ耐量および端子間容量を調べるための第１評価用素子を示す平面図である。 図８８は、ＥＳＤ耐量および端子間容量を調べるための第２評価用素子を示す平面図である。 図８９は、ＥＳＤ耐量および端子間容量を調べるための第３評価用素子を示す平面図である。 図９０は、ＥＳＤ耐量および端子間容量を調べるための第４評価用素子を示す平面図である。 図９１は、ＥＳＤ耐量および端子間容量を調べるための第５評価用素子を示す平面図である。 図９２は、ＥＳＤ耐量および端子間容量を調べるための第６評価用素子を示す平面図である。 図９３は、ＥＳＤ耐量および端子間容量を調べるための第７評価用素子を示す平面図である。 図９４は、各評価用素子における拡散領域の周囲長および面積を示す表である。 図９５は、各評価用素子の内部の電気的構造を説明するための電気回路図である。 図９６は、図７７に示すチップ部品、および各評価用素子のＥＳＤ耐量を測定した実験結果を示すグラフである。 図９７は、図７７に示すチップ部品、および各評価用素子の端子間容量を測定した実験結果を示すグラフである。 図９８は、図７７に示すチップ部品、および各評価用素子の端子間容量対ＥＳＤ耐量を示すグラフである。 図９９（ａ）は、チップ部品のダイオード形成領域を拡大して描いた平面図であり、図９９（ｂ）は、図９９（ａ）に示す第１ツェナーダイオードおよび第２ツェナーダイオードを拡大して描いた断面図である。 図１００は、図９９に示すチップ部品の各構成の値、ならびに端子間容量およびＥＳＤ耐量を示す表である。 図１０１は、図９８のグラフに図１００の端子間容量およびＥＳＤ耐量を反映させたグラフである。 図１０２は、図７７に示すチップ部品の製造工程の一例を説明するためのフローチャートである。 図１０３Ａは、図７７に示すチップ部品の製造方法を示す断面図である。 図１０３Ｂは、図１０３Ａの次の工程を示す断面図である。 図１０３Ｃは、図１０３Ｂの次の工程を示す断面図である。 図１０３Ｄは、図１０３Ｃの次の工程を示す断面図である。 図１０３Ｅは、図１０３Ｄの次の工程を示す断面図である。 図１０３Ｆは、図１０３Ｅの次の工程を示す断面図である。 図１０３Ｇは、図１０３Ｆの次の工程を示す断面図である。 図１０３Ｈは、図１０３Ｇの次の工程を示す断面図である。 図１０４は、図１０３Ｆの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１０５は、接続電極の製造工程を説明するためのフローチャートである。 図１０６Ａは、図１０３Ｈの工程後におけるチップ部品の回収工程を示す模式的な断面図である。 図１０６Ｂは、図１０６Ａの次の工程を示す断面図である。 図１０６Ｃは、図１０６Ｂの次の工程を示す断面図である。 図１０６Ｄは、図１０６Ｃの次の工程を示す断面図である。 図１０７Ａは、図１０３Ｈの工程後におけるチップ部品の回収工程（変形例）を示す模式的な断面図である。 図１０７Ｂは、図１０７Ａの次の工程を示す断面図である。 図１０７Ｃは、図１０７Ｂの次の工程を示す断面図である。 図１０８は、図７７に示すチップ部品の表裏判定工程を説明するための図である。 図１０９は、参考例に係るチップ部品の表裏判定工程を説明するための図である。 図１１０は、図７７に示すチップ部品が実装基板に実装された状態の回路アセンブリをチップ部品の長手方向に沿って切断したときの模式的な断面図である。 図１１１は、実装基板に実装された状態のチップ部品を素子形成面側から見た模式的な平面図である。 図１１２は、第７参考例に係るチップ部品の模式的な斜視図である。 図１１３は、図１１２に示すチップ部品を裏面側から見た平面図であり、凹マークの構成を説明するための図である。 図１１４は、図１１２に示すチップ部品を裏面側から見た平面図であり、凹マークの変形例を示す図である。 図１１５は、凹マークの種類と位置を変化させて、凹マークにより表示できる情報の種類を豊富にする例を示す図である。 図１１６は、図１１２に示すチップ部品に係る凹マーク用の溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１１７は、第８参考例に係るチップ部品の模式的な斜視図である。 図１１８は、図１１７に示すチップ部品を裏面側から見た平面図であり、凸マークの構成を説明するための図である。 図１１９は、図１１７に示すチップ部品を裏面側から見た平面図であり、凸マークの変形例を示す図である。 図１２０は、凸マークの種類と位置を変化させて、凸マークにより表示できる情報の種類を豊富にする例を示す図である。 図１２１は、図１１７に示すチップ部品に係る凸マーク用の溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１２２は、第６〜第８参考例に係るチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１２３は、スマートフォン内に収容された電子回路アセンブリの構成例を示す図解的な平面図である。 図１２４は、図７７に示すチップ部品の第１変形例を示す模式的な平面図である。 図１２５は、図７７に示すチップ部品の第２変形例を示す模式的な平面図である。 図１２６は、図７７に示すチップ部品の第３変形例を示す模模式的な斜視図である。 図１２７は、図１２６に示すチップ部品の断面図である。 図１２８Ａは、図１２６に示すチップ部品の製造方法を示す断面図である。 図１２８Ｂは、図１２７Ａの次の工程を示す断面図である。 図１２８Ｃは、図１２７Ｂの次の工程を示す断面図である。 図１２８Ｄは、図１２７Ｃの次の工程を示す断面図である。
以下では、本発明の実施形態および参考例（第１〜第８参考例）に係る形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係るチップ部品１の模式的な斜視図である。なお、図１では、説明の便宜上、後述する第１および第２接続電極３，４をクロスハッチングで示している。
チップ部品１は、微小なチップ部品であり、図１に示すように、略直方体形状をなしている。チップ部品１の平面形状は、たとえば長辺８１に沿う長さＬ１が０．６ｍｍ以下、短辺８２に沿う長さＷ１が０．３ｍｍ以下の矩形（０６０３チップ）であってもよいし、長辺８１に沿う長さＬ１が０．４ｍｍ以下、短辺８２に沿う長さＷ１が０．２ｍｍ以下の矩形（０４０２チップ）であってもよい。より好ましくは、チップ部品１の寸法に関し、長辺８１に沿う長さＬ１が０．３ｍｍ、短辺８２に沿う長さＷ１が０．１５ｍｍの矩形（０３０１５チップ）である。チップ部品１の厚さＴ１は、たとえば０．１ｍｍである。
チップ部品１は、チップ部品１の本体を構成する基板２と、第１および第２接続電極３，４と、第１および第２接続電極３，４によって外部接続される回路素子が選択的に形成される素子領域５とを主に備えている。
基板２は、略直方体のチップ形状である。基板２において図１における上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、基板２において回路素子が形成される表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、略同寸法かつ同形状であり、互いに平行である。素子形成面２Ａにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部９０ということにする。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている。
基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆ）を有している。当該複数の側面２Ｃ〜２Ｆは、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図１における左手前側）の短辺８２間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図１における右奥側）の短辺８２間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図１における左奥側）の長辺８１間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図１における右手前側）の長辺８１間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａ〜側面２Ｆにおいて隣り合うもの同士が直角をなしている。
素子形成面２Ａは、その長手方向において、第１接続電極３が形成される一端部と、第２接続電極４が形成される他端部とを含む。素子形成面２Ａの一端部は、基板２の側面２Ｄ側の端部であり、素子形成面２Ａの他端部は、基板２の側面２Ｃ側の端部である。素子形成面２Ａの他端部には、貫通孔６が形成されている。貫通孔６は、素子形成面２Ａから厚さ方向に向かって裏面２Ｂを貫通している。
貫通孔６は、平面視略矩形状に形成されており、隣接する面同士が互いに直角に交わる４つの壁面６６を有している。４つの壁面６６は、素子形成面２Ａと裏面２Ｂとの間に架設されており、基板２の素子形成面２Ａおよび裏面２Ｂと直角をなすように形成されている。貫通孔６の基板２の長辺８１に沿う方向の長さは、０．０２５μｍ〜０．０５ｍｍであり、貫通孔６の短辺８２に沿う方向の長さは、０．５μｍ〜０．１ｍｍであることが好ましい。
なお、本実施形態では、平面視略矩形状の貫通孔６が形成されている例について説明するが、貫通孔６は、平面視円形状、平面視多角形状等の任意の形状であってもよい。
基板２では、素子形成面２Ａ、側面２Ｃ〜２Ｆ、および貫通孔６の壁面６６のそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図１では、素子形成面２Ａ、側面２Ｃ〜２Ｆ、および貫通孔６の壁面６６のそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ部品１は、樹脂膜２４を有している。樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。
第１および第２接続電極３，４は、素子形成面２Ａの一端部と、他端部とに配置されており、互いに間隔を開けて形成されている。
第１接続電極３は、平面視における４辺をなす一対の長辺３Ａおよび一対の短辺３Ｂ、ならびに周縁部８６を有している。第１接続電極３の長辺３Ａと短辺３Ｂとは平面視において直交している。第１接続電極３の周縁部８６は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ，２Ｅ，２Ｆに跨るように一体的に形成されている。本実施形態では、周縁部８６は、基板２の側面２Ｃ，２Ｅ，２Ｆ同士が交わる各コーナー部１１を覆うように形成されている。
一方、第２接続電極４は、平面視における４辺をなす一対の長辺４Ａおよび一対の短辺４Ｂと、周縁部８７と、開口部６３とを含む。第２接続電極４の長辺４Ａと短辺４Ｂとは平面視において直交している。第２接続電極４の周縁部８７は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｄ，２Ｅ，２Ｆに跨るように一体的に形成されている。本実施形態では、周縁部８７は、基板２の側面２Ｄ，２Ｅ，２Ｆ同士が交わる各コーナー部１１を覆うように形成されている。
本実施形態では、第２接続電極４の中央部に開口部６３が形成されている。すなわち、前述の貫通孔６は、第２接続電極４の中央部に開口部６３が形成される部分に形成されている。第２接続電極４の開口部６３は、基板２に形成された貫通孔６の壁面６６を覆うように、素子形成面２Ａおよび当該壁面６６に跨るように一体的に形成されている。これにより、第２接続電極４における貫通孔６が形成された領域は、貫通孔６と同程度の大きさの開口部６３によって開放されており、貫通孔６（貫通孔６の壁面６６）が当該開口部６３から外部に露出している。このように、第２接続電極４は、平面視において第１接続電極３よりも小さい面積で相異なる形状に形成されている。
なお、基板２は、各コーナー部１１が平面視で面取りされたラウンド形状となっていてもよい。この場合、チップ部品１の製造工程や実装時におけるチッピングを抑制できる構造となる。
素子領域５には、回路素子が形成されている。回路素子は、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。
図２は、図１に示すチップ部品１の平面図である。図３は、図２に示す切断面線III−IIIから見た断面図である。図４は、図２に示す切断面線IV−IVから見た断面図である。
チップ部品１は、基板２と、基板２に形成された複数のダイオードセルＤ１０１〜Ｄ１０４と、これらの複数のダイオードセルＤ１０１〜Ｄ１０４を並列に接続するカソード電極膜１０３およびアノード電極膜１０４とを含む。カソード電極膜１０３には、第１接続電極３が接続され、アノード電極膜１０４には、第２接続電極４が接続されている。つまり、本実施形態では、第１接続電極３はカソード電極であり、第２接続電極４はアノード電極である。したがって、図１において説明した貫通孔６（開口部６３）は、本実施形態では、第２接続電極４の極性方向を示すアノードマークＡＭ１として機能する。
基板２は、本実施形態では、ｐ＋型の半導体基板（たとえばシリコン基板）である。基板２の両端部に、第１接続電極３との接続のためのカソードパッド１０５と、第２接続電極４との接続のためのアノードパッド１０６とが配置されている。これらのパッド１０５，１０６の間（すなわち、素子領域５）に、ダイオードセル領域１０７が設けられている。
ダイオードセル領域１０７は、本実施形態では、矩形に形成されている。ダイオードセル領域１０７内に、複数のダイオードセルＤ１０１〜Ｄ１０４が配置されている。複数のダイオードセルＤ１０１〜Ｄ１０４は、本実施形態では４個設けられており、基板２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図５は、図１に示すチップ部品において、カソード電極膜１０３およびアノード電極膜１０４ならびにその上に形成された構成を取り除いて、基板２の表面の構造を示す平面図である。ダイオードセルＤ１０１〜Ｄ１０４の各領域内には、それぞれ、ｐ＋型の基板２の表層領域にｎ＋型領域１１０が形成されている。ｎ＋型領域１１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ１０１〜Ｄ１０４は、ダイオードセル毎に分離されたｐｎ接合領域１１１をそれぞれ有している。
複数のダイオードセルＤ１０１〜Ｄ１０４は、本実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域１１０が形成されている。本実施形態では、ｎ＋型領域１１０は、正八角形に形成されており、ダイオードセルＤ１０１〜Ｄ１０４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ１０１〜Ｄ１０４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。基板２の表層領域には、さらに、ｎ＋型領域１１０から所定の間隔を空けて分離された状態でｐ＋型領域１１２が形成されている。ｐ＋型領域１１２は、ダイオードセル領域１０７内において、カソード電極膜１０３が配置される領域を回避したパターンに形成されている。
図３および図４に示されているように、基板２の表面には、酸化膜等からなる絶縁膜１１５（図１および図２では図示省略）が形成されている。絶縁膜１１５には、ダイオードセルＤ１０１〜Ｄ１０４のそれぞれのｎ＋型領域１１０の表面を露出させるコンタクト孔１１６と、ｐ＋型領域１１２を露出させるコンタクト孔１１７とが形成されている。絶縁膜１１５の表面には、カソード電極膜１０３およびアノード電極膜１０４が形成されている。
カソード電極膜１０３は、絶縁膜１１５の表面からコンタクト孔１１６内に入り込み、このコンタクト孔１１６内でダイオードセルＤ１０１〜Ｄ１０４の各ｎ＋型領域１１０との間でオーミック接触を形成している。アノード電極膜１０４は、絶縁膜１１５の表面からコンタクト孔１１７の内方へと延びており、コンタクト孔１１７内でｐ＋型領域１１２との間でオーミック接触を形成している。カソード電極膜１０３およびアノード電極膜１０４は、本実施形態では、同じ材料からなる電極膜からなっている。
カソード電極膜１０３およびアノード電極膜１０４としては、Ｔｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、ＡｌＣｕ膜を適用できる。その他、ＡｌＳｉ膜を電極膜として用いることもできる。ＡｌＳｉ膜を用いると、基板２の表面にｐ＋型領域１１２を設けることなく、アノード電極膜１０４と基板２との間でオーミック接触を形成することができる。したがって、ｐ＋型領域１１２を形成するための工程を省くことができる。
カソード電極膜１０３およびアノード電極膜１０４の間は、スリット１１８によって分離されている。本実施形態では、スリット１１８は、ダイオードセルＤ１０１〜Ｄ１０４のｎ＋型領域１１０を縁取るように、ｎ＋型領域１１０の平面形状と整合する枠形状（すなわち正八角形枠状）に形成されている。それに応じて、カソード電極膜１０３は、ｎ＋型領域１１０の形状に整合する平面形状（すなわち正八角形形状）のセル接合部１０３ａを各ダイオードセルＤ１０１〜Ｄ１０４の領域に有し、当該セル接合部１０３ａの間が直線状の架橋部１０３ｂによって連絡されており、さらに、直線状の別の架橋部１０３ｃによってカソードパッド１０５の直下に形成された大きな矩形形状の外部接続部１０３ｄへと接続されている。一方、アノード電極膜１０４は、略一定の幅のスリット１１８に対応した間隔を開けて、カソード電極膜１０３を取り囲むように、絶縁膜１１５の表面に形成されていて、アノードパッド１０６の直下の矩形領域へ延びて一体的に形成されている。
カソード電極膜１０３およびアノード電極膜１０４は、たとえば窒化膜（ＳｉＮ膜）からなるパッシベーション膜２３（図１および図２では図示省略）によって覆われており、さらにパッシベーション膜２３の上にはポリイミド等の樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４を貫通するように、カソードパッド１０５を選択的に露出させる切欠部１２２と、アノードパッド１０６を露出させる切欠部１２３とが形成されている。そして、前述の第１および第２接続電極３，４が対応するパッド１０５，１０６に接続されている。
第１接続電極３は、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側および側面２Ｃ，２Ｅ，２Ｆ側からこの順で有している。すなわち、第１接続電極３は、素子形成面２Ａ上の領域だけでなく、側面２Ｃ，２Ｅ，２Ｆ上の領域においても、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。そのため、第１接続電極３において、Ｎｉ層３３とＡｕ層３５との間にＰｄ層３４が介装されている。第１接続電極３において、Ｎｉ層３３は各接続電極の大部分を占めており、Ｐｄ層３４およびＡｕ層３５は、Ｎｉ層３３に比べて格段に薄く形成されている。Ｎｉ層３３は、チップ部品１が実装基板に実装された際に、各パッド１０５，１０６におけるカソード電極膜１０３およびアノード電極膜１０４（たとえば、各電極膜１０３，１０４のＡｌ）と、はんだとを中継する役割を有している。
一方、第２接続電極４にも同様の構成で、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５が形成されている。第２接続電極４では、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側、側面２Ｄ，２Ｅ，２Ｆ側、および貫通孔６の壁面６６側からこの順で有している。すなわち、第２接続電極４は、素子形成面２Ａ上の領域および側面２Ｄ，２Ｅ，２Ｆ上の領域に加えて、貫通孔の壁面６６上の領域からＮｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。
このように、第１および第２接続電極３，４では、Ｎｉ層３３の表面がＡｕ層３５によって覆われているので、Ｎｉ層３３が酸化することを防止できる。また、第１および第２接続電極３，４では、Ａｕ層３５を薄くすることによってＡｕ層３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３とＡｕ層３５との間に介装されたＰｄ層３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３が外部に露出されて酸化することを防止できる。
そして、第１および第２接続電極３，４のそれぞれでは、Ａｕ層３５が、最表面に露出している。第１接続電極３は、一方の切欠部１２２を介して、この切欠部１２２におけるカソードパッド１０５においてカソード電極膜１０３に対して電気的に接続されている。第２接続電極４は、他方の切欠部１２３を介して、この切欠部１２３におけるアノードパッド１０６においてアノード電極膜１０４に対して電気的に接続されている。第１および第２接続電極３，４のそれぞれでは、Ｎｉ層３３が各パッド１０５，１０６に対して接続されている。これにより、第１および第２接続電極３，４のそれぞれは、各ダイオードセルＤ１０１〜Ｄ１０４に対して電気的に接続されている。
このように、切欠部１２２，１２３が形成された樹脂膜２４およびパッシベーション膜２３は、切欠部１２２，１２３から第１および第２接続電極３，４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において切欠部１２２，１２３からはみ出した（突出した）第１および第２接続電極３，４を介して、チップ部品１と実装基板との間における電気的接続を達成できる。
各ダイオードセルＤ１０１〜Ｄ１０４では、ｐ＋型の基板２とｎ＋型領域１１０との間にｐｎ接合領域１１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ１０１〜Ｄ１０４のｎ＋型領域１１０がカソード電極膜１０３に共通に接続され、ダイオードセルＤ１０１〜Ｄ１０４の共通のｐ型領域であるｐ＋型の基板２がｐ＋型領域１１２を介してアノード電極膜１０４に共通に接続されている。これによって、基板２上に形成された複数のダイオードセルＤ１０１〜Ｄ１０４は、全て並列に接続されている。
図６は、図１に示すチップ部品の内部の電気的構造を示す電気回路図である。ダイオードセルＤ１０１〜Ｄ１０４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側が第１接続電極３（カソード電極膜１０３）によって共通接続され、アノード側が第２接続電極４（アノード電極膜１０４）によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
本実施形態の構成によれば、チップ部品１は複数のダイオードセルＤ１０１〜Ｄ１０４を有しており、各ダイオードセルＤ１０１〜Ｄ１０４がｐｎ接合領域１１１を有している。ｐｎ接合領域１１１は、ダイオードセルＤ１０１〜Ｄ１０４毎に分離されている。そのため、チップ部品１は、ｐｎ接合領域１１１の周囲長、すなわち、基板２におけるｎ＋型領域１１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域１１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１を小型に形成する場合であっても、ｐｎ接合領域１１１の総周囲長を大きくすることができるから、チップ部品１の小型化とＥＳＤ耐量の確保とを両立することができる。
図７は、同面積の基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
次に、図８Ａ〜図８Ｈを参照して、チップ部品１の製造方法について詳説する。
まず、図８Ａに示すように、基板２の元となるｐ＋型の基板３０を用意する。この場合、基板３０の表面３０Ａは、基板２の素子形成面２Ａであり、基板３０の裏面３０Ｂは、基板２の裏面２Ｂである。この基板３０の表面３０Ａ側に、ダイオードセルＤ１０１〜Ｄ１０４が単位素子として、互いに間隔を空けて複数形成される。
基板３０を用意した後、基板３０の表面に熱酸化膜等の絶縁膜１１５が形成され、その上にレジストマスクを形成する。このレジストマスクを介するｎ型不純物（たとえば燐）のイオン注入または拡散によって、ｎ＋型領域１１０が形成される。さらに、ｐ＋型領域１１２に整合する開口を有する別のレジストマスクが形成され、このレジストマスクを介するｐ型不純物（たとえば砒素）のイオン注入または拡散によって、ｐ＋型領域１１２が形成される。これにより、ダイオードセルＤ１０１〜Ｄ１０４が形成される。
レジストマスクを剥離し、必要に応じて絶縁膜１１５を厚膜化（たとえばＣＶＤにより厚膜化）した後、コンタクト孔１１６，１１７に整合する開口を有するさらに別のレジストマスクが絶縁膜１１５の上に形成される。このレジストマスクを介するエッチングによって、絶縁膜１１５にコンタクト孔１１６，１１７が形成される。
次に、図８Ｂに示すように、たとえばスパッタリングによって、カソード電極膜１０３およびアノード電極膜１０４を構成する電極膜が絶縁膜１１５上に形成される。そして、この電極膜上に、スリット１１８に対応する開口パターンを有するレジスト膜が形成され、このレジスト膜を介するエッチングによって、電極膜にスリット１１８が形成される。これにより、前記電極膜がカソード電極膜１０３およびアノード電極膜１０４に分離される。
次に、図８Ｃに示すように、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜（ＳｉＮ膜）等のパッシベーション膜２３が形成され、さらにポリイミド等を塗布することにより樹脂膜２４が形成される。そして、これらのパッシベーション膜２３および樹脂膜２４に対して、フォトリソグラフィを利用したエッチングを施すことにより、切欠部１２２，１２３が形成される。
次に、図８Ｄに示すように、基板３０の表面３０Ａの全域に亘ってレジストパターン４１を形成する。レジストパターン４１には、後述する溝４５および貫通孔用の溝４６を形成すべき領域に、開口４２と、開口４３とが選択的に形成されている。
図９は、図８Ｄの工程において溝４５および貫通孔用の溝４６を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。なお、図９では、説明の便宜上、レジストパターン４１が形成された領域をクロスハッチングで示している。
図９を参照して、レジストパターン４１の開口４２は、直線部分４２Ａ，４２Ｂを含む。直線部分４２Ａ，４２Ｂは、平面視で互いに隣り合うダイオードセルＤ１０１〜Ｄ１０４を含む領域が平面視格子状に配列されるように、互いに直交した状態を保ちながらつながっている。つまり、直線部分４２Ａ，４２Ｂは、ダイオードセルＤ１０１〜Ｄ１０４を含む領域を、チップ部品１となるチップ領域４８として平面視格子状に区画している。
一方、開口４３は、チップ領域４８において、貫通孔用の溝４６（貫通孔６）を形成すべき領域を選択的に露出させるように形成されている。
次に、図８Ｅに示すように、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０を選択的に除去する。これにより、平面視においてレジストパターン４１の開口４２および開口４３と一致する位置には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝４５および貫通孔用の溝４６が形成される。溝４５は、互いに対向する一対の側壁と、当該一対の側壁の下端（基板３０の裏面３０Ｂ側の端）の間を結ぶ底壁とによって区画されている。一方、貫通孔用の溝４６は、４つの壁面と当該４つの壁面の下端（基板３０の裏面３０Ｂ側の端）の間を結ぶ底壁とによって区画されている。
基板３０における溝４５および貫通孔用の溝４６の全体形状は、平面視でレジストパターン４１の開口４２（直線部分４２Ａ，４２Ｂ）および開口４３と一致する形状になっている。基板３０においてダイオードセルＤ１０１〜Ｄ１０４が形成された部分は、チップ部品１の半製品５０である。基板３０の表面３０Ａでは、溝４５に区画された各チップ領域４８に半製品５０が１つずつ位置していて、これらの半製品５０は、行列状に整列配置されている。溝４５および貫通孔用の溝４６が形成された後、レジストパターン４１を除去する。レジストパターン４１を除去した後、ダイオードセルＤ１０１〜Ｄ１０４のプロービング（電気テスト）を実施してもよい。
次に、図８Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７を、基板３０の表面３０Ａの全域に亘って形成する。このとき、溝４５および貫通孔用の溝４６の内周面（前述した側壁や底壁）の全域にも絶縁膜４７が形成される。次に、溝４５および貫通孔用の溝４６の内周面以外の領域に形成された絶縁膜４７を選択的にエッチングする。
次に、図８Ｇに示すように、図１０に示す工程によって、各切欠部１２２，１２３から露出したカソードパッド１０５およびアノードパッド１０６（カソード電極膜１０３およびアノード電極膜１０４）からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａに沿う横方向に成長し、溝４５および貫通孔用の溝４６の側壁上の絶縁膜４７を覆うまで続けられる。これにより、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１および第２接続電極３，４を形成する。
図１０は、第１および第２接続電極３，４の製造工程を説明するための図である。
まず、カソードパッド１０５およびアノードパッド１０６の表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次に、当該表面の酸化膜が除去される（ステップＳ２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（電極膜の）ＡｌがＺｎに置換される（ステップＳ３）。次に、当該表面上のＺｎが硝酸等で剥離されて、各パッド１０５，１０６では、新しいＡｌが露出される（ステップＳ４）。
次に、各パッド１０５，１０６をめっき液に浸けることによって、各パッド１０５，１０６における新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３が形成される（ステップＳ５）。
次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ６）。
次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ７）。これによって、第１および第２接続電極３，４が形成され、形成後の第１および第２接続電極３，４を乾燥させると（ステップＳ８）、第１および第２接続電極３，４の製造工程が完了する。なお、前後するステップの間には、半製品５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
以上のように、第１および第２接続電極３，４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１および第２接続電極３，４を電解めっきによって形成する場合に比べて、第１および第２接続電極３，４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ部品１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１および第２接続電極３，４についての形成位置にずれが生じないので、第１および第２接続電極３，４の形成位置精度を向上して歩留まりを向上できる。
また、この方法では、カソードパッド１０５およびアノードパッド１０６（カソード電極膜１０３およびアノード電極膜１０４）が切欠部１２２，１２３から露出していて、各パッド１０５，１０６から溝４５および貫通孔用の溝４６までめっき成長の妨げになるものがない。そのため、各パッド１０５，１０６から溝４５および貫通孔用の溝４６まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
このように第１および第２接続電極３，４が形成された後に、基板３０が裏面３０Ｂから研削される。
具体的には、図８Ｈに示すように、溝４５および貫通孔用の溝４６を形成した後に、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２を有する支持テープ７１が、粘着面７２において、各半製品５０における第１および第２接続電極３，４側（つまり、表面３０Ａ）に貼着される。これにより、各半製品５０が支持テープ７１に支持される。ここで、支持テープ７１として、たとえば、ラミネートテープを用いることができる。
各半製品５０が支持テープ７１に支持された状態で、基板３０を裏面３０Ｂ側から研削する。研削によって、溝４５および貫通孔用の溝４６の底壁の上面に達するまで基板３０が薄型化されると、隣り合う半製品５０を連結するものがなくなるので、溝４５を境界として基板３０が分割され、貫通孔用の溝４６が基板２の貫通孔６として形成される。これにより、半製品５０が個別に分離してチップ部品１の完成品となる。つまり、溝４５および貫通孔用の溝４６において基板３０が切断（分断）され、これによって、貫通孔６を有する個々のチップ部品１が切り出される。なお、基板３０を裏面３０Ｂ側から溝４５および貫通孔用の溝４６の底壁までエッチングすることによってチップ部品１を切り出しても構わない。
完成した各チップ部品１では、溝４５の側壁をなしていた部分が、基板２の側面２Ｃ〜２Ｆのいずれかとなり、また、貫通孔用の溝４６の側壁をなしていた部分が、貫通孔６の壁面６６となり、また、基板３０の裏面３０Ｂが裏面２Ｂとなる。つまり、エッチングによって溝４５および貫通孔用の溝４６を形成する工程（図８Ｅ参照）は、側面２Ｃ〜２Ｆ、および貫通孔６を形成する工程に含まれる。なお、溝４５および貫通孔用の溝４６に絶縁膜４７の一部は、前述したパッシベーション膜２３の一部となる。
以上のように、溝４５および貫通孔用の溝４６を形成してから基板３０を裏面３０Ｂ側から研削すれば、基板３０に形成された複数のチップ部品１を一斉に個々に分割できる（複数のチップ部品１の個片を一度に得ることができる）とともに、貫通孔６を同時に形成できる。よって、複数のチップ部品１の製造時間の短縮によってチップ部品１の生産性の向上を図ることができる。
なお、完成したチップ部品１における基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。むろん、完成したチップ部品１に対して、ダイオードセルＤ１０１〜Ｄ１０４のプロービング（電気テスト）を実施してもよい。
図１１Ａ〜図１１Ｄは、図８Ｈの工程後におけるチップ部品１の回収工程を示す図解的な断面図である。
図１１Ａでは、個片化された複数のチップ部品１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１１Ｂに示すように、各チップ部品１の基板２の裏面２Ｂに対して、熱発泡シート７３を貼着する。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。
シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。そこで、各チップ部品１の基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図１１Ｃに示すように、支持テープ７１を各チップ部品１から引き剥がして、チップ部品１を熱発泡シート７３に転写する。このとき、支持テープ７１に紫外線を照射すると（図１１Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各チップ部品１から剥がれやすくなる。
次に、熱発泡シート７３を加熱する。これにより、図１１Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各チップ部品１の基板２の裏面２Ｂとの接触面積が小さくなり、全てのチップ部品１が熱発泡シート７３から自然に剥がれる（脱落する）。このように回収されたチップ部品１は、エンボスキャリアテープ（図示せず）に形成された収容空間に収容される。この場合、支持テープ７１または熱発泡シート７３からチップ部品１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ部品１が支持テープ７１にくっついた状態で（図１１Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１からチップ部品１を所定個数ずつ直接引き剥がしてもよい。チップ部品１が収容されたエンボスキャリアテープは、その後、自動実装機に収納される。チップ部品１は、自動実装機に備えられた吸着ノズル７６により吸着されて個々回収され、その後、実装基板９に実装される。
各チップ部品１の回収工程は、図１２Ａ〜図１２Ｃに示す別の方法によっても行うことができる。
図１２Ａ〜図１２Ｃは、図８Ｈの工程後におけるチップ部品１の回収工程（変形例）を示す図解的な断面図である。
図１２Ａでは、図１１Ａと同様に、個片化された複数のチップ部品１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１２Ｂに示すように、各チップ部品１の基板２の裏面２Ｂに転写テープ７７を貼着する。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。そこで、図１２Ｃに示すように、各チップ部品１に転写テープ７７を貼着した後に、支持テープ７１を各チップ部品１から引き剥がす。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図１２Ｂの点線矢印参照）を照射してもよい。
転写テープ７７の両端には、自動実装機に設置されたフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各チップ部品１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各チップ部品１が転写テープ７７から剥がれやすくなる。この状態で、自動実装機の吸着ノズル７６をチップ部品１の素子形成面２Ａ側に向けると、自動実装機（吸着ノズル７６）が発生する吸着力によって、チップ部品１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図１２Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しにチップ部品１を吸着ノズル７６側へ突き上げると、チップ部品１を転写テープ７７から円滑に引き剥がすことができる。
図１３は、チップ部品１が実装基板９に実装された状態の回路アセンブリ１００をチップ部品１の長手方向に沿って切断したときの模式的な断面図である。図１４は、実装基板９に実装された状態のチップ部品１を素子形成面２Ａ側から見た模式的な平面図である。
図１３に示すように、チップ部品１は、実装基板９に実装される。この状態におけるチップ部品１および実装基板９は、回路アセンブリ１００を構成している。図１３における実装基板９の上面は、実装面９Ａである。実装面９Ａには、実装基板９の内部回路（図示せず）に接続された一対（２つ）のランド８８が形成されている。各ランド８８は、たとえば、Ｃｕからなる。各ランド８８の表面には、はんだ１３が当該表面から突出するように設けられている。
自動実装機は、チップ部品１を吸着した状態で吸着ノズル７６を実装基板９まで移動させる。このとき、吸着ノズル７６は、裏面２Ｂの長手方向における略中央部分に吸着する。前述したように、第１および第２接続電極３，４は、チップ部品１の片面（素子形成面２Ａ）および側面２Ｃ〜２Ｆにおける素子形成面２Ａ側の端部だけに設けられており、かつ基板２の貫通孔６は、チップ部品１の略中央部分を避けた位置に形成されている。したがって、基板２の裏面２Ｂの略中央部分には、第１および第２接続電極３，４および貫通孔６（凹凸）がない平坦面（吸着ノズル７６によって吸着される平坦な吸着面）が形成されている。
よって、吸着ノズル７６をチップ部品１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６をチップ部品１に確実に吸着させ、チップ部品１を途中で吸着ノズル７６から脱落させることなく実装基板９上まで搬送できる。実装基板９上では、チップ部品１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を下降させて実装基板９に押し付け、チップ部品１において、第１接続電極３を一方のランド８８のはんだ１３に接触させ、第２接続電極４を他方のランド８８のはんだ１３に接触させる。
次に、リフロー工程により、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極３と当該一方のランド８８とがはんだ１３を介して接合し、第２接続電極４と当該他方のランド８８とがはんだ１３を介して接合する。つまり、二つのランド８８のそれぞれが、第１および第２接続電極３，４において対応する電極にはんだ接合される。これにより、実装基板９へのチップ部品１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。このとき、チップ部品１の外部接続電極として機能する第１および第２接続電極３，４の最表面には、Ａｕ層３５（金メッキ）が形成されている。そのため、チップ部品１を実装基板９に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。
完成状態の回路アセンブリ１００では、チップ部品１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図１４も参照）。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
図１３に示すように、断面視においては、たとえば、第１および第２接続電極３，４は、素子形成面２Ａ上の表面部分と側面２Ｃ〜２Ｆ上の側面部分とが一体的になって略Ｌ字状に形成されている。そのため、図１４に示すように、実装面９Ａ（素子形成面２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００（厳密には、チップ部品１と実装基板９との接合部分）を見てみると、第１接続電極３と一方のランド８８とを接合するはんだ１３は、第１接続電極３の表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４と他方のランド８８とを接合するはんだ１３も、第２接続電極４の表面部分だけでなく、側面部分にも吸着している。
このように、チップ部品１では、第１接続電極３が基板２の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成され、第２接続電極４が基板２の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、基板２の素子形成面２Ａに加えて側面２Ｃ〜２Ｆにも電極が形成されているので、チップ部品１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１および第２接続電極３，４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、図１４に示すように、はんだ１３が基板２の素子形成面２Ａから側面２Ｃ〜２Ｆに回り込むように吸着する。したがって実装状態において、第１接続電極３を側面２Ｃ，２Ｅ，２Ｆではんだ１３によって保持し、第２接続電極４を側面２Ｄ，２Ｅ，２Ｆではんだ１３によって保持することによって、矩形状のチップ部品１の全ての側面２Ｃ〜２Ｆをはんだ１３で固定できる。これにより、チップ部品１の実装形状を安定化させることができる。
チップ部品１が実装基板９に実装された回路アセンブリ１００は、基板外観検査工程を経て「良品」と判定されたものだけが出荷される。基板外観検査工程では、検査装置としての自動光学検査装置（ＡＯＩ：Automatic Optical Inspection Machine）９１によって、判定項目として、実装基板９のはんだ付けの状態検査、チップ部品１の極性検査等が実施される。
図１５は、図１に示すチップ部品１の極性検査工程を説明するための図である。図１６は、実装基板９に実装された状態の参考例に係るチップ部品１０を裏面２Ｂ側から見た模式的な平面図である。なお、図１５は、チップ部品１が実装基板９に実装された状態の回路アセンブリ１００をチップ部品１の長手方向に沿って切断したときの模式的な断面図を示している。
自動光学検査装置９１は、検査対象物に光を照射し、検査対象物から反射された光によって検出された映像情報から「良品」、「不良品」を判定する装置である。より具体的に、図１５に示すように、自動光学検査装置９１における部品検出位置Ｐでは、回路アセンブリ１００の直上に部品認識カメラ１４と、複数の光源１５とが配置されている。複数の光源１５は、当該部品認識カメラ１４の周囲にそれぞれ配置されている。回路アセンブリ１００が部品検出位置Ｐに載置されると、自動光学検査装置９１は、光源１５からチップ部品１の裏面２Ｂに向けて光を斜め方向に照射し、そして、当該チップ部品１の裏面２Ｂによって反射された反射光を部品認識カメラ１４によって検出する。
ここで、図１６に示すように、参考例に係るチップ部品１０には、基板２に貫通孔６が形成されておらず、裏面２Ｂに標印としてのアノードマークＡＭ２が形成（印字）されている。このような標印は、チップ部品１０の裏面２Ｂに紫外線やレーザ等を照射する標印装置によって形成されている。
参考例に係るチップ部品１０の極性検査は、たとえば、アノードマークＡＭ２（標印）が、自動光学検査装置９１の所定位置にある極性検査ウィンドウに予め設定された値以上の色（たとえば、白色や水色等）で検出されるか否かによって行われ、検出された場合に「良品」と判定される。
しかしながら、参考例に係るチップ部品１０は、必ずしも水平な姿勢で実装基板９に実装されるわけではなく、時には傾いた姿勢で実装基板９に実装される場合がある。この場合、その傾斜角度によっては、光源１５から参考例に係るチップ部品１０に照射された光の一部が極性検査ウィンドウ外に反射したり、入射光に対する反射光の波長が変化し、検出される色が設定値以下の色として認識（誤認識）されたりすることがある。その結果、第１および第２接続電極３，４の極性方向が誤っていないにも関わらず、「不良品」と判定されるという不具合がある。このような問題は、参考例に係るチップ部品１０の裏面２Ｂの鏡面性が高いほど顕著になる。
このような誤認識を防止するためには、自動光学検査装置９１の検出系統（部品認識カメラ１４等）や照明系統（光源１５等）を検査対象物毎に最適化して検査精度を上げなければならず、外観検査のために余計な労力が必要になって生産性が低下する。しかも、今後益々小型のチップ部品が要望されるようになると、その労力が過大になってしまう。
これに対して、本発明に係るチップ部品１には、図１および図２に示すように、基板２には、アノードマークＡＭ１としての貫通孔６が形成されている。そのため、チップ部品１が実装基板９に実装された際に、貫通孔６の位置に基づいて第１および第２接続電極３，４のそれぞれの位置を確認することができる。これにより、第１および第２接続電極３，４の極性方向を簡単に判定することができる。しかも、その極性判定は、自動光学検査装置９１で検出される明るさや色合いに基づいて行われるものではなく、実装基板９に対するチップ部品１の傾きが変わっても不変な貫通孔６の形状に基づいて行われる。したがって、極性検査工程において、たとえチップ部品１が傾いた姿勢で実装された実装基板９や、水平な姿勢で実装された実装基板９が混在する場合であっても、貫通孔６（貫通孔６の外観形状）に基づくことによって、実装基板９毎に自動光学検査装置９１の検出系統（部品認識カメラ１４等）を最適化することなしに、安定した品質で極性方向を判定することができる。
また、極性方向を判定するための指標として、チップ部品の表面や裏面に標印を形成する必要がないため、紫外線やレーザ等の照射によってチップ部品に標印を形成するための標印装置を使用する必要もない。そのため、チップ部品の製造工程を簡略化できるとともに、設備投資を削減できる。これにより、生産性の向上を図ることもできる。
また、チップ部品１の裏面２Ｂの鏡面性を高くしても、自動光学検査装置９１から裏面２Ｂに入射した光を効率よく反射させることができる。そのため、実装基板９に対するチップ部品１の傾き具合が異なる様々な実装基板９を検査する場合に、ある傾きを他の傾きと区別するための情報（反射光の明るさや色合い）を、自動光学検査装置９１に良好に反映させることができる。その結果、チップ部品１の傾きを良好に検出することができる。とくに、本発明では、極性方向の判定の指標としてチップ部品１からの反射光の情報を省略できるので、このような裏面２Ｂの鏡面化によってチップ部品１の極性方向の判定精度が低下することを防止することができる。
なお、チップ部品１を実装基板９に実装する際に、自動実装機等による表裏判定工程および極性判定工程を行ってもよい。この場合、チップ部品１には、互いに相異なる形状、面積を有する第１および第２接続電極３，４が形成されているので、第１および第２接続電極３，４の形状に基いて、チップ部品１の表裏判定および極性判定ができる。
以上のように、チップ部品１の構成によれば、生産性の低下を抑制しながら、極性方向を精度よく判定できるので、チップ部品１の極性方向に誤りがなく、信頼性の高い電子回路を有する回路アセンブリ１００を提供できる。また、このような回路アセンブリ１００を含む電子機器を提供できる。
＜第２実施形態＞
図１７は、本発明の第２実施形態に係るチップ部品２０１の構成を説明するための平面図である。図１８は、図１７に示す切断面線XVIII−XVIIIから見た断面図である。
チップ部品２０１は、基板２と、基板２上に形成されたカソード電極膜２３３およびアノード電極膜２３４と、カソード電極膜２３３およびアノード電極膜２３４の間に並列に接続された複数のダイオードセルＤ２０１〜Ｄ２０４とを有している。基板２には、前述の第１実施形態と同様の構成で、貫通孔６が形成されている。
基板２の長手方向の両端部にカソードパッド２３５およびアノードパッド２３６がそれぞれ配置されている。これらのカソードパッド２３５およびアノードパッド２３６の間に矩形形状のダイオードセル領域２３７が設定されている。このダイオードセル領域２３７内に、複数のダイオードセルＤ２０１〜Ｄ２０４が二次元配列されている。本実施形態では、複数のダイオードセルＤ２０１〜Ｄ２０４は、基板２の長手方向および短手方向に沿ってマトリックス状に等間隔で配列されている。
ダイオードセルＤ２０１〜Ｄ２０４は、それぞれ矩形の領域からなり、その矩形の領域の内部に、平面視多角形形状（本実施形態では正八角形形状）のショットキ接合領域２４１を有している。各ショットキ接合領域２４１に接触するように、ショットキメタル２４０が配置されている。すなわち、ショットキメタル２４０は、ショットキ接合領域２４１において基板２にショットキ接合している。
基板２は、本実施形態では、ｐ型シリコン基板２５０と、その上にエピタキシャル成長させられたｎ型エピタキシャル層２５１とを有している。基板２には、図１８に示すように、ｐ型シリコン基板２５０の表面に形成されたｎ型不純物（たとえば砒素）を導入して形成されたｎ＋型埋め込み層２５２が形成されていてもよい。ショットキ接合領域２４１は、ｎ型エピタキシャル層２５１の表面に設定されており、このｎ型エピタキシャル層２５１の表面にショットキメタル２４０が接合されることによって、ショットキ接合が形成されている。ショットキ接合領域２４１の周囲には、コンタクトエッジのリークを抑制するためのガードリング２５３が形成されている。
ショットキメタル２４０は、たとえばＴｉまたはＴｉＮからなっていてもよく、このショットキメタル２４０にＡｉＳｉ合金等の金属膜２４２が積層されてカソード電極膜２３３が構成されている。ショットキメタル２４０は、ダイオードセルＤ２０１〜Ｄ２０４毎に分離されていてもよいが、本実施形態では、複数のダイオードセルＤ２０１〜Ｄ２０４の各ショットキ接合領域２４１に共通に接触するようにショットキメタル２４０が形成されている。
ｎ型エピタキシャル層２５１には、ショットキ接合領域２４１を回避した領域に、ｎ型エピタキシャル層２５１の表面からｎ＋型埋め込み層２５２に達するｎ＋型ウェル２５４が形成されている。そして、ｎ＋型ウェル２５４の表面との間でオーミック接触が形成されるようにアノード電極膜２３４が形成されている。アノード電極膜２３４は、カソード電極膜２３３と同様の構成の電極膜からなっていてもよい。
ｎ型エピタキシャル層２５１の表面には、絶縁膜１１５が形成されている。絶縁膜１１５には、ショットキ接合領域２４１に対応したコンタクト孔２４６と、ｎ＋型ウェル２５４を露出させるコンタクト孔２４７とが形成されている。カソード電極膜２３３は、絶縁膜１１５を覆うように形成されていて、コンタクト孔２４６の内部にまで達し、コンタクト孔２４６内においてｎ型エピタキシャル層２５１との間でショットキ接合を形成している。一方、アノード電極膜２３４は、絶縁膜１１５上に形成されていて、コンタクト孔２４７内に延び、このコンタクト孔２４７内においてｎ＋型ウェル２５４にオーミック接触している。カソード電極膜２３３とアノード電極膜２３４とは、スリット２４８によって分離されている。
パッシベーション膜２３は、前述の第１実施形態と同様の構成で、素子形成面２Ａ（カソード電極膜２３３およびアノード電極膜２３４上）および側面２Ｃ〜２Ｆ、ならびに貫通孔６の壁面６６を覆うように形成されている。さらに、パッシベーション膜２３を覆うように、樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４を貫通して、カソードパッド２３５となるカソード電極膜２３３の表面の一部の領域を露出させる切欠部１２２が形成されている。さらに、パッシベーション膜２３および樹脂膜２４を貫通するように、アノードパッド２３６となるアノード電極膜２３４の表面の一部領域を露出させるように切欠部１２３が形成されている。そして、切欠部１２２，１２３から露出しているカソードパッド２３５およびアノードパッド２３６に、前述の第１実施形態と同様の構成で、第１および第２接続電極３，４が形成されている。
このような構成によって、カソード電極膜２３３は、ダイオードセルＤ２０１〜Ｄ２０４がそれぞれ有するショットキ接合領域２４１に共通に接続されている。また、アノード電極膜２３４は、ｎ＋型ウェル２５４およびｎ＋型埋め込み層２５２を介してｎ型エピタキシャル層２５１に接続されており、したがって、複数のダイオードセルＤ２０１〜Ｄ２０４に形成されたショットキ接合領域２４１に共通に並列接続されていることになる。これにより、複数のダイオードセルＤ２０１〜Ｄ２０４のショットキ接合領域２４１を有する複数のショットキバリアダイオードが、カソード電極膜２３３とアノード電極膜２３４との間に並列に接続されている。
このように、本実施形態においても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、複数のダイオードセルＤ２０１〜Ｄ２０４がそれぞれ互いに分離されたショットキ接合領域２４１を有しているため、ショットキ接合領域２４１の周囲長（ｎ型エピタキシャル層２５１の表面におけるショットキ接合領域２４１の周囲長）の総延長が大きくなる。これによって、電界の集中を抑制できるので、ＥＳＤ耐量を向上することができる。すなわち、チップ部品２０１を小型に形成する場合であっても、ショットキ接合領域２４１の総周囲長を大きくすることができるから、チップ部品２０１の小型化とＥＳＤ耐量の確保とを両立することができる。
＜第３実施形態＞
図１９は、本発明の第３実施形態に係るチップ部品４０１の平面図である。図２０は、図１９に示す切断面線XX−XXから見た断面図である。図２１は、図１９に示す切断面線XXI−XXIから見た断面図である。
第３実施形態に係るチップ部品４０１が、前述の第１実施形態に係るチップ部品１と異なる点は、素子領域５に形成される回路素子として、ダイオードセルＤ１０１〜Ｄ１０４に代えて第１および第２ツェナーダイオードＤ４０１，Ｄ４０２が形成されている点である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図１９〜図２１において、前述の図１〜図１８に示された各部と対応する部分には同一の参照符号を付している。
チップ部品４０１は、基板２（たとえばｐ＋型のシリコン基板）と、基板２に形成された第１ツェナーダイオードＤ４０１と、基板２に形成され、第１ツェナーダイオードＤ４０１に逆直列接続された第２ツェナーダイオードＤ４０２と、第１ツェナーダイオードＤ４０１に接続された第１接続電極３と、第２ツェナーダイオードＤ４０２に接続された第２接続電極４とを含む。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。
第３実施形態に係る素子形成面２Ａの両端部には、第１電極膜４０３に接続された第１接続電極３と、第２電極膜４０４に接続された第２接続電極４とが配置されている。これらの第１および第２接続電極３，４間の素子形成面２Ａに、ダイオード形成領域４０７が設けられている。ダイオード形成領域４０７は、本実施形態では、矩形に形成されている。
図２２は、図１９に示すチップ部品４０１において、第１および第２接続電極３，４ならびにその上に形成された構成を取り除いて、基板２の表面（素子形成面２Ａ）の構造を示す平面図である。
図１９および図２２を参照して、基板２（ｐ＋型の半導体基板）の表層領域には、基板２との間にそれぞれｐｎ接合領域４１１を形成する複数の第１のｎ＋型拡散領域（以下、「第１拡散領域４１０」という）が形成されている。また、基板２の表層領域には、基板２との間にそれぞれｐｎ接合領域４１３を形成する複数の第２のｎ＋型拡散領域（以下、「第２拡散領域４１２」という）が形成されている。
本実施形態では、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これらの４個の拡散領域４１０，４１２は、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。また、これらの４個の拡散領域４１０，４１２は、基板２の短手方向に交差する方向（本実施形態では直交する方向）に延びた長手に形成されている。第１拡散領域４１０および第２拡散領域４１２は、本実施形態では等しい大きさおよび等しい形状に形成されている。具体的には、第１拡散領域４１０および第２拡散領域４１２は、平面視において、基板２の長手方向に長くかつ４隅が切除された略矩形に形成されている。
各第１拡散領域４１０と基板２における第１拡散領域４１０の近傍部とによって、２個のツェナーダイオードＤ４１１，Ｄ４１２が構成され、これらの２個のツェナーダイオードＤ４１１，Ｄ４１２によって第１ツェナーダイオードＤ４０１が構成されている。第１拡散領域４１０はツェナーダイオードＤ４１１，Ｄ４１２毎に分離している。これにより、ツェナーダイオードＤ４１１，Ｄ４１２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１１をそれぞれ有している。
同様に、各第２拡散領域４１２と基板２における第２拡散領域４１２の近傍部とによって、２個のツェナーダイオードＤ４２１，Ｄ４２２が構成され、これらの２個のツェナーダイオードＤ４２１，Ｄ４２２によって第２ツェナーダイオードＤ４０２が構成されている。第２拡散領域４１２はツェナーダイオードＤ４２１，Ｄ４２２毎に分離している。これにより、ツェナーダイオードＤ４２１，Ｄ４２２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１３をそれぞれ有している。
図２０および図２１に示されているように、基板２の素子形成面２Ａには、絶縁膜１１５（図１９では図示省略）が形成されている。絶縁膜１１５には、第１拡散領域４１０の表面をそれぞれ露出させる第１コンタクト孔４１６と、第２拡散領域４１２の表面を露出させる第２コンタクト孔４１７とが形成されている。絶縁膜１１５の表面には、第１電極膜４０３および第２電極膜４０４が形成されている。
第１電極膜４０３は、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１１と、ツェナーダイオードＤ４１２に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１２と、引き出し電極Ｌ４１１，Ｌ４１２（第１引き出し電極）と一体的に形成された第１パッド４０５とを有している。第１パッド４０５は、素子形成面２Ａの一端部に矩形に形成されている。この第１パッド４０５に第１接続電極３が接続されている。このようにして、第１接続電極３は、引き出し電極Ｌ４１１，Ｌ４１２に共通に接続されている。
第２電極膜４０４は、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２１と、ツェナーダイオードＤ４２２に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２２と、引き出し電極Ｌ４２１，Ｌ４２２（第２引き出し電極）と一体的に形成された第２パッド４０６とを有している。第２パッド４０６は、素子形成面２Ａの一端部に矩形に形成されている。この第２パッド４０６に第２接続電極４が接続されている。このようにして、第２接続電極４は、引き出し電極Ｌ４２１，Ｌ４２２に共通に接続されている。第２パッド４０６および第２接続電極４は、第２接続電極４の外部接続部を構成している。
引き出し電極Ｌ４１１は、絶縁膜１１５の表面からツェナーダイオードＤ４１１の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１１の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１１において、第１コンタクト孔４１６内でツェナーダイオードＤ４１１に接合されている部分は、接合部Ｃ４１１を構成している。同様に、引き出し電極Ｌ４１２は、絶縁膜１１５の表面からツェナーダイオードＤ４１２の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１２の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１２において、第１コンタクト孔４１６内でツェナーダイオードＤ４１２に接合されている部分は、接合部Ｃ４１２を構成している。
引き出し電極Ｌ４２１は、絶縁膜１１５の表面からツェナーダイオードＤ４２１の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２１の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２１において、第２コンタクト孔４１７内でツェナーダイオードＤ４２１に接合されている部分は、接合部Ｃ４２１を構成している。同様に、引き出し電極Ｌ４２２は、絶縁膜１１５の表面からツェナーダイオードＤ４２２の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２２の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２２において、第２コンタクト孔４１７内でツェナーダイオードＤ４２２に接合されている部分は、接合部Ｃ４２２を構成している。第１電極膜４０３および第２電極膜４０４は、本実施形態では、同じ材料からなっている。電極膜４０３，４０４としては、本実施形態では、Ａｌ膜が用いられている。
第１電極膜４０３と第２電極膜４０４との間は、スリット４１８によって分離されている。引き出し電極Ｌ４１１は、ツェナーダイオードＤ４１１に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４１２は、ツェナーダイオードＤ４１２に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４１１，Ｌ４１２は、対応する第１拡散領域４１０から第１パッド４０５まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４１１，Ｃ４１２の幅よりも広い。接合部Ｃ４１１，Ｃ４１２の幅は、引き出し電極Ｌ４１１，Ｌ４１２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４１１，Ｌ４１２の先端部は、対応する第１拡散領域４１０の平面形状と整合するように整形されている。引き出し電極Ｌ４１１，Ｌ４１２の基端部は、第１パッド４０５に接続されている。
引き出し電極Ｌ４２１は、ツェナーダイオードＤ４２１に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４２２は、ツェナーダイオードＤ４２２に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４２１，Ｌ４２２は、対応する第２拡散領域４１２からまで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４２１，Ｃ４２２の幅よりも広い。接合部Ｃ４２１，Ｃ４２２の幅は、引き出し電極Ｌ４２１，Ｌ４２２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４２１，Ｌ４２２の先端部は、対応する第２拡散領域４１２の平面形状と整合するように整形されている。引き出し電極Ｌ４２１，Ｌ４２２の基端部は、第２パッド４０６に接続されている。
つまり、第１および第２接続電極３，４は、複数の第１引き出し電極Ｌ４１１，Ｌ４１２および複数の第２引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。また、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、平面視において、互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすこともできる。具体的には、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。なお、スリット４１８は、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２を縁取るように形成されている。
パッシベーション膜２３は、前述の第１実施形態と同様の構成で、素子形成面２Ａ（第１電極膜４０３および第２電極膜４０４上）および側面２Ｃ〜２Ｆを覆うように形成されている。さらに、パッシベーション膜２３を覆うように、樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４を貫通して、第１パッド４０５となる第１電極膜４０３の表面の一部の領域を露出させる切欠部１２２が形成されている。さらに、パッシベーション膜２３および樹脂膜２４を貫通するように、第２パッド４０６となる第２電極膜４０４の表面の一部領域を露出させるように切欠部１２３が形成されている。そして、切欠部１２２，１２３から露出している第１パッド４０５および第２パッド４０６に、前述の第１実施形態と同様の構成で、第１および第２接続電極３，４が形成されている。
パッシベーション膜２３および樹脂膜２４は、第１電極膜４０３の表面(第１パッド４０５)において、チップ部品４０１の保護膜を構成しており、第１引き出し電極Ｌ４１１，Ｌ４１２、第２引き出し電極Ｌ４２１，Ｌ４２２およびｐｎ接合領域４１１，４１３への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップ部品４０１の耐久性の向上に寄与している。
第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０は、第１接続電極３に共通に接続されているとともに、ツェナーダイオードＤ４１１，Ｄ４１２の共通のｐ型領域である基板２に接続されている。これにより、第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２が並列に接続されている。一方、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２は、第２接続電極４に接続されているとともに、ツェナーダイオードＤ４２１，Ｄ４２２の共通のｐ型領域である基板２に接続されている。これにより、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２が並列に接続されている。そして、ツェナーダイオードＤ４２１，Ｄ４２２の並列回路とツェナーダイオードＤ４１１，Ｄ４１２の並列回路とが逆直列接続されており、その逆直列回路によって、双方向ツェナーダイオードが構成されている。
図２３は、図１９に示すチップ部品４０１の内部の電気的構造を示す電気回路図である。第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２のカソードは第１接続電極３に共通接続され、それらのアノードは第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２のアノードに共通接続されている。そして、複数のツェナーダイオードＤ４２１，Ｄ４２２のカソードは、第２接続電極４に共通接続されている。これにより、全体として１つの双方向ツェナーダイオードとして機能する。
本実施形態によれば、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、互いに対称に構成されているので、各電流方向に対する特性を実質的に等しくできる。
図２４Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
図２４Ｂにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
図２４Ａは、図１９に示すチップ部品４０１について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
本実施形態の双方向ツェナーダイオードでは、第１接続電極３を正極とし第２接続電極４を負極として電圧を印加した場合の電圧対電流特性および第２接続電極４を正極とし第１接続電極３を負極として電圧を印加した場合の電圧対電流特性は、ともに図２４Ａに実線で示すような特性となった。つまり、本実施形態の双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が実質的に等しくなった。
本実施形態の構成によれば、チップ部品４０１は、第１ツェナーダイオードＤ４０１と第２ツェナーダイオードＤ４０２とを有している。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２（第１拡散領域４１０）を有しており、各ツェナーダイオードＤ４１１，Ｄ４１２がｐｎ接合領域４１１を有している。ｐｎ接合領域４１１は、ツェナーダイオードＤ４１１，Ｄ４１２毎に分離されている。そのため、「第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長」、すなわち、基板２における第１拡散領域４１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１１の近傍における電界の集中を回避し、その分散を図ることができるので、第１ツェナーダイオードＤ４０１のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品４０１を小型に形成する場合であっても、ｐｎ接合領域４１１の総周囲長を大きくできるから、チップ部品４０１の小型化とＥＳＤ耐量の確保とを両立できる。
同様に、第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２（第２拡散領域４１２）を有しており、各ツェナーダイオードＤ４２１，Ｄ４２２がｐｎ接合領域４１３を有している。ｐｎ接合領域４１３は、ツェナーダイオードＤ４２１，Ｄ４２２毎に分離されている。そのため、「第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長」、すなわち、基板２におけるｐｎ接合領域４１３の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１３の近傍における電界の集中を回避し、その分散を図ることができるので、第２ツェナーダイオードＤ４０２のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品４０１を小型に形成する場合であっても、ｐｎ接合領域４１３の総周囲長を大きくできるから、チップ部品４０１の小型化とＥＳＤ耐量の確保とを両立できる。
本実施形態では、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１および第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の各周囲長は、４００μｍ以上でかつ１５００μｍ以下に形成されている。前記各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
前記各周囲長が４００μｍ以上に形成されているので、後に図２５を用いて説明するように、ＥＳＤ耐量の大きい双方向ツェナーダイオードチップを実現できる。また、前記各周囲長が１５００μｍ以下に形成されているので、後に図２６を用いて説明するように、第１接続電極３と第２接続電極４との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現できる。より具体的には、端子間容量が３０［ｐＦ］以下の双方向ツェナーダイオードチップを実現できる。各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
図２５は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前記実施形態と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。したがって、各サンプルにおいて、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長と第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長とは略同じになる。
図２５の横軸は、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を４００μｍ以上に形成した場合に、目標値である８キロボルト以上のＥＳＤ耐量を実現することができた。
図２６は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前記実施形態と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。
図２６の横軸は、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、端子間容量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を１５００μｍ以下に形成した場合に、目標値である３０［ｐＦ］以下の端子間容量を実現することができた。
さらに、本実施形態では、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２の幅が、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２から第１パッド４０５までの間の至るところで、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
さらに、基板２の一方の表面である素子形成面２Ａに第１および第２接続電極３，４の第１および第２接続電極３，４がいずれも形成されている。そこで、前述の第１実施形態において説明したように、素子形成面２Ａを実装基板９に対向させて、第１および第２接続電極３，４をはんだ１３によって実装基板９上に接合することにより、チップ部品４０１を実装基板９上に表面実装した回路アセンブリを構成できる（図１３参照）。すなわち、フリップチップ接続型のチップ部品４０１を提供することができ、素子形成面２Ａを実装基板９の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップ部品４０１を実装基板９に接続できる。これによって、実装基板９上におけるチップ部品４０１の占有空間を小さくできる。とくに、実装基板９上におけるチップ部品４０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、本実施形態では、基板２上に絶縁膜１１５が形成されており、その絶縁膜１１５に形成された第１コンタクト孔４１６を介してツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０に引き出し電極Ｌ４１１，Ｌ４１２の接合部Ｃ４１１，Ｃ４１２が接続されている。そして、第１コンタクト孔４１６の外の領域において絶縁膜１１５上に第１パッド４０５が配置されている。つまり、ｐｎ接合領域４１１の直上から離れた位置に第１パッド４０５が設けられている。
同様に、絶縁膜１１５に形成された第２コンタクト孔４１７を介してツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２に引き出し電極Ｌ４２１，Ｌ４２２の接合部Ｃ４２１，Ｃ４２２が接続されている。そして、第２コンタクト孔４１７の外の領域において絶縁膜１１５上に第２パッド４０６が配置されている。第２パッド４０６もまた、ｐｎ接合領域４１３の直上から離れた位置にある。これにより、チップ部品４０１を実装基板９に実装するときに、ｐｎ接合領域４１１，４１３に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域４１１，４１３の破壊を回避できるので、外力に対する耐久性に優れた双方向ツェナーダイオードチップを実現できる。
このようなチップ部品４０１は、前述の第１実施形態におけるダイオードセルＤ１０１〜Ｄ１０４の形成工程に代えて、第１および第２ツェナーダイオードＤ４０１，Ｄ４０２を形成する工程を実行することにより得ることができる。以下、図２７を参照して、前述の第１実施形態の製造工程と異なる点について詳説する。
図２７は、図１９に示すチップ部品４０１の製造工程の一例を説明するためのフローチャートである。
まず、基板２の元基板としてのｐ＋型の基板（第１実施形態における基板３０に相当する）が用意される。基板の表面は素子形成面であり、基板２の素子形成面２Ａに対応している。素子形成面には、複数のチップ部品４０１に対応した複数の双方向ツェナーダイオードチップ領域が、マトリクス状に配列されて設定されている。次に、基板の素子形成面に、絶縁膜１１５が形成され（ステップＳ１０）、その上にレジストマスクが形成される（ステップＳ１１）。このレジストマスクを用いたエッチングによって、第１拡散領域４１０および第２拡散領域４１２に対応する開口が絶縁膜１１５に形成される（ステップＳ１２）。
さらに、レジストマスクを剥離した後に、絶縁膜１１５に形成された開口から露出する基板の表層部にｎ型不純物が導入される（ステップＳ１３）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、基板を拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜１１５の開口内で露出する基板の表面に燐を堆積させる処理である。必要に応じて絶縁膜１１５を厚膜化した後（ステップＳ１４）、基板に導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ステップＳ１５）。これにより、基板の表層部に第１拡散領域４１０および第２拡散領域４１２が形成される。
次に、コンタクト孔４１６，４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜１１５の上に形成される（ステップＳ１６）。このレジストマスクを介するエッチングによって、絶縁膜１１５にコンタクト孔４１６，４１７が形成される（ステップＳ１７）、その後、レジストマスクが剥離される。
次に、たとえばスパッタリングによって、第１電極膜４０３および第２電極膜４０４を構成する電極膜が絶縁膜１１５上に形成される（ステップＳ１８）。本実施形態では、Ａｌからなる電極膜が形成される。そして、この電極膜上に、スリット４１８に対応する開口パターンを有する別のレジストマスクが形成され（ステップＳ１９）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット４１８が形成される（ステップＳ２０）。これにより、電極膜が、第１電極膜４０３および第２電極膜４０４に分離される。
次に、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜２３が形成され（ステップＳ２１）、さらにポリイミド等を塗布することにより樹脂膜２４が形成される（ステップＳ２２）。たとえば、感光性を付与したポリイミドが塗布され、切欠部１２２，１２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＳ２３）。これにより、第１電極膜４０３および第２電極膜４０４の表面を選択的に露出させる切欠部１２２，１２３を有する樹脂膜２４が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ステップＳ２４）。そして、樹脂膜２４をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、切欠部１２２，１２３が形成される（ステップＳ２５）。
その後、前述の第１実施形態で述べた方法（図８Ｄ〜図８Ｈ参照）に倣って第１電極膜４０３および第２電極膜４０４に接続されるように、外部接続電極としての第１および第２接続電極３，４が形成されて、基板が個片化される。これにより、前述の構造のチップ部品４０１を得ることができる。
本実施形態では、基板２がｐ型の半導体基板からなっているので、基板２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体基板は抵抗率の面内ばらつきが大きいので、ｎ型の半導体基板を用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、基板の元となるインゴット（たとえばシリコンインゴット）を形成するときに、基板の中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型の半導体基板は抵抗率の面内ばらつきが少ない。したがって、ｐ型の半導体基板を用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードを基板のいずれの箇所からも切り出すことができる。よって、ｐ型の半導体基板として基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図２８Ａ〜図２８Ｅは、それぞれ図１９に示すチップ部品４０１の第１〜第６変形例を示す平面図である。図２８Ａ〜図２８Ｅは、図１９に対応する平面図を示している。図２８Ａ〜図２８Ｅにおいて、図１９に示された各部に対応する部分には、図１９と同一の参照符号を付して示す。
図２８Ａに示すチップ部品４０１Ａでは、第１拡散領域４１０および第２拡散領域４１２は１個ずつ形成されている。第１ツェナーダイオードＤ４０１は、第１拡散領域４１０に対応する１個のツェナーダイオードから構成されている。第２ツェナーダイオードＤ４０２は、第２拡散領域４１２に対応する１個のツェナーダイオードから構成されている。第１拡散領域４１０および第２拡散領域４１２とは、基板２の長手方向に長い略矩形であり、基板２の短手方向に間隔をおいて配置されている。第１拡散領域４１０および第２拡散領域４１２の長手方向の長さは、比較的短く（第１パッド４０５と第２パッド４０６との間隔の１／２より短く）形成されている。第１拡散領域４１０および第２拡散領域４１２の間隔は、拡散領域４１０，４１２の幅よりも短く設定されている。
第１接続電極３には、第１拡散領域４１０に対応した１個の引き出し電極Ｌ４１１が形成されている。同様に、第２接続電極４には、第２拡散領域４１２に対応した１個の引き出し電極Ｌ４２１が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１と引き出し電極Ｌ４２１が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１と第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図２８Ｂに示すチップ部品４０１Ｂでは、図２８Ａに示すチップ部品４０１Ａと同様に、第１ツェナーダイオードＤ４０１および第２ツェナーダイオードＤ４０２は、それぞれ１個のツェナーダイオードから構成されている。図２８Ｂに示すチップ部品４０１Ｂでは、第１拡散領域４１０および第２拡散領域４１２の長手方向の長さおよび引き出し電極Ｌ４１１，Ｌ４２１の長さが、図２８Ａに示すチップ部品４０１Ａのそれらに比べて大きく（第１パッド４０５と第２パッド４０６との間隔の１／２より長く）形成されている。
図２８Ｃに示すチップ部品４０１Ｃでは、第１拡散領域４１０および第２拡散領域４１２は４個ずつ形成されている。これら８個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した４個のツェナーダイオードＤ４１１〜Ｄ４１４から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した４個のツェナーダイオードＤ４２１〜Ｄ４２４から構成されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した４個の引き出し電極Ｌ４１１〜Ｌ４１４が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した４個の引き出し電極Ｌ４２１〜Ｌ４２４が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１〜Ｌ４１４と引き出し電極Ｌ４２１〜Ｌ４２４が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１〜Ｌ４１４と第２引き出し電極Ｌ４２１〜Ｌ４２４の隣り合うものどうし（Ｌ４２４とＬ４１１，Ｌ４２３とＬ４１２，Ｌ４２２とＬ４１３，Ｌ４２１とＬ４１４）が略同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向中央に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図２８Ｄに示すチップ部品４０１Ｄでは、図１９の実施形態と同様に、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これら４個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互に配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。これらの４個のダイオードは、素子形成面２Ａにおいて、その短辺方向に、Ｄ４２２，Ｄ４１１，Ｄ４２１，Ｄ４１２の順に並んで配置されている。
ツェナーダイオードＤ４２２に対応した第２拡散領域４１２とツェナーダイオードＤ４１１に対応した第１拡散領域４１０とは、素子形成面２Ａの一方の長辺寄りの部分に互いに隣接して配置されている。ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とツェナーダイオードＤ４１２に対応した第１拡散領域４１０とは、素子形成面２Ａの他方の長辺寄りの部分に互いに隣接して配置されている。つまり、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０と、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とは、大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１，Ｌ４１２と引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ中央長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図２８Ｅに示すチップ部品４０１Ｅでは、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。各第１拡散領域４１０および各第２拡散領域４１２は、第１拡散領域４１０の長手方向に長い略矩形である。一方の第２拡散領域４１２は素子形成面２Ａの一方の長辺寄りの部分に形成され、他方の第２拡散領域４１２は素子形成面２Ａの他方の長辺寄りの部分に形成されている。２個の第１拡散領域４１０は、２個の第２拡散領域４１２の間の領域において、各第２拡散領域４１２にそれぞれ隣接して形成されている。つまり、２個の第１拡散領域４１０は大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されており、それらの外側に第２拡散領域４１２が１個ずつ配置されている。
第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図２８Ｅに示すチップ部品４０１Ｅでは、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１とは、それらの間の所定の点を中心して互いに点対称に構成されている。また、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とは、それらの間の所定の点を中心して互いに点対称に構成されている。このように、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、部分的に対称な構造の組み合わせから構成されている場合にも、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが実質的に対称に構成されているとみなすことができる。
図２８Ｆに示すチップ部品４０１Ｆでは、基板２の表層領域に、複数の第１拡散領域４１０が離散的に配置されているとともに、複数の第２拡散領域４１２が離散的に配置されている。第１拡散領域４１０および第２拡散領域４１２は、平面視で同じ大きさの円形に形成されている。複数の第１拡散領域４１０は、素子形成面２Ａの幅中央と一方の長辺との間の領域に配置されており、複数の第２拡散領域４１２は素子形成面２Ａの幅中央と他方の長辺との間の領域に配置されている。そして、第１接続電極３は、複数の第１拡散領域４１０に共通接続された１つの引き出し電極Ｌ４１１を有している。同様に、第２接続電極４は、複数の第２拡散領域４１２に共通接続された１つの引き出し電極Ｌ４２１を有している。この変形例においても、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１拡散領域４１０および第２拡散領域４１２の平面視での形状は、三角形、四角形、それ以外の多角形等の任意の形状であってもよい。また、素子形成面２Ａの幅中央と一方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第１拡散領域４１０が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第１拡散領域４１０が引き出し電極Ｌ４１１に共通接続されていてもよい。この場合、素子形成面２Ａの幅中央と他方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第２拡散領域４１２が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第２拡散領域４１２が引き出し電極Ｌ４２１に共通接続される。
＜第４実施形態＞
図２９Ａは、本発明の第４実施形態に係るチップ部品５０１の構成を説明するための模式的な斜視図である。
第４実施形態に係るチップ部品５０１が、前述の第１実施形態に係るチップ部品１と異なる点は、一つの基板５０２に二つの回路素子が形成されている点（すなわち、素子領域５が一つの基板５０２上に二つの素子領域５０５を含んでいる点）である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図２９Ａにおいて、前述の図１〜図２８Ｆに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。以下では、チップ部品５０１を「複合チップ部品５０１」という。なお、図２９Ａでは、説明の便宜上、後述する第１および第２接続電極５０３，５０４をクロスハッチングで示している。
複合チップ部品５０１は、共通の基板５０２上に、前述の第１〜第３実施形態に係るダイオードを選択的に搭載したベアチップである。基板５０２の二つの素子領域５０５のいずれか一方または双方に前述の第１〜第３実施形態に係るダイオードを搭載してもよいし、いずれか一方の素子領域５０５に前述の第１〜第３実施形態に係るダイオードを搭載しつつ、抵抗素子、キャパシタ素子、ヒューズ素子等を含む回路素子を他方の素子領域５０５に選択的に搭載してもよい。なお、各素子領域５０５は、その境界領域５０７に対して左右対称となるように互いに隣り合って配置されている。
複合チップ部品５０１の平面形状は、二つの回路素子の並び方向（以下、基板５０２の横方向）に沿う辺（横辺５８２）および横辺５８２に直交する辺（縦辺５８１）を有する四角形である。複合チップ部品５０１の平面寸法は、たとえば、縦辺５８１に沿う長さＬ５＝約０．６ｍｍ以下、幅Ｗ５＝約０．３ｍｍ以下である０６０３サイズの二つの回路素子の組み合わせによって、０６０６サイズとされている。
むろん、複合チップ部品５０１の平面寸法はこれに限るものではなく、たとえば、縦辺５８１に沿う長さＬ５＝約０．４ｍｍ以下、幅Ｗ５＝約０．２ｍｍ以下である０４０２サイズの素子の組み合わせによって、０４０４サイズとされていてもよし、縦辺５８１に沿う長さＬ５＝約０．３ｍｍ以下、幅Ｗ５＝約０．１５ｍｍ以下である０３０１５サイズの素子の組み合わせによって、０３０３サイズとされていてもよい。また、複合チップ部品５０１の厚さＴ５は約０．１ｍｍであり、互いに隣り合う二つの回路素子との間の境界領域５０７の幅は約０．０３ｍｍであることが好ましい。
複合チップ部品５０１は、基板（前述の第１実施形態における基板３０に相当する）上に多数個の複合チップ部品５０１を形成するためのチップ領域を格子状に形成してから当該基板に溝（溝４５，４６に相当する）を形成した後、裏面研磨（または当該基板を溝で分断）して個々の複合チップ部品５０１に分離することによって得られる。
基板５０２は、略直方体のチップ形状である。基板５０２の材料は、前述の第１〜第３実施形態における基板２の材料と同じである。基板５０２において図２９Ａにおける上面をなす一つの表面は、素子形成面５０２Ａである。素子形成面５０２Ａは、基板５０２において素子が形成される表面であり、略長方形状である。基板５０２の厚さ方向において素子形成面５０２Ａとは反対側の面は、裏面５０２Ｂである。素子形成面５０２Ａと裏面５０２Ｂとは、略同寸法かつ同形状であり、互いに平行である。素子形成面５０２Ａにおける一対の縦辺５８１および横辺５８２によって区画された四角形状の縁を、周縁部５８５ということにし、裏面５０２Ｂにおける一対の縦辺５８１および横辺５８２によって区画された四角形状の縁を、周縁部５９０ということにする。素子形成面５０２Ａ（裏面５０２Ｂ）に直交する法線方向から見ると、周縁部５８５と周縁部５９０とは、重なっている（後述する図６３Ｃ，６３Ｄ参照）。
基板５０２は、素子形成面５０２Ａおよび裏面５０２Ｂ以外の表面として、複数の側面（側面５０２Ｃ、側面５０２Ｄ、側面５０２Ｅおよび側面５０２Ｆ）を有している。当該複数の側面５０２Ｃ〜５０２Ｆは、素子形成面５０２Ａおよび裏面５０２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面５０２Ａおよび裏面５０２Ｂの間を繋いでいる。
側面５０２Ｃは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向に直交する縦方向（以下、基板５０２の縦方向）の一方側（図６３Ａにおける左手前側）の横辺５８２間に架設されていて、側面５０２Ｄは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の縦方向の他方側（図６３Ａにおける右奥側）の横辺５８２間に架設されている。側面５０２Ｃおよび側面５０２Ｄは、当該縦方向における基板５０２の両端面である。
側面５０２Ｅは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向一方側（図６３Ａにおける左奥側）の縦辺５８１間に架設されていて、側面５０２Ｆは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向他方側（図６３Ａにおける右手前側）の縦辺５８１間に架設されている。側面５０２Ｅおよび側面５０２Ｆは、当該横方向における基板５０２の両端面である。
側面５０２Ｃおよび側面５０２Ｄのそれぞれは、側面５０２Ｅおよび側面５０２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面５０２Ａ〜側面５０２Ｆにおいて隣り合うもの同士が直角をなしている。
素子形成面５０２Ａは、第１接続電極５０３が形成される一端部と、第２接続電極５０４が形成される他端部とを含む。素子形成面５０２Ａの一端部は、基板５０２の側面５０２Ｄ側の端部であり、素子形成面５０２Ａの他端部は、基板５０２の側面５０２Ｃ側の端部である。素子形成面５０２Ａの他端部には、貫通孔５０６が選択的に形成されている。貫通孔５０６は、基板５０２を素子形成面５０２Ａから厚さ方向に向かって裏面５０２Ｂを貫通している。本実施形態では、各第２接続電極５０４が形成される部分に、１つずつ貫通孔５０６が形成されている例を示している。
貫通孔５０６は、平面視略矩形状に形成されており、隣接する面同士が互いに直角に交わる４つの壁面５６６を有している。４つの壁面５６６は、素子形成面５０２Ａと裏面５０２Ｂとの間に架設されており、基板５０２の素子形成面５０２Ａおよび裏面５０２Ｂと直角をなすように形成されている。貫通孔５０６の基板５０２の縦辺５８１に沿う方向の長さは、０．０２５μｍ〜０．０５ｍｍであり、貫通孔５０６の横辺５８２に沿う方向の長さは、より具体的には、０．５μｍ〜０．１ｍｍであることが好ましい。
基板５０２では、素子形成面５０２Ａ、側面５０２Ｃ〜５０２Ｆ、および貫通孔５０６の壁面５６６のそれぞれの全域がパッシベーション膜５２３で覆われている。そのため、厳密には、図２９Ａでは、素子形成面５０２Ａ、側面５０２Ｃ〜５０２Ｆ、および貫通孔５０６の壁面５６６のそれぞれの全域は、パッシベーション膜５２３の内側（裏側）に位置していて、外部に露出されていない。さらに、複合チップ部品５０１は、樹脂膜５２４を有している。樹脂膜５２４は、素子形成面５０２Ａ上のパッシベーション膜５２３の全域（周縁部５８５およびその内側領域）を覆っている。パッシベーション膜５２３および樹脂膜５２４については、基板２が基板５０２となっている点において異なるが、前述の第１〜第３実施形態において説明したパッシベーション膜２３および樹脂膜２４と概ね同様の構成で形成されているので、その説明を省略する。
第１および第２接続電極５０３，５０４は、素子形成面５０２Ａの一端部と、他端部とに配置されており、互いに間隔を開けて形成されている。
第１接続電極５０３は、平面視における４辺をなす一対の長辺５０３Ａおよび一対の短辺５０３Ｂ、ならびに周縁部５８６を有している。第１接続電極５０３の長辺５０３Ａと短辺５０３Ｂとは平面視において直交している。第１接続電極５０３の周縁部５８６は、基板５０２の素子形成面５０２Ａ上において周縁部５８５を覆うように、素子形成面５０２Ａおよび側面５０２Ｃ，５０２Ｅ，５０２Ｆに跨るように一体的に形成されている。本実施形態では、周縁部５８６は、基板５０２の側面５０２Ｃ，５０２Ｅ，５０２Ｆ同士が交わる各コーナー部５１１を覆うように形成されている。
一方、第２接続電極５０４は、平面視における４辺をなす一対の長辺５０４Ａおよび一対の短辺５０４Ｂと、周縁部５８７と、開口部５６３とを含む。第２接続電極５０４の長辺５０４Ａと短辺５０４Ｂとは平面視において直交している。第２接続電極５０４の周縁部５８７は、基板５０２の素子形成面５０２Ａ上において周縁部５８５を覆うように、素子形成面５０２Ａおよび側面５０２Ｄ，５０２Ｅ，５０２Ｆに跨るように一体的に形成されている。本実施形態では、周縁部５８７は、基板５０２の側面５０２Ｄ，５０２Ｅ，５０２Ｆ同士が交わる各コーナー部５１１を覆うように形成されている。
本実施形態では、第２接続電極５０４の中央部に開口部５６３が形成されている。すなわち、前述の貫通孔５０６は、第２接続電極５０４の中央部に開口部５６３が形成される部分に形成されている。開口部５６３は、基板５０２に形成された貫通孔５０６の壁面５６６を覆うように、素子形成面５０２Ａおよび当該壁面５６６に跨るように一体的に形成されている。これにより、第２接続電極５０４における貫通孔５０６が形成された領域は、貫通孔５０６と同程度の大きさの開口部５６３によって開放されており、貫通孔５０６（貫通孔５０６の壁面５６６）が当該開口部５６３から外部に露出している。
なお、基板５０２は、各コーナー部５１１が平面視で面取りされたラウンド形状となっていてもよい。この場合、複合チップ部品５０１の製造工程や実装時におけるチッピングを抑制できる構造となる。
このような複合チップ部品５０１の素子領域５０５には、第１接続電極５０３にカソード側が接続されるように、また、第２接続電極５０４にアノード側が接続されるように、ダイオードが形成される。したがって、本実施形態における貫通孔５０６は、複合チップ部品５０１の極性方向を示すアノードマークＡＭ１として機能する。
図２９Ｂは、図２９Ａの複合チップ部品５０１が実装基板９に実装された状態の回路アセンブリ１００の模式的な断面図である。図２９Ｃは、図２９Ｂの回路アセンブリ１００を複合チップ部品５０１の裏面５０２Ｂ側から見た模式的な平面図である。図２９Ｄは、図２９Ｂの回路アセンブリ１００を複合チップ部品５０１の素子形成面５０２Ａ側から見た模式的な平面図である。図２９Ｅは、二つのチップ部品が実装基板に実装された状態を示す図である。なお、図２９Ｂ〜図２９Ｅでは、要部のみ示している。また、図２９Ｃでは、各ランド５８８が形成されている領域をクロスハッチングで示している。
図２９Ｂ〜図２９Ｄに示すように、複合チップ部品５０１は、実装基板９に実装される。この状態における複合チップ部品５０１および実装基板９は、回路アセンブリ１００を構成している。
図２９Ｂに示すように、実装基板９の上面は、実装面９Ａである。実装面９Ａには、複合チップ部品５０１用の実装領域５８９が区画されている。実装領域５８９は、本実施形態では、図２９Ｃおよび図２９Ｄに示すように、平面視正方形状に形成されており、ランド５８８が配置されたランド領域５９２と、ランド領域５９２を取り囲むソルダレジスト領域５９３とを含む。
ランド領域５９２は、たとえば、複合チップ部品５０１が０３０１５サイズの二つの回路素子を一つずつ備えるペアチップである場合、４１０μｍ×４１０μｍの平面サイズを有する四角形（正方形）状である。つまり、ランド領域５９２の一辺の長さＬ５０１＝４１０μｍである。一方、ソルダレジスト領域５９３は、そのランド領域５９２を縁取るように、たとえば幅Ｌ５０２が２５μｍの四角環状に形成されている。
ランド５８８は、ランド領域５９２の四隅に一つずつ、合計４つ配置されている。本実施形態では、各ランド５８８は、ランド領域５９２を区画する各辺から一定の間隔を空けた位置に設けられている。たとえば、ランド領域５９２の各辺から各ランド５８８までの間隔は、２５μｍである。また、互いに隣り合うランド５８８の間には、８０μｍの間隔が設けられている。各ランド５８８は、たとえばＣｕからなり、実装基板９の内部回路（図示せず）に接続されている。各ランド５８８の表面には、図２９Ｂに示すように、はんだ１３が当該表面から突出するように設けられている。
複合チップ部品５０１を実装基板９に実装する場合、図２９Ｂに示すように、自動実装機（図示せず）の吸着ノズル７６を複合チップ部品５０１の裏面５０２Ｂに吸着してから吸着ノズル７６を動かすことによって、複合チップ部品５０１を搬送する。このとき、吸着ノズル７６は、裏面５０２Ｂにおける基板５０２の縦方向略中央部分に吸着する。前述したように、第１接続電極５０３および第２接続電極５０４は、複合チップ部品５０１の片面（素子形成面５０２Ａ）および側面５０２Ｃ〜５０２Ｆにおける素子形成面５０２Ａ側の端部だけに設けられており、かつ基板５０２の貫通孔５０６は、複合チップ部品５０１の略中央部分を避けた位置に形成されている。したがって、基板５０２の裏面５０２Ｂの略中央部分には、第１および第２接続電極５０３，５０４および貫通孔５０６（凹凸）がない平坦面（吸着ノズル７６によって吸着される平坦な吸着面）が形成されている。
よって、吸着ノズル７６を複合チップ部品５０１に吸着して移動させる場合に、平坦な裏面５０２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面５０２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６を複合チップ部品５０１に確実に吸着させ、複合チップ部品５０１を途中で吸着ノズル７６から脱落させることなく確実に搬送できる。
また、複合チップ部品５０１が二つの回路素子を一対備えるペアチップであるため、たとえば前述の第１〜第３実施形態に係るダイオードを一つだけ搭載した二つのチップ部品を２回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品のチップ部品に比べて、チップ一つ当たりの裏面面積を２つ分以上に大きくできるので、吸着ノズル７６による吸着動作を安定させることができる。
そして、複合チップ部品５０１を吸着した吸着ノズル７６を実装基板９まで移動させる。このとき、複合チップ部品５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、複合チップ部品５０１において、第１接続電極５０３および第２接続電極５０４を、各ランド５８８のはんだ１３に接触させる。
次に、リフロー工程によってはんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極５０３および第２接続電極５０４と、ランド５８８とがはんだ１３を介して接合する。つまり、各ランド５８８が、第１接続電極５０３および第２接続電極５０４において対応する電極にはんだ接合される。これにより、実装基板９への複合チップ部品５０１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。
完成状態の回路アセンブリ１００では、複合チップ部品５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている。当該隙間の寸法は、第１および第２接続電極５０３，５０４において素子形成面５０２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
この回路アセンブリ１００では、第１および第２接続電極５０３，５０４の周縁部５８６，５８７が、基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆ（図２９Ｂでは、側面５０２Ｃ，５０２Ｄのみ図示）に跨って形成されている。そのため、複合チップ部品５０１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１および第２接続電極５０３，５０４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、実装状態において、少なくとも基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆの二方向からチップ部品を保持できる。そのため、チップ部品１の実装形状を安定させることができる。しかも、実装基板９へ実装後のチップ部品１を４つのランド５８８によって四点支持できるため、実装形状を一層安定させることができる。
また、複合チップ部品５０１が、０３０１５サイズの二つの回路素子を一対備えるペアチップである。そのため、複合チップ部品５０１用の実装領域５８９の面積を、従来に比べて大幅に縮小できる。
たとえば、本実施形態では、実装領域５８９の面積は、図２９Ｃを参照して、Ｌ５０３×Ｌ５０３＝（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）×（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）＝（２５＋４１０＋２５）×（２５＋４１０＋２５）＝２１１６００μｍ２で済む。
一方、図２９Ｅに示すように、従来作製可能な最小サイズである０４０２サイズの単品チップ部品５５０を二つ実装基板９の実装面９Ａに実装する場合には、３１９０００μｍ２の実装領域５５１が必要であった。これから、本実施形態の実装領域５８９と、従来の実装領域５５１との面積を比較すると、本実施形態の構成では、約３４％も実装面積を縮小できることが分かる。
なお、図２９Ｅの実装領域５５１の面積は、ランド５５４が配置された各単品チップ部品５５０の実装エリア５５２の横幅Ｌ５０４＝２５０μｍ、隣り合う実装エリア５５２の間隔Ｌ５０５＝３０μｍ、実装領域５５１の外周を構成するソルダレジスト領域の幅Ｌ５０６＝２５μｍ、および実装エリア５５２の長さＬ５０７＝５００μｍに基づき、（Ｌ５０６＋Ｌ５０４＋Ｌ５０５＋Ｌ５０４＋Ｌ５０６）×（Ｌ５０６＋Ｌ５０７＋Ｌ５０６）＝（２５＋２５０＋３０＋２５０＋２５）×（２５＋５００＋２５）＝３１９０００μｍ２として算出した。
＜第５実施形態＞
図３０は、本発明の第５実施形態に係るチップ部品５４１の構成を説明するための平面図である。
第５実施形態に係るチップ部品５４１が、第１実施形態に係るチップ部品１と異なる点は、素子形成面２Ａの他端部において、貫通孔５４６が、第２接続電極４の中央部を避けた位置に形成されている点、および第２接続電極４の中央部には貫通孔が形成されていない平坦部７が形成されている点である。その他の構成は、前述の第１実施形態の構成と同様であるので、同一の符号を付して、説明を省略する。
本実施形態では、素子形成面２Ａの他端部（基板２の側面２Ｄ側の端部）側において、基板２の側面２Ｄと側面２Ｅとが交わる角部に近い部分に貫通孔５４６が形成されている。第２接続電極４は、第２接続電極４の中央部を避けた位置で貫通孔５４６と重なっている。第２接続電極４の貫通孔５４６と重なる部分には、開口部６３が形成されている。一方、第２接続電極４の中央部には開口部６３（貫通孔５４６）が形成されていない平坦部７が形成されている。
このような構成であっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
また、このような貫通孔５４６は、前述の第１実施形態において説明した図８Ａ〜図８Ｈの工程と同様の工程で形成することができる。より具体的には、図９において説明したレジストパターン４１の開口４３を、貫通孔５４６を形成すべき領域に形成すれば良い。また、第２接続電極４の中央部に平坦部７が形成されるので、チップ部品５４１の製造工程では、図３１および図３２を参照して説明するように、良好にプロービングを実施できる。
図３１および図３２は、図３０に示すチップ部品５４１の一製造方法を示す断面図である。
図３１に示すように、前述の第１実施形態における図８Ｅの工程後、図８Ｆの工程に先立って、プロービング（電気テスト）を実施してもよい。このようにアノードパッド１０６の中央部に、溝（図８Ｅの貫通孔用の溝４６に相当する）が形成されていない平坦部を設けておくことで、プローブ７０ａが溝に入り込むことを抑制または防止できる。その結果、プロービングを良好に行うことができる。
また、図３２に示すように、図８Ｈの工程後のチップ部品５４１（完成品）に対してもプロービング（電気テスト）を実施してもよい。このように第２接続電極４の表面に平坦部７を設けておくことで、プローブ７０ｂが貫通孔５４６に入り込むことを抑制または防止できる。その結果、プロービングを良好に行うことができる。
＜スマートフォン＞
図３３は、前述の第１〜第５実施形態に係るチップ部品が用いられる電子機器の一例であるスマートフォン６０１の外観を示す斜視図である。スマートフォン６０１は、扁平な直方体形状の筐体６０２の内部に電子部品を収納して構成されている。筐体６０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体６０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル６０３の表示面が露出している。表示パネル６０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネル６０３は、筐体６０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル６０３の一つの短辺に沿うように、操作ボタン６０４が配置されている。本実施形態では、複数（３つ）の操作ボタン６０４が表示パネル６０３の短辺に沿って配列されている。使用者は、操作ボタン６０４およびタッチパネルを操作することによって、スマートフォン６０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネル６０３の別の一つの短辺の近傍には、スピーカ６０５が配置されている。スピーカ６０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン６０４の近くには、筐体６０２の一つの側面にマイクロフォン６０６が配置されている。マイクロフォン６０６は、電話機能のための送話口を提供する他、録音用のマイクロフォンとして用いることもできる。
図３４は、筐体６０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）６１２−６２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ６１２、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０を含む。
複数のチップ部品は、チップインダクタ６２１，６２５，６３５、チップ抵抗器６２２，６２４，６３３、チップキャパシタ６２７，６３０，６３４、チップダイオード６２８，６３１および双方向ツェナーダイオードチップ６４１〜６４８を含む。チップダイオード６２８，６３１および双方向ツェナーダイオードチップ６４１〜６４８は、前述の第１〜第５実施形態に係るチップ部品に相当し、たとえばフリップチップ接合により実装基板９の実装面９Ａに実装されている。
双方向ツェナーダイオードチップ６４１〜６４８は、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。
伝送処理ＩＣ６１２は、表示パネル６０３に対する表示制御信号を生成し、かつ表示パネル６０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル６０３との接続のために、伝送処理ＩＣ６１２には、フレキシブル配線６０９が接続されている。
ワンセグＴＶ受信ＩＣ６１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ６１３の近傍には、複数のチップインダクタ６２１と、複数のチップ抵抗器６２２と、複数の双方向ツェナーダイオードチップ６４１とが配置されている。ワンセグＴＶ受信ＩＣ６１３、チップインダクタ６２１、チップ抵抗器６２２および双方向ツェナーダイオードチップ６４１は、ワンセグ放送受信回路６２３を構成している。チップインダクタ６２１およびチップ抵抗器６２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路６２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ６１４は、ＧＰＳ衛星からの電波を受信してスマートフォン６０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ６１４の近傍には、複数の双方向ツェナーダイオードチップ６４２が配置されている。
ＦＭチューナＩＣ６１５は、その近傍において実装基板９に実装された複数のチップ抵抗器６２４、複数のチップインダクタ６２５および複数の双方向ツェナーダイオードチップ６４３とともに、ＦＭ放送受信回路６２６を構成している。チップ抵抗器６２４およびチップインダクタ６２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路６２６に高精度な回路定数を与える。
電源ＩＣ６１６の近傍には、複数のチップキャパシタ６２７、複数のチップダイオード６２８および複数の双方向ツェナーダイオードチップ６４４が実装基板９の実装面９Ａに実装されている。電源ＩＣ６１６は、チップキャパシタ６２７、チップダイオード６２８および双方向ツェナーダイオードチップ６４４とともに、電源回路６２９を構成している。
フラッシュメモリ６１７は、オペレーティングシステムプログラム、スマートフォン６０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリ６１７の近傍には、複数の双方向ツェナーダイオードチップ６４５が配置されている。
マイクロコンピュータ６１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン６０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ６１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータ６１８の近傍には、複数の双方向ツェナーダイオードチップ６４６が配置されている。
電源ＩＣ６１９の近くには、複数のチップキャパシタ６３０、複数のチップダイオード６３１および複数の双方向ツェナーダイオードチップ６４７が、実装基板９の実装面９Ａに実装されている。電源ＩＣ６１９は、チップキャパシタ６３０、チップダイオード６３１および双方向ツェナーダイオードチップ６４７とともに、電源回路６３２を構成している。
ベースバンドＩＣ６２０の近くには、複数のチップ抵抗器６３３、複数のチップキャパシタ６３４、複数のチップインダクタ６３５および複数の双方向ツェナーダイオードチップ６４８が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ６２０は、チップ抵抗器６３３、チップキャパシタ６３４、チップインダクタ６３５および複数の双方向ツェナーダイオードチップ６４８とともに、ベースバンド通信回路６３６を構成している。ベースバンド通信回路６３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路６２９，６３２によって適切に調整された電力が、伝送処理ＩＣ６１２、ＧＰＳ受信ＩＣ６１４、ワンセグ放送受信回路６２３、ＦＭ放送受信回路６２６、ベースバンド通信回路６３６、フラッシュメモリ６１７およびマイクロコンピュータ６１８に供給される。マイクロコンピュータ６１８は、伝送処理ＩＣ６１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ６１２から表示パネル６０３に表示制御信号を出力して表示パネル６０３に各種の表示を行わせる。
タッチパネルまたは操作ボタン６０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路６２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル６０３に出力し、受信された音声をスピーカ６０５から音響化させるための演算処理が、マイクロコンピュータ６１８によって実行される。
また、スマートフォン６０１の位置情報が必要とされるときには、マイクロコンピュータ６１８は、ＧＰＳ受信ＩＣ６１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタン６０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ６１８は、ＦＭ放送受信回路６２６を起動し、受信された音声をスピーカ６０５から出力させるための演算処理を実行する。
フラッシュメモリ６１７は、通信によって取得したデータの記憶や、マイクロコンピュータ６１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ６１８は、必要に応じて、フラッシュメモリ６１７に対してデータを書き込み、またフラッシュメモリ６１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路６３６によって実現される。マイクロコンピュータ６１８は、ベースバンド通信回路６３６を制御して、音声またはデータを送受信するための処理を行う。
＜変形例＞
前述の第１〜第５実施形態では、１つの貫通孔６，５０６，５４６が第２接続電極４，５０４が形成された領域に形成されている例について説明したが、二つ以上の（複数の）貫通孔６，５０６，５４６が形成されていてもよい。この場合、図３５に示す構成を採用してもよい。図３５は、図１に示すチップ部品１の第１変形例を示す模式的な斜視図である。
第１変形例に係るチップ部品７０１が、前述の第１実施形態に係るチップ部品１と異なる点は、複数の貫通孔７０６が形成されている点である。その他の構成は前述の第１実施形態における構成と同様であるので、同一の参照符号を付して、説明を省略する。なお、図３５では、複数の貫通孔の一例として、二つの貫通孔７０６が基板２に形成された例を示している。
本変形例では、二つの貫通孔７０６が第２接続電極４の中央部を避けるように、互いに間隔を空けて形成されている。より具体的には、二つの貫通孔７０６は、素子形成面２Ａの他端部（基板２の側面２Ｄ側の端部）側において、基板２の側面２Ｄと側面２Ｅとが交わる角部に近い部分、および基板２の側面２Ｄと側面２Ｆとが交わる角部に近い部分に形成されている。これにより、第２接続電極４には、基板２の短辺８２に沿う長手方向における両端部に開口部６３が形成されており、各開口部６３の間における第２接続電極４の中央部には、開口部６３（貫通孔７０６）が形成されていない平坦部７０７が形成されている。
このように、複数の貫通孔７０６が形成されていても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、複数の貫通孔７０６によって、第２接続電極４の位置を示すことができる。これにより、チップ部品７０１が実装基板９に実装された際に、複数の貫通孔７０６の位置に基づいて第１および第２接続電極３，４のそれぞれの位置をより一層容易に確認することができる。さらに、第２接続電極４の平坦部７０７によって、前述の第５実施形態において述べたように、プロービングをより良好に行うことができる。
なお、図３５では、チップ部品７０１を前述の第１実施形態に係るチップ部品１の変形例として示しているが、むろん、前述した第２〜第５実施形態に複数の貫通孔７０６の構成を採用してもよい。
また、前述の第１〜第５実施形態では、第２接続電極４，５０４が形成された領域に貫通孔６，５０６，５４６が形成された例について説明したが、第２接続電極４，５０４が形成された領域外の領域に貫通孔を形成してもよい。この場合、図３６に示す構成を採用してもよい。図３６は、図１に示すチップ部品１の第２変形例を示す模式的な斜視図である。
第２変形例に係るチップ部品８０１が、前述の第１実施形態に係るチップ部品１と異なる点は、第２接続電極４が形成された領域外に貫通孔８０６が形成されている点である。その他の構成は前述の第１実施形態における構成と同様であるので、同一の参照符号を付して、説明を省略する。
第２変形例に係る貫通孔８０６は、第２接続電極４が形成された領域外において、素子形成面２Ａの他端部側（すなわち、基板２の側面２Ｄに近い側）に形成されている。換言すれば、第２接続電極４は、貫通孔８０６と重ならない位置に形成されており、貫通孔８０６は、第２接続電極４の周囲に形成されている。
素子領域５において、貫通孔８０６を形成するためのスペースを確保できる場合、このような構成を採用することによって、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、この構成によれば、第２接続電極４の下層に形成される電極膜（たとえば第１実施形態におけるアノード電極膜１０４）等の配線ルールの制限を受けずに貫通孔８０６を形成できる。また、第２接続電極４の接続面積も十分に確保できる。むろん、このような貫通孔８０６を複数形成してもよい。
なお、図３６では、チップ部品８０１を前述の第１実施形態に係るチップ部品１の変形例として示しているが、むろん、前述した第２〜第５実施形態に貫通孔８０６の構成を採用してもよい。また、貫通孔８０６を、図３７に示す位置に形成してもよい。図３７は、図１に示すチップ部品１の第３変形例を示す模式的な斜視図である。
第３変形例に係るチップ部品９０１が、前述の第１実施形態に係るチップ部品１と異なる点は、第２接続電極４の長辺４Ａを横切る位置に貫通孔９０６が形成されている点である。その他の構成は前述の第１実施形態における構成と同様であるので、同一の参照符号を付して、説明を省略する。
貫通孔９０６の一部の壁面６６（基板２の側面２Ｄ側の壁面６６、および基板２の側面２Ｅ，２Ｆ側の壁面６６）には、第２接続電極４の開口部６３が形成されている。このように、第３変形例に係る構成であっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
なお、図３７では、チップ部品９０１を前述の第１実施形態に係るチップ部品１の変形例として示しているが、むろん、前述した第２〜第５実施形態に貫通孔９０６の構成を採用してもよい。
また、前述の第４実施形態では、各第２接続電極５０４が形成される領域に貫通孔５０６がそれぞれ形成された例について説明したが、図３８に示す構成を採用してもよい。図３８は、図２９Ａに示すチップ部品５０１の一変形例を示すの模式的な斜視図である。
一変形例に係るチップ部品５９１が、前述の第４実施形態に係る複合チップ部品５０１と異なる点は、各第２接続電極５０４間に設定された境界領域５０７を横切るように一つの貫通孔５９６が形成されている点、および各第２接続電極５０４の中央部に貫通孔が形成されていない平坦部５９７が形成されている点である。その他の構成は、第４実施形態に係る複合チップ部品５０１と同様であるので、同一の参照符号を付して、説明を省略する。
このような構成であっても、前述の第４実施形態において述べた効果と同様の効果を奏することができる。また、各第２接続電極５０４の中央部は、平坦部５９７が形成されているので、良好にプロービングを行うことができる。
また、前述の第１〜第５実施形態では、第１および第２接続電極３，４が基板２の縁部を覆うように、側面２Ｃ〜２Ｆおよび素子形成面２Ａに形成されている例について説明したが、図３９および図４０に示す構成を採用してもよい。図３９は、図１に示すチップ部品１の他の変形例（チップ部品９５１）を示す模式的な斜視図である。図４０は、図３９に示すチップ部品９５１の断面図である。
他の変形例に係るチップ部品９５１が、前述の第１実施形態に係るチップ部品１と異なる点は、第１および第２接続電極３，４に代えて、第１および第２接続電極９５３，９５４が形成されている点である。その他の構成は、第１実施形態に係るチップ部品１と同様であるので、同一の参照符号を付して、説明を省略する。なお、図３９および図４０では、チップ部品９５１を前述の第１実施形態に係るチップ部品１の変形例として示しているが、第１および第２接続電極９５３，９５４の構成は、むろん、前述した第２〜第５実施形態および各変形例に採用することができる。
図３９に示すように、第１および第２接続電極９５３，９５４は、基板２の素子形成面２Ａの両端部（基板２の側面２Ｃ側の端部、および基板２の側面２Ｄ側の端部）に、互いに間隔を空けて配置されている。第１および第２接続電極９５３，９５４は、基板２の素子形成面２Ａ上のみに形成されており、基板２の側面２Ｃ，２Ｄ，２Ｅ，２Ｆを覆うようには形成されていない。すなわち、第１および第２接続電極９５３，９５４は、前述の第１実施形態における第１および第２接続電極３，４と異なり、周縁部８６，８７を有していない。
図４０に示すように、基板２上（素子形成面２Ａの全域）には、パッシベーション膜２３および樹脂膜２４がカソード電極膜１０３およびアノード電極膜１０４を覆うように形成されている。本変形例における貫通孔９５６は、樹脂膜２４、パッシベーション膜２３、および基板２を貫通するように形成されている。貫通孔９５６は、たとえば、前述の第１実施形態における貫通孔６と同一形状および同一位置に形成されている。
チップ部品９５１のアノード電極膜１０４には、貫通孔９５６を露出させる開口が形成されている。アノード電極膜１０４の開口は、貫通孔９５６の面積よりも広い面積で形成されている。アノード電極膜１０４の開口の内壁は、基板２の素子形成面２Ａを法線方向から見た平面視において、貫通孔９５６の壁面９６６から間隔を空けた位置に形成されている。すなわち、貫通孔９５６は、アノード電極膜１０４の開口の通るように、樹脂膜２４、パッシベーション膜２３、および基板２を貫通している。
パッシベーション膜２３および樹脂膜２４には、カソードパッド１０５を露出させるパッド開口９２２と、アノードパッド１０６を露出させるパッド開口９２３とが形成されている。アノードパッド１０６を露出させるパッド開口９２３は、貫通孔９５６（アノード電極膜１０４の開口）の周囲を取り囲むようにパッシベーション膜２３および樹脂膜２４を貫通して形成されている。第１および第２接続電極９５３，９５４は、各パッド開口９２２，９２３を埋め戻すように形成されている。
第２接続電極９５４における貫通孔９５６が形成された領域は、貫通孔９５６と同程度の大きさ（より具体的には、貫通孔９５６よりも大きい）の開口部９６３によって開放されており、その内方部において、樹脂膜２４の表面、および貫通孔９５６（貫通孔９５６の壁面９６６）が当該開口部９６３から外部に露出している。第２接続電極９５４の開口部９６３は、前述の第１実施形態と異なり、基板２に形成された貫通孔９５６の壁面９６６を覆うように形成されていない。このように、第２接続電極９５４は、平面視において第１接続電極９５３よりも小さい面積で相異なる形状に形成されている。
なお、第１および第２接続電極９５３，９５４は、樹脂膜２４の表面よりも低い位置（基板２に近い位置）に表面を有していてもよいし、図４０に示すように、樹脂膜２４の表面から突出していて、樹脂膜２４よりも高い位置（基板２から遠い位置）に表面を有していてもよい。第１および第２接続電極９５３，９５４が樹脂膜２４の表面から突出している場合、第１および第２接続電極９５３，９５４は、パッド開口９２２，９２３の開口端から樹脂膜２４の表面に跨るオーバラップ部を有していてもよい。また、図４０では、一層の金属材料（たとえばＮｉ層）からなる第１および第２接続電極９５３，９５４が形成されている例を示しているが、前述の第１実施形態と同様、Ｎｉ層３３／Ｐｄ層３４／Ａｕ層３５の積層構造を有していてもよい。
このようなチップ部品９５１は、前述の第１実施形態における図８Ａ〜図８Ｈの工程を変更することにより形成できる。以下、図４１Ａ〜図４１Ｄを参照しながらチップ部品９５１の製造工程における前述の図８Ａ〜図８Ｈの工程と異なる部分について説明する。図４１Ａ〜図４１Ｄは、図３９に示すチップ部品９５１の製造方法を示す断面図である。
まず、図４１Ａに示すように、前述の第１実施形態における図８Ａの工程を経た基板３０が用意される。次に、前述の図８Ｂと同様の工程で、カソード電極膜１０３およびアノード電極膜１０４が形成される。次に、たとえば、アノード電極膜１０４における貫通孔９５６（貫通孔用の溝４６）が形成されるべき領域をエッチングすることにより、開口が形成される。
次に、図４１Ｂに示すように、カソード電極膜１０３およびアノード電極膜１０４を覆うようにパッシベーション膜２３および樹脂膜２４が基板３０の表面３０Ａの全域に形成される。次に、前述の図８Ｄと同様の工程を経て、溝４５および貫通孔用の溝４６を形成すべき領域に、開口４２と、開口４３とが選択的に形成されたレジストパターン４１が基板３０を覆うように形成される（図９参照）。
次に、図４１Ｃに示すように、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０が選択的に除去される。これにより、平面視においてレジストパターン４１の開口４２および開口４３と一致する位置には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝４５および貫通孔用の溝４６が形成され、行列状に整列配置された半製品５０が形成される。溝４５および貫通孔用の溝４６が形成された後、レジストパターン４１は除去される。
次に、図４１Ｄに示すように、前述の図８Ｆと同様の工程を経て、ＳｉＮからなる絶縁膜４７が基板３０の表面３０Ａ（溝４５および貫通孔用の溝４６の各壁面を含む）の全域に亘って形成される。次に、たとえばエッチングにより、カソード電極膜１０３およびアノード電極膜１０４を露出させるパッド開口９２２，９２３が、パッシベーション膜２３および樹脂膜２４を貫通するように形成される。
その後、前述の図８Ｇの工程と同様の工程を経て、パッド開口９２２，９２３を埋め戻すように第１および第２接続電極９５３，９５４が形成（めっき成長、図１０参照）される。そして、前述の図８Ｈの工程と同様の工程を経て、個片化されたチップ部品９５１（図３９参照）が得られる。
このような構成であっても、前述の各実施形態において述べた効果と同様の効果を奏することができる。
＜第１参考例＞
図４２は、第１参考例に係るチップ部品１００１の模式的な斜視図である。第１参考例では、前述の図１〜図４１に示された部分と対応する部分に同一の参照符号を付して説明する。
チップ部品１００１は、微小なチップ部品であり、図４２に示すように、略直方体形状をなしている。より具体的には、チップ部品１００１は、後述するように一つの角部に切欠部としての面取り部１００６を有しており、これにより、非対称な形状を有する略直方体形状をなしている。面取り部１００６は、チップ部品１００１の極性方向を表している。図４２では、面取りされた部分を二点鎖線で示している。
チップ部品１００１は、チップ部品１００１の本体を構成する基板２と、第１および第２接続電極３，４と、第１および第２接続電極３，４によって電気的に接続される回路素子が選択的に形成される素子領域５とを主に備えている。
基板２において図４２における上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、基板２において回路素子が形成される表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、略同寸法かつ同形状であり、互いに平行である。
素子形成面２Ａおよび裏面２Ｂは、互いに長さの異なる一対の長辺８１ａ，８１ｂ（長辺８１ａの長さ＞長辺８１ｂの長さ）と、互いに長さの異なる一対の短辺８２ａ，８２ｂ（短辺８２ａの長さ＞短辺８２ｂの長さ）と、長辺８１ｂと短辺８２ｂとを結ぶ斜辺８３とを含む。
チップ部品１００１の平面形状は、たとえば長辺８１ａに沿う長さＬ１が０．６ｍｍ以下、短辺８２ａに沿う長さＷ１が０．３ｍｍ以下の矩形（０６０３チップ）であってもよいし、長辺８１ａに沿う長さＬ１が０．４ｍｍ以下、短辺８２ａに沿う長さＷ１が０．２ｍｍ以下の矩形（０４０２チップ）であってもよい。より好ましくは、チップ部品１００１の寸法に関し、長辺８１ａに沿う長さＬ１が０．３ｍｍ、短辺８２ａに沿う長さＷ１が０．１５ｍｍの矩形（０３０１５チップ）である。チップ部品１００１の厚さＴ１は、たとえば０．１ｍｍである。
以下では、素子形成面２Ａにおける一対の長辺８１ａ，８１ｂ、一対の短辺８２ａ，８２ｂおよび斜辺８３によって区画された矩形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の長辺８１ａ，８１ｂ、一対の短辺８２ａ，８２ｂ、および斜辺８３によって区画された矩形状の縁を、周縁部９０ということにする。素子形成面２Ａにおける一対の長辺８１ａ，８１ｂは互いに平行であり、一対の短辺８２ａ，８２ｂは互いに平行である。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている。
基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅ、側面２Ｆおよび側面２Ｇ）を有している。当該複数の側面２Ｃ〜２Ｇは、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延び、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図４２における右手前側）の短辺８２ｂ間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図４２における左奥側）の短辺８２ａ間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図４２における左手前側）の長辺８１ｂ間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図４２における右奥側）の長辺８１ａ間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃおよび側面２Ｆ、側面２Ｆおよび側面２Ｄ、ならびに側面２Ｄおよび側面２Ｅは、それぞれ交差（詳しくは、直交）している。側面２Ｃおよび側面２Ｅがその延長線上で交わって成る基板２の角部８４（図４２の二点鎖線部参照）が面取りされて、面取り部１００６が形成されている。本参考例では、角部８４を面取線ＣＬに沿って面取りした構成を示している。
面取り部１００６は、素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見た平面視において、１０μｍよりも大きい面取り幅Ｗ２（切欠き幅）で形成されている。本参考例では、面取り幅Ｗ２は、斜辺８３の長さである。面取り幅Ｗ２は、３０μｍ以上（より具体的には、４０μｍ〜７０μｍ）で形成されていることが好ましい。
面取線ＣＬは、側面２Ｃ（長辺８１ｂ）と側面２Ｅ（短辺８２ｂ）とを通る直線である。角部８４、および面取線ＣＬと側面２Ｃ，２Ｅ（各辺８１ｂ，８２ｂ）との交点の間の長さ（最短の長さ）は、それぞれ３０μｍ〜５０μｍであることが好ましい。
面取り部１００６によって、側面２Ｇが形成されている。側面２Ｇは、側面２Ｃおよび側面２Ｅに対して傾斜した斜面である。側面２Ｇは、素子形成面２Ａおよび裏面２Ｂにおける斜辺８３の間、および側面２Ｃと側面２Ｅとの間に架設されている。
本参考例では、面取線ＣＬとして、基板２の角部８４を含む部分を三角柱状（平面視三角形状）に面取りする直線が採用された例を示しているが、面取線ＣＬは、たとえば、角部８４を含む部分を四角柱状（平面視矩形状）に面取りする折れ線であってもよいし、角部８４を含む部分を平面視円弧状（凸面状／凹面状）に面取りする曲線であってもよい。
基板２では、素子形成面２Ａおよび側面２Ｃ〜２Ｇのそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図４２では、素子形成面２Ａおよび側面２Ｃ〜２Ｇのそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ部品１００１は、樹脂膜２４を有している。
樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。
第１および第２接続電極３，４は、素子形成面２Ａの一端部および他端部に配置されており、互いに間隔を開けて形成されている。素子形成面２Ａの一端部は、基板２の側面２Ｃ側の端部であり、素子形成面２Ａの他端部は、基板２の側面２Ｄ側の端部である。
第１接続電極３は、基板２の面取り部１００６を描く面取線ＣＬ（斜辺８３）に沿う部分を有する周縁部８６を含む。第１接続電極３の周縁部８６は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ，２Ｅ，２Ｆ，２Ｇに跨るように一体的に形成されている。本参考例では、周縁部８６は、基板２の側面２Ｃ，２Ｅ，２Ｆ，２Ｇ同士が交わる各コーナー部１１を覆うように形成されている。このように、第１接続電極３は、互いに長さの異なる一対の長辺３Ａ，３Ｃ（長辺３Ａの長さ＞長辺３Ｃの長さ）、互いに長さの異なる一対の短辺３Ｂ，３Ｄ（短辺３Ｂの長さ＞短辺３Ｄの長さ）、および長辺３Ｃと短辺３Ｄとを結ぶ斜辺３Ｅを含む。斜辺３Ｅに沿う周縁部８６が、面取り部１００６を描く面取線ＣＬに沿って形成されている。長辺３Ａと短辺３Ｂ、短辺３Ｂと長辺３Ｃ、および長辺３Ａと短辺３Ｄとは平面視において直交している。
一方、第２接続電極４は、周縁部８７を含む。第２接続電極４の周縁部８７は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｄ，２Ｅ，２Ｆに跨るように一体的に形成されている。本参考例では、周縁部８７は、基板２の側面２Ｄ，２Ｅ，２Ｆ同士が交わる各コーナー部１１を覆うように形成されている。第２接続電極４は、平面視における４辺をなす一対の長辺４Ａおよび一対の短辺４Ｂを有している。第２接続電極４の長辺４Ａと短辺４Ｂとは平面視において直交している。
このように、基板２は、第１接続電極３が形成された一端部と、第２接続電極４が形成された他端部とにおいて、異なる形状を有している。すなわち、第１接続電極３は、面取り部１００６が形成されている基板２の一端部側に形成されており、第２接続電極４は、隣り合う側面２Ｄ，２Ｅ，２Ｆ同士が直角に維持されている基板２の他端部側に形成されている。したがって、基板２における第１および第２接続電極３，４が形成された両端部は、素子形成面２Ａを法線方向から見た平面視において、基板２の長辺８１ａ，８１ｂに直交する直線（基板２の重心を通る）に対して、線対称でない形状を有している。また、基板２における第１および第２接続電極３，４が形成された両端部は、基板２の重心に対して、点対称でない形状を有している。
なお、基板２は、各コーナー部１１が平面視で面取りされたラウンド形状となっていてもよい。この場合、チップ部品１００１の製造工程や実装時におけるチッピングを抑制できる構造となる。
素子領域５には、回路素子が形成されている。回路素子は、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。
図４３は、図４２に示すチップ部品１００１の平面図である。図４４は、図４３に示す切断面線XLIV−XLIVから見た断面図である。図４５は、図４３に示す切断面線XLV−XLVから見た断面図である。
チップ部品１００１は、基板２と、基板２に形成された複数のダイオードセルＤ１０１〜Ｄ１０４と、これらの複数のダイオードセルＤ１０１〜Ｄ１０４を並列に接続するカソード電極膜１０３およびアノード電極膜１０４とを含む。カソード電極膜１０３には、第１接続電極３が接続され、アノード電極膜１０４には、第２接続電極４が接続されている。したがって、本参考例では、第１接続電極３は、カソード電極であり、第２接続電極４はアノード電極である。図４２において説明した面取り部１００６は、本参考例では、第１接続電極３の極性方向を示すカソードマークＫＭ１として機能する。
基板２は、本参考例では、ｐ＋型の半導体基板（たとえばシリコン基板）である。基板２の両端部に、第１接続電極３との接続のためのカソードパッド１０５と、第２接続電極４との接続のためのアノードパッド１０６とが配置されている。これらのパッド１０５，１０６の間（すなわち、素子領域５）に、ダイオードセル領域１０７が設けられている。
ダイオードセル領域１０７は、本参考例では、矩形に形成されている。ダイオードセル領域１０７内に、複数のダイオードセルＤ１０１〜Ｄ１０４が配置されている。複数のダイオードセルＤ１０１〜Ｄ１０４は、本参考例では４個設けられており、基板２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図４６は、図４２のチップ部品において、カソード電極膜１０３およびアノード電極膜１０４ならびにその上に形成された構成を取り除いて、基板２の表面の構造を示す平面図である。ダイオードセルＤ１０１〜Ｄ１０４の各領域内には、それぞれ、ｐ＋型の基板２の表層領域にｎ＋型領域１１０が形成されている。ｎ＋型領域１１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ１０１〜Ｄ１０４は、ダイオードセル毎に分離されたｐｎ接合領域１１１をそれぞれ有している。
複数のダイオードセルＤ１０１〜Ｄ１０４は、本参考例では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域１１０が形成されている。本参考例では、ｎ＋型領域１１０は、正八角形に形成されており、ダイオードセルＤ１０１〜Ｄ１０４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ１０１〜Ｄ１０４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。基板２の表層領域には、さらに、ｎ＋型領域１１０から所定の間隔を空けて分離された状態でｐ＋型領域１１２が形成されている。ｐ＋型領域１１２は、ダイオードセル領域１０７内において、カソード電極膜１０３が配置される領域を回避したパターンに形成されている。
図４４および図４５に示されているように、基板２の表面には、酸化膜等からなる絶縁膜１１５（図４２および図４３では図示省略）が形成されている。絶縁膜１１５には、ダイオードセルＤ１０１〜Ｄ１０４のそれぞれのｎ＋型領域１１０の表面を露出させるコンタクト孔１１６と、ｐ＋型領域１１２を露出させるコンタクト孔１１７とが形成されている。絶縁膜１１５の表面には、カソード電極膜１０３およびアノード電極膜１０４が形成されている。
カソード電極膜１０３は、絶縁膜１１５の表面からコンタクト孔１１６内に入り込み、コンタクト孔１１６内でダイオードセルＤ１０１〜Ｄ１０４の各ｎ＋型領域１１０との間でオーミック接触を形成している。アノード電極膜１０４は、絶縁膜１１５の表面からコンタクト孔１１７の内方へと延びており、コンタクト孔１１７内でｐ＋型領域１１２との間でオーミック接触を形成している。カソード電極膜１０３およびアノード電極膜１０４は、本参考例では、同じ材料からなる電極膜からなっている。
カソード電極膜１０３およびアノード電極膜１０４としては、Ｔｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、ＡｌＣｕ膜を適用できる。その他、ＡｌＳｉ膜を電極膜として用いることもできる。ＡｌＳｉ膜を用いると、基板２の表面にｐ＋型領域１１２を設けることなく、アノード電極膜１０４と基板２との間でオーミック接触を形成することができる。したがって、ｐ＋型領域１１２を形成するための工程を省くことができる。
カソード電極膜１０３およびアノード電極膜１０４の間は、スリット１１８によって分離されている。本参考例では、スリット１１８は、ダイオードセルＤ１０１〜Ｄ１０４のｎ＋型領域１１０を縁取るように、ｎ＋型領域１１０の平面形状と整合する枠形状（すなわち正八角形枠状）に形成されている。それに応じて、カソード電極膜１０３は、ｎ＋型領域１１０の形状に整合する平面形状（すなわち正八角形形状）のセル接合部１０３ａを各ダイオードセルＤ１０１〜Ｄ１０４の領域に有し、当該セル接合部１０３ａの間が直線状の架橋部１０３ｂによって連絡されており、さらに、直線状の別の架橋部１０３ｃによってカソードパッド１０５の直下に形成された大きな矩形形状の外部接続部１０３ｄへと接続されている。一方、アノード電極膜１０４は、略一定の幅のスリット１１８に対応した間隔を開けて、カソード電極膜１０３を取り囲むように、絶縁膜１１５の表面に形成されていて、アノードパッド１０６の直下の矩形領域へ延びて一体的に形成されている。
カソード電極膜１０３およびアノード電極膜１０４は、たとえば窒化膜（ＳｉＮ膜）からなるパッシベーション膜２３（図４２および図４３では図示省略）によって覆われており、さらにパッシベーション膜２３の上にはポリイミド等の樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４を貫通するように、カソードパッド１０５を選択的に露出させる切欠部１２２と、アノードパッド１０６を露出させる切欠部１２３とが形成されている。そして、前述の第１および第２接続電極３，４が対応するパッド１０５，１０６に接続されている。
第１および第２接続電極３，４のそれぞれは、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側および側面２Ｃ〜２Ｇ側からこの順で有している。すなわち、第１および第２接続電極３，４のそれぞれは、素子形成面２Ａ上の領域だけでなく、側面２Ｃ〜２Ｇ上の領域においても、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。そのため、第１および第２接続電極３，４のそれぞれにおいて、Ｎｉ層３３とＡｕ層３５との間にＰｄ層３４が介装されている。第１および第２接続電極３，４のそれぞれにおいて、Ｎｉ層３３は各接続電極の大部分を占めており、Ｐｄ層３４およびＡｕ層３５は、Ｎｉ層３３に比べて格段に薄く形成されている。Ｎｉ層３３は、チップ部品１００１が実装基板に実装された際に、各パッド１０５，１０６におけるカソード電極膜１０３およびアノード電極膜１０４（たとえば、各電極膜１０３，１０４のＡｌ）と、はんだとを中継する役割を有している。
このように、第１および第２接続電極３，４では、Ｎｉ層３３の表面がＡｕ層３５によって覆われているので、Ｎｉ層３３が酸化することを防止できる。また、第１および第２接続電極３，４では、Ａｕ層３５を薄くすることによってＡｕ層３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３とＡｕ層３５との間に介装されたＰｄ層３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３が外部に露出されて酸化することを防止できる。
そして、第１および第２接続電極３，４のそれぞれでは、Ａｕ層３５が、最表面に露出している。第１接続電極３は、一方の切欠部１２２を介して、切欠部１２２におけるカソードパッド１０５においてカソード電極膜１０３に対して電気的に接続されている。第２接続電極４は、他方の切欠部１２３を介して、切欠部１２３におけるアノードパッド１０６においてアノード電極膜１０４に対して電気的に接続されている。第１および第２接続電極３，４のそれぞれでは、Ｎｉ層３３が各パッド１０５，１０６に対して接続されている。これにより、第１および第２接続電極３，４のそれぞれは、各ダイオードセルＤ１０１〜Ｄ１０４に対して電気的に接続されている。
このように、切欠部１２２，１２３が形成された樹脂膜２４およびパッシベーション膜２３は、切欠部１２２，１２３から第１および第２接続電極３，４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において切欠部１２２，１２３からはみ出した（突出した）第１および第２接続電極３，４を介して、チップ部品１００１と実装基板との間における電気的接続を達成できる。
各ダイオードセルＤ１０１〜Ｄ１０４では、ｐ＋型の基板２とｎ＋型領域１１０との間にｐｎ接合領域１１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ１０１〜Ｄ１０４のｎ＋型領域１１０がカソード電極膜１０３に共通に接続され、ダイオードセルＤ１０１〜Ｄ１０４の共通のｐ型領域であるｐ＋型の基板２がｐ＋型領域１１２を介してアノード電極膜１０４に共通に接続されている。これによって、基板２上に形成された複数のダイオードセルＤ１０１〜Ｄ１０４は、全て並列に接続されている。
図４７は、図４２に示すチップ部品の内部の電気的構造を示す電気回路図である。ダイオードセルＤ１０１〜Ｄ１０４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側が第１接続電極３（カソード電極膜１０３）によって共通接続され、アノード側が第２接続電極４（アノード電極膜１０４）によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
本参考例の構成によれば、チップ部品１００１は複数のダイオードセルＤ１０１〜Ｄ１０４を有しており、各ダイオードセルＤ１０１〜Ｄ１０４がｐｎ接合領域１１１を有している。ｐｎ接合領域１１１は、ダイオードセルＤ１０１〜Ｄ１０４毎に分離されている。そのため、チップ部品１００１は、ｐｎ接合領域１１１の周囲長、すなわち、基板２におけるｎ＋型領域１１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域１１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１００１を小型に形成する場合であっても、ｐｎ接合領域１１１の総周囲長を大きくすることができるから、チップ部品１００１の小型化とＥＳＤ耐量の確保とを両立することができる。
図４８は、同面積の基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
次に、図４９Ａ〜図４９Ｈを参照して、チップ部品１００１の製造方法について詳説する。
まず、図４９Ａに示すように、基板２の元となるｐ＋型の基板３０を用意する。この場合、基板３０の表面３０Ａは、基板２の素子形成面２Ａであり、基板３０の裏面３０Ｂは、基板２の裏面２Ｂである。基板３０の表面３０Ａ側に、ダイオードセルＤ１０１〜Ｄ１０４が単位素子として、互いに間隔を空けて複数形成される。
基板３０を用意した後、基板３０の表面に熱酸化膜等の絶縁膜１１５が形成され、その上にレジストマスクを形成する。レジストマスクを介するｎ型不純物（たとえば燐）のイオン注入または拡散によって、ｎ＋型領域１１０が形成される。さらに、ｐ＋型領域１１２に整合する開口を有する別のレジストマスクが形成され、レジストマスクを介するｐ型不純物（たとえば砒素）のイオン注入または拡散によって、ｐ＋型領域１１２が形成される。これにより、ダイオードセルＤ１０１〜Ｄ１０４が形成される。
次に、レジストマスクを剥離し、必要に応じて絶縁膜１１５を厚膜化（たとえばＣＶＤにより厚膜化）した後、コンタクト孔１１６，１１７に整合する開口を有するさらに別のレジストマスクが絶縁膜１１５の上に形成される。レジストマスクを介するエッチングによって、絶縁膜１１５にコンタクト孔１１６，１１７が形成される。
次に、図４９Ｂに示すように、たとえばスパッタリングによって、カソード電極膜１０３およびアノード電極膜１０４を構成する電極膜が絶縁膜１１５上に形成される。そして、電極膜上に、スリット１１８に対応する開口パターンを有するレジスト膜が形成され、レジスト膜を介するエッチングによって、電極膜にスリット１１８が形成される。これにより、前記電極膜がカソード電極膜１０３およびアノード電極膜１０４に分離される。
次に、図４９Ｃに示すように、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜（ＳｉＮ膜）等のパッシベーション膜２３が形成され、さらにポリイミド等を塗布することにより樹脂膜２４が形成される。そして、これらのパッシベーション膜２３および樹脂膜２４に対して、フォトリソグラフィを利用したエッチングを施すことにより、切欠部１２２，１２３が形成される。
次に、図４９Ｄに示すように、基板３０の表面３０Ａの全域に亘ってレジストパターン４１を形成する。レジストパターン４１には、後述する溝１０４４を形成すべき領域に選択的に開口１０４２が形成されている。
図５０は、図４９Ｄの工程において溝１０４４を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。なお、図５０では、説明の便宜上、レジストパターン４１が形成された領域をクロスハッチングで示している。
図５０を参照して、レジストパターン４１の開口１０４２は、直線部分１０４２Ａ，１０４２Ｂと、面取り部分１０４２Ｃとを含む。直線部分１０４２Ａ，１０４２Ｂは、平面視で互いに隣り合うダイオードセルＤ１０１〜Ｄ１０４を含む領域が平面視格子状に配列されるように、互いに直交した状態を保ちながら連なっている。つまり、直線部分１０４２Ａ，１０４２Ｂは、ダイオードセルＤ１０１〜Ｄ１０４を含む領域をチップ部品１００１となるチップ領域１０４８として区画している。このように、基板３０の表面３０Ａ側には、各ダイオードセルＤ１０１〜Ｄ１０４を含むチップ領域１０４８が平面視格子状に形成されている。
一方、面取り部分１０４２Ｃは、直線部分１０４２Ａ，１０４２Ｂと一体的に連なっており、面取り部１００６（図４２および図４３参照）が形成されるように、各チップ領域１０４８の角部を選択的に露出させるように形成されている。面取り部分１０４２Ｃにより、面取線ＣＬ（図４２参照）が設定されている。
次に、図４９Ｅに示すように、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０を選択的に除去する。これにより、平面視においてレジストパターン４１の開口１０４２と一致する位置には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝１０４４が形成され、当該溝１０４４によって、各チップ領域１０４８が平面視格子状に区画される。溝１０４４は、互いに対向する一対の側壁と、当該一対の側壁の下端（基板３０の裏面３０Ｂ側の端）の間を結ぶ底壁とによって区画されている。
基板３０における溝１０４４の全体形状は、平面視でレジストパターン４１の開口１０４２（直線部分１０４２Ａ，１０４２Ｂおよび面取り部分１０４２Ｃ）と一致する形状になっている。基板３０においてダイオードセルＤ１０１〜Ｄ１０４が形成された部分は、チップ部品１００１の半製品１０５０である。基板３０の表面３０Ａでは、溝１０４４によって区画された各チップ領域１０４８に半製品１０５０が１つずつ位置していて、これらの半製品１０５０は、行列状に整列配置されている。溝１０４４が形成された後、レジストパターン４１を除去する。
次に、図４９Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７を、基板３０の表面３０Ａの全域に亘って形成する。このとき、溝１０４４の内周面（前述した側壁や底壁）の全域にも絶縁膜４７が形成される。次に、溝１０４４の内周面（前述した側壁や底壁）以外の領域に形成された絶縁膜４７を選択的にエッチングする。
次に、図４９Ｇに示すように、図５１に示す工程によって、各切欠部１２２，１２３から露出したカソードパッド１０５およびアノードパッド１０６（カソード電極膜１０３およびアノード電極膜１０４）からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａに沿う横方向に成長し、溝１０４４の側壁上の絶縁膜４７を覆うまで続けられる。これにより、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１および第２接続電極３，４を形成する。
図５１は、第１および第２接続電極３，４の製造工程を説明するための図である。
まず、カソードパッド１０５およびアノードパッド１０６の表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ５１）。次に、当該表面の酸化膜が除去される（ステップＳ５２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（電極膜の）ＡｌがＺｎに置換される（ステップＳ５３）。次に、当該表面上のＺｎが硝酸等で剥離されて、各パッド１０５，１０６では、新しいＡｌが露出される（ステップＳ５４）。
次に、各パッド１０５，１０６をめっき液に浸けることによって、各パッド１０５，１０６における新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３が形成される（ステップＳ５５）。
次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ５６）。
次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ５７）。これによって、第１および第２接続電極３，４が形成され、形成後の第１および第２接続電極３，４を乾燥させると（ステップＳ５８）、第１および第２接続電極３，４の製造工程が完了する。なお、前後するステップの間には、半製品１０５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
以上のように、第１および第２接続電極３，４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１および第２接続電極３，４を電解めっきによって形成する場合に比べて、第１および第２接続電極３，４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ部品１００１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１および第２接続電極３，４についての形成位置にずれが生じないので、第１および第２接続電極３，４の形成位置精度を向上して歩留まりを向上できる。
また、この方法では、カソードパッド１０５およびアノードパッド１０６（カソード電極膜１０３およびアノード電極膜１０４）が切欠部１２２，１２３から露出していて、各パッド１０５，１０６から溝１０４４までめっき成長の妨げになるものがない。そのため、各パッド１０５，１０６から溝１０４４まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
このように第１および第２接続電極３，４が形成された後に、基板３０が裏面３０Ｂから研削される。
具体的には、図４９Ｈに示すように、溝１０４４を形成した後に、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２を有する支持テープ７１が、粘着面７２において、各半製品１０５０における第１および第２接続電極３，４側（つまり、表面３０Ａ側）に貼着される。これにより、各半製品１０５０が支持テープ７１に支持される。ここで、支持テープ７１として、たとえば、ラミネートテープを用いることができる。
各半製品１０５０が支持テープ７１に支持された状態で、基板３０を裏面３０Ｂ側から研削する。研削によって、溝１０４４の底壁の上面に達するまで基板３０が薄型化されると、隣り合う半製品１０５０を連結するものがなくなるので、溝１０４４を境界として基板３０が分割され、半製品１０５０が個別に分離してチップ部品１００１の完成品となる。つまり、溝１０４４において基板３０が切断（分断）され、これによって、個々のチップ部品１００１が切り出される。なお、基板３０を裏面３０Ｂ側から溝１０４４の底壁までエッチングすることによってチップ部品１００１を切り出しても構わない。
完成した各チップ部品１００１では、溝１０４４の側壁をなしていた部分が、基板２の側面２Ｃ〜２Ｇのいずれかとなり、裏面３０Ｂが裏面２Ｂとなる。つまり、エッチングによって溝１０４４を形成する工程（図４９Ｅ参照）は、側面２Ｃ〜２Ｇを形成する工程に含まれる。なお、溝１０４４に絶縁膜４７の一部は、前述したパッシベーション膜２３の一部となる。
以上のように、溝１０４４を形成してから基板３０を裏面３０Ｂ側から研削すれば、基板３０に形成された複数のチップ部品１００１を一斉に個々に分割できる（複数のチップ部品１００１の個片を一度に得ることができる）。よって、複数のチップ部品１００１の製造時間の短縮によってチップ部品１００１の生産性の向上を図ることができる。
なお、完成したチップ部品１００１における基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。
図５２Ａ〜図５２Ｄは、図４９Ｈの工程後におけるチップ部品１００１の回収工程を示す図解的な断面図である。
図５２Ａでは、個片化された複数のチップ部品１００１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図５２Ｂに示すように、各チップ部品１００１の基板２の裏面２Ｂに対して、熱発泡シート７３を貼着する。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。
シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。そこで、各チップ部品１００１の基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図５２Ｃに示すように、支持テープ７１を各チップ部品１００１から引き剥がして、チップ部品１００１を熱発泡シート７３に転写する。このとき、支持テープ７１に紫外線を照射すると（図５２Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各チップ部品１００１から剥がれやすくなる。
次に、熱発泡シート７３を加熱する。これにより、図５２Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各チップ部品１００１の基板２の裏面２Ｂとの接触面積が小さくなり、全てのチップ部品１００１が熱発泡シート７３から自然に剥がれる（脱落する）。このように回収されたチップ部品１００１は、エンボスキャリアテープ（図示せず）に形成された収容空間に収容される。この場合、支持テープ７１または熱発泡シート７３からチップ部品１００１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ部品１００１が支持テープ７１にくっついた状態で（図５２Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１からチップ部品１００１を所定個数ずつ直接引き剥がしてもよい。チップ部品１００１が収容されたエンボスキャリアテープは、その後、自動実装機に収納される。チップ部品１００１は、自動実装機に備えられた吸着ノズル７６により吸着されて個々回収され、その後、実装基板９に実装される。
各チップ部品１００１の回収工程は、図５３Ａ〜図５３Ｃに示す別の方法によっても行うことができる。
図５３Ａ〜図５３Ｃは、図４９Ｈの工程後におけるチップ部品１００１の回収工程（変形例）を示す図解的な断面図である。
図５３Ａでは、図５２Ａと同様に、個片化された複数のチップ部品１００１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図５３Ｂに示すように、各チップ部品１００１の基板２の裏面２Ｂに転写テープ７７を貼着する。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。そこで、図５３Ｃに示すように、各チップ部品１００１に転写テープ７７を貼着した後に、支持テープ７１を各チップ部品１００１から引き剥がす。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図５３Ｂの点線矢印参照）を照射してもよい。
転写テープ７７の両端には、自動実装機に設置されたフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各チップ部品１００１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各チップ部品１００１が転写テープ７７から剥がれやすくなる。この状態で、自動実装機の吸着ノズル７６をチップ部品１００１の素子形成面２Ａ側に向けると、自動実装機（吸着ノズル７６）が発生する吸着力によって、チップ部品１００１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図５３Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しにチップ部品１００１を吸着ノズル７６側へ突き上げると、チップ部品１００１を転写テープ７７から円滑に引き剥がすことができる。
図５４は、チップ部品１００１が実装基板９に実装された状態の回路アセンブリ１００の模式的な断面図である。図５５は、回路アセンブリ１００を素子形成面２Ａ側から見た模式的な平面図である。
図５４に示すように、チップ部品１００１は、実装基板９に実装される。この状態におけるチップ部品１００１および実装基板９は、回路アセンブリ１００を構成している。図５４における実装基板９の上面は、実装面９Ａである。実装面９Ａには、実装基板９の内部回路（図示せず）に接続された一対（２つ）のランド８８が形成されている。各ランド８８は、たとえば、Ｃｕからなる。各ランド８８の表面には、はんだ１３が当該表面から突出するように設けられている。
自動実装機は、チップ部品１００１を吸着した状態で吸着ノズル７６を実装基板９まで移動させる。このとき、吸着ノズル７６は、裏面２Ｂの長手方向における略中央部分に吸着する。前述したように、第１および第２接続電極３，４は、チップ部品１００１の片面（素子形成面２Ａ）および側面２Ｃ〜２Ｇにおける素子形成面２Ａ側の端部だけに設けられていることから、チップ部品１００１において裏面２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６をチップ部品１００１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６をチップ部品１００１に確実に吸着させ、チップ部品１００１を途中で吸着ノズル７６から脱落させることなく実装基板９上まで搬送できる。実装基板９上では、チップ部品１００１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を下降させて実装基板９に押し付け、チップ部品１００１において、第１接続電極３を一方のランド８８のはんだ１３に接触させ、第２接続電極４を他方のランド８８のはんだ１３に接触させる。
次に、リフロー工程により、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極３と当該一方のランド８８とがはんだ１３を介して接合し、第２接続電極４と当該他方のランド８８とがはんだ１３を介して接合する。つまり、二つのランド８８のそれぞれが、第１および第２接続電極３，４において対応する電極にはんだ接合される。これにより、実装基板９へのチップ部品１００１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。このとき、チップ部品１００１の外部接続電極として機能する第１および第２接続電極３，４の最表面には、Ａｕ層３５（金メッキ）が形成されている。そのため、チップ部品１００１を実装基板９に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。
完成状態の回路アセンブリ１００では、チップ部品１００１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図５５も参照）。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
図５４に示すように、断面視においては、たとえば、第１および第２接続電極３，４は、素子形成面２Ａ上の表面部分と側面２Ｃ，２Ｄ，２Ｇ上の側面部分とが一体的になって略Ｌ字状に形成されている。そのため、図５５に示すように、実装面９Ａ（素子形成面２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００（厳密には、チップ部品１００１と実装基板９との接合部分）を見てみると、第１接続電極３と一方のランド８８とを接合するはんだ１３は、第１接続電極３の表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４と他方のランド８８とを接合するはんだ１３も、第２接続電極４の表面部分だけでなく、側面部分にも吸着している。
このように、チップ部品１００１では、第１接続電極３が基板２の側面２Ｃ，２Ｅ，２Ｆ，２Ｇを一体的に覆うように形成され、第２接続電極４が基板２の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、基板２の素子形成面２Ａに加えて側面２Ｃ〜２Ｇにも電極が形成されているので、チップ部品１００１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１および第２接続電極３，４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、図５５に示すように、はんだ１３が基板２の素子形成面２Ａから側面２Ｃ〜２Ｇに回り込むように吸着する。したがって実装状態において、第１接続電極３を側面２Ｃ，２Ｅ，２Ｆ，２Ｇではんだ１３によって保持し、第２接続電極４を側面２Ｄ，２Ｅ，２Ｆではんだ１３によって保持することによって、矩形状のチップ部品１００１の全ての側面２Ｃ〜２Ｇをはんだ１３で固定できる。これにより、チップ部品１００１の実装形状を安定化させることができる。
チップ部品１００１が実装基板９に実装された回路アセンブリ１００は、基板外観検査工程を経て「良品」と判定されたものだけが出荷される。基板外観検査工程では、検査装置としての自動光学検査装置（ＡＯＩ：Automatic Optical Inspection Machine）９１によって、判定項目として、実装基板９のはんだ付けの状態検査、チップ部品１００１の極性検査等が実施される。
図５６は、図４２に示すチップ部品１００１の極性検査工程を説明するための図である。図５７は、実装基板９に実装された状態の参考例に係るチップ部品１０１０を裏面２Ｂ側から見た模式的な平面図である。なお、図５６は、チップ部品１００１が実装基板９に実装された状態の回路アセンブリ１００をチップ部品１００１の長手方向に沿って切断したときの模式的な断面図を示している。
自動光学検査装置９１は、検査対象物に光を照射し、検査対象物から反射された光によって検出された映像情報から「良品」、「不良品」を判定する装置である。より具体的に、図５６に示すように、自動光学検査装置９１における部品検出位置Ｐでは、回路アセンブリ１００の直上に部品認識カメラ１４と、複数の光源１５とが配置されている。複数の光源１５は、当該部品認識カメラ１４の周囲にそれぞれ配置されている。回路アセンブリ１００が部品検出位置Ｐに載置されると、自動光学検査装置９１は、光源１５からチップ部品１００１の裏面２Ｂに向けて光を斜め方向に照射し、そして、当該チップ部品１００１の裏面２Ｂによって反射された反射光を部品認識カメラ１４によって検出する。
ここで、図５７に示すように、参考例に係るチップ部品１０１０には、基板２に面取り部１００６が形成されておらず、裏面２Ｂに標印としてのカソードマークＫＭ２が形成（印字）されている。このような標印は、チップ部品１０１０の裏面Ｂに紫外線やレーザ等を照射する標印装置によって形成されている。
参考例に係るチップ部品１０１０の極性検査は、たとえば、カソードマークＫＭ２（標印）が、自動光学検査装置９１の所定位置にある極性検査ウィンドウに予め設定された値以上の色（たとえば、白色や水色等）で検出されるか否かによって行われ、検出された場合に「良品」と判定される。
しかしながら、参考例に係るチップ部品１０１０は、必ずしも水平な姿勢で実装基板９に実装されるわけではなく、時には傾いた姿勢で実装基板９に実装される場合がある。この場合、その傾斜角度によっては、光源１５から参考例に係るチップ部品１０１０に照射された光の一部が極性ウィンドウ外に反射したり、入射光に対する反射光の波長が変化し、検出される色が設定値以下の色として認識（誤認識）されたりすることがある。その結果、第１および第２接続電極３，４の極性方向が誤っていないにも関わらず、「不良品」と判定されるという不具合がある。このような問題は、参考例に係るチップ部品１０１０の裏面２Ｂの鏡面性が高いほど顕著になる。
このような誤認識を防止するためには、自動光学検査装置９１の検出系統（部品認識カメラ１４等）や照明系統（光源１５等）を検査対象物毎に最適化して検査精度を上げなければならず、外観検査のために余計な労力が必要になって生産性が低下する。しかも、今後益々小型のチップ部品が要望されるようになると、その労力が過大になってしまう。
これに対して、第１参考例に係るチップ部品１００１には、図４２および図４３に示すように、基板２には、カソードマークＫＭ１としての面取り部１００６が形成されている。そのため、チップ部品１００１が実装基板９に実装された際に、面取り部１００６の位置に基づいて第１および第２接続電極３，４のそれぞれの位置を確認することができる。これにより、第１および第２接続電極３，４の極性方向を簡単に判定することができる。しかも、その極性判定は、自動光学検査装置９１で検出される明るさや色合いに基づいて行われるものではなく、実装基板９に対するチップ部品１００１の傾きが変わっても不変な面取り部１００６の形状に基づいて行われる。したがって、極性検査工程において、たとえチップ部品１００１が傾いた姿勢で実装された実装基板９や、水平な姿勢で実装された実装基板９が混在する場合であっても、面取り部１００６に基づくことによって、実装基板９毎に自動光学検査装置９１の検出系統（部品認識カメラ１４等）を最適化することなしに、安定した品質で極性方向を判定することができる。
また、面取り部１００６が１０μｍよりも大きい面取り幅Ｗ２（図４２参照）で形成されているので、極性方向を判定するに当たり、高精度（高分解能）な自動光学検査装置を用いなくとも、面取り部１００６が形成された部分とそうでない部分とを良好に検出することができる。
また、極性方向を判定するための指標として、チップ部品の表面や裏面に標印を形成する必要がないため、紫外線やレーザ等の照射によってチップ部品に標印を形成するための標印装置を使用する必要もない。そのため、チップ部品の製造工程を簡略化できるとともに、設備投資を削減できる。これにより、生産性の向上を図ることもできる。
また、チップ部品１００１の裏面２Ｂの鏡面性を高くしても、自動光学検査装置９１から裏面２Ｂに入射した光を効率よく反射させることができる。そのため、実装基板９に対するチップ部品１００１の傾き具合が異なる様々な実装基板９を検査する場合に、ある傾きを他の傾きと区別するための情報（反射光の明るさや色合い）を、自動光学検査装置９１に良好に反映させることができる。その結果、チップ部品１００１の傾きを良好に検出することができる。特に、チップ部品１００１の裏面２Ｂが鏡面性を有していれば、極性方向の判定の指標としてチップ部品１００１からの反射光の情報を省略できるので、このような裏面２Ｂの鏡面化によってチップ部品１００１の極性方向の判定精度が低下することを防止することができる。
また、チップ部品１００１が裏面２Ｂを下方に向けた姿勢（すなわち、素子形成面２Ａと裏面２Ｂとが逆向きの姿勢）で実装基板９に実装されている場合であっても、チップ部品１００１は一つの角部が面取りされた非対称な形状（線対称でも点対称でもない形状）を有しているので、一見して、表裏が逆に実装されていることが分かる。なお、チップ部品１００１を実装基板９に実装する際に、自動実装機等による表裏判定工程を行ってもよい。この場合においても、面取り部１００６の有無によって表裏の判定ができる。
以上のように、チップ部品１００１の構成によれば、生産性の低下を抑制しながら、極性方向を精度よく判定できるので、チップ部品１００１の極性方向に誤りがなく、信頼性の高い電子回路を有する回路アセンブリ１００を提供できる。また、このような回路アセンブリ１００を含む電子機器を提供できる。
＜第２参考例＞
図５８は、第２参考例に係るチップ部品１２０１の構成を説明するための平面図である。図５９は、図５８に示す切断面線LIX−LIXから見た断面図である。図５８〜図５９において、前述の図１〜図５７に示された各部と対応する部分には同一の参照符号を付して説明する。
チップ部品１２０１は、基板２上に形成されたカソード電極膜２３３およびアノード電極膜２３４と、カソード電極膜２３３およびアノード電極膜２３４の間に並列に接続された複数のダイオードセルＤ２０１〜Ｄ２０４とを有している。基板２の長手方向の両端部にカソードパッド２３５およびアノードパッド２３６がそれぞれ配置されている。これらのカソードパッド２３５およびアノードパッド２３６の間に矩形形状のダイオードセル領域２３７が設定されている。ダイオードセル領域２３７内に、複数のダイオードセルＤ２０１〜Ｄ２０４が二次元配列されている。本参考例では、複数のダイオードセルＤ２０１〜Ｄ２０４は、基板２の長手方向および短手方向に沿ってマトリックス状に等間隔で配列されている。
ダイオードセルＤ２０１〜Ｄ２０４は、それぞれ矩形の領域からなり、その矩形の領域の内部に、平面視多角形形状（本参考例では正八角形形状）のショットキ接合領域２４１を有している。各ショットキ接合領域２４１に接触するように、ショットキメタル２４０が配置されている。すなわち、ショットキメタル２４０は、ショットキ接合領域２４１において基板２との間でショットキ接合を形成している。
基板２は、本参考例では、ｐ型シリコン基板２５０と、その上にエピタキシャル成長させられたｎ型エピタキシャル層２５１とを有している。基板２には、図５９に示すように、ｐ型シリコン基板２５０の表面に形成されたｎ型不純物（たとえば砒素）を導入して形成されたｎ＋型埋め込み層２５２が形成されていてもよい。ショットキ接合領域２４１は、ｎ型エピタキシャル層２５１の表面に設定されており、ｎ型エピタキシャル層２５１の表面にショットキメタル２４０が接合されることによって、ショットキ接合が形成されている。ショットキ接合領域２４１の周囲には、コンタクトエッジのリークを抑制するためのガードリング２５３が形成されている。
ショットキメタル２４０は、たとえばＴｉまたはＴｉＮからなっていてもよく、ショットキメタル２４０にＡｉＳｉ合金等の金属膜２４２が積層されてカソード電極膜２３３が構成されている。ショットキメタル２４０は、ダイオードセルＤ２０１〜Ｄ２０４毎に分離されていてもよいが、本参考例では、複数のダイオードセルＤ２０１〜Ｄ２０４の各ショットキ接合領域２４１に共通に接触するようにショットキメタル２４０が形成されている。
ｎ型エピタキシャル層２５１には、ショットキ接合領域２４１を回避した領域に、ｎ型エピタキシャル層２５１の表面からｎ＋型埋め込み層２５２に達するｎ＋型ウェル２５４が形成されている。そして、ｎ＋型ウェル２５４の表面との間でオーミック接触を形成するようにアノード電極膜２３４が形成されている。アノード電極膜２３４は、カソード電極膜２３３と同様の構成の電極膜からなっていてもよい。
ｎ型エピタキシャル層２５１の表面には、絶縁膜１１５が形成されている。絶縁膜１１５には、ショットキ接合領域２４１に対応したコンタクト孔２４６と、ｎ＋型ウェル２５４を露出させるコンタクト孔２４７とが形成されている。カソード電極膜２３３は、絶縁膜１１５を覆うように形成されていて、コンタクト孔２４６の内部にまで達し、コンタクト孔２４６内においてｎ型エピタキシャル層２５１との間でショットキ接合を形成している。一方、アノード電極膜２３４は、絶縁膜１１５上に形成されていて、コンタクト孔２４７内に延び、コンタクト孔２４７内においてｎ＋型ウェル２５４との間でオーミック接触を形成している。カソード電極膜２３３とアノード電極膜２３４とは、スリット２４８によって分離されている。
パッシベーション膜２３は、前述の第１参考例と同様の構成で、素子形成面２Ａ（カソード電極膜２３３およびアノード電極膜２３４上）および側面２Ｃ〜２Ｇを覆うように形成されている。さらに、パッシベーション膜２３を覆うように、樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４を貫通して、カソードパッド２３５となるカソード電極膜２３３の表面の一部の領域を露出させる切欠部１２２が形成されている。さらに、パッシベーション膜２３および樹脂膜２４を貫通するように、アノードパッド２３６となるアノード電極膜２３４の表面の一部領域を露出させるように切欠部１２３が形成されている。そして、切欠部１２２，１２３から露出しているカソードパッド２３５およびアノードパッド２３６に、前述の第１参考例と同様の構成で、第１および第２接続電極３，４が形成されている。
このような構成によって、カソード電極膜２３３は、ダイオードセルＤ２０１〜Ｄ２０４がそれぞれ有するショットキ接合領域２４１に共通に接続されている。また、アノード電極膜２３４は、ｎ＋型ウェル２５４およびｎ＋型埋め込み層２５２を介してｎ型エピタキシャル層２５１に接続されており、したがって、複数のダイオードセルＤ２０１〜Ｄ２０４に形成されたショットキ接合領域２４１に共通に並列接続されていることになる。これにより、複数のダイオードセルＤ２０１〜Ｄ２０４のショットキ接合領域２４１を有する複数のショットキバリアダイオードが、カソード電極膜２３３とアノード電極膜２３４との間に並列に接続されている。
このように、本参考例においても、前述の第１参考例において述べた効果と同様の効果を奏することができる。また、複数のダイオードセルＤ２０１〜Ｄ２０４がそれぞれ互いに分離されたショットキ接合領域２４１を有しているため、ショットキ接合領域２４１の周囲長（ｎ型エピタキシャル層２５１の表面におけるショットキ接合領域２４１の周囲長）の総延長が大きくなる。これによって、電界の集中を抑制できるので、ＥＳＤ耐量を向上することができる。すなわち、チップ部品１２０１を小型に形成する場合であっても、ショットキ接合領域２４１の総周囲長を大きくすることができるから、チップ部品１２０１の小型化とＥＳＤ耐量の確保とを両立することができる。
＜第３参考例＞
図６０は、第３参考例に係るチップ部品１４０１の平面図である。図６１は、図６０に示す切断面線LXI−LXIから見た断面図である。図６２は、図６０に示す切断面線LXII−LXIIから見た断面図である。
第３参考例に係るチップ部品１４０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、素子領域５に形成される回路素子として、ダイオードセルＤ１０１〜Ｄ１０４に代えて第１および第２ツェナーダイオードＤ４０１，Ｄ４０２が形成されている点である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図６０〜図６２において、前述の図１〜図５９に示された各部と対応する部分には同一の参照符号を付して説明する。
チップ部品１４０１は、基板２（たとえばｐ＋型のシリコン基板）と、基板２に形成された第１ツェナーダイオードＤ４０１と、基板２に形成され、第１ツェナーダイオードＤ４０１に逆直列接続された第２ツェナーダイオードＤ４０２と、第１ツェナーダイオードＤ４０１に接続された第１接続電極３と、第２ツェナーダイオードＤ４０２に接続された第２接続電極４とを含む。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。
第３参考例に係る素子形成面２Ａの両端部には、第１電極膜４０３に接続された第１接続電極３と、第２電極膜４０４に接続された第２接続電極４とが配置されている。これらの第１および第２接続電極３，４間の素子形成面２Ａに、ダイオード形成領域４０７が設けられている。ダイオード形成領域４０７は、本参考例では、矩形に形成されている。
図６３は、図６０に示すチップ部品１４０１において、第１および第２接続電極３，４ならびにその上に形成された構成を取り除いて、基板２の表面（素子形成面２Ａ）の構造を示す平面図である。
図６０および図６３を参照して、基板２（ｐ＋型の半導体基板）の表層領域には、基板２との間にそれぞれｐｎ接合領域４１１を形成する複数の第１のｎ＋型拡散領域（以下、「第１拡散領域４１０」という）が形成されている。また、基板２の表層領域には、基板２との間にそれぞれｐｎ接合領域４１３を形成する複数の第２のｎ＋型拡散領域（以下、「第２拡散領域４１２」という）が形成されている。
本参考例では、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これらの４個の拡散領域４１０，４１２は、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。また、これらの４個の拡散領域４１０，４１２は、基板２の短手方向に交差する方向（本参考例では直交する方向）に延びた長手に形成されている。第１拡散領域４１０および第２拡散領域４１２は、本参考例では等しい大きさおよび等しい形状に形成されている。具体的には、第１拡散領域４１０および第２拡散領域４１２は、平面視において、基板２の長手方向に長くかつ４隅が切除された略矩形に形成されている。
各第１拡散領域４１０と基板２における第１拡散領域４１０の近傍部とによって、２個のツェナーダイオードＤ４１１，Ｄ４１２が構成され、これらの２個のツェナーダイオードＤ４１１，Ｄ４１２によって第１ツェナーダイオードＤ４０１が構成されている。第１拡散領域４１０はツェナーダイオードＤ４１１，Ｄ４１２毎に分離している。これにより、ツェナーダイオードＤ４１１，Ｄ４１２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１１をそれぞれ有している。
同様に、各第２拡散領域４１２と基板２における第２拡散領域４１２の近傍部とによって、２個のツェナーダイオードＤ４２１，Ｄ４２２が構成され、これらの２個のツェナーダイオードＤ４２１，Ｄ４２２によって第２ツェナーダイオードＤ４０２が構成されている。第２拡散領域４１２はツェナーダイオードＤ４２１，Ｄ４２２毎に分離している。これにより、ツェナーダイオードＤ４２１，Ｄ４２２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１３をそれぞれ有している。
図６１および図６２に示されているように、基板２の素子形成面２Ａには、絶縁膜１１５（図６０では図示省略）が形成されている。絶縁膜１１５には、第１拡散領域４１０の表面をそれぞれ露出させる第１コンタクト孔４１６と、第２拡散領域４１２の表面を露出させる第２コンタクト孔４１７とが形成されている。絶縁膜１１５の表面には、第１電極膜４０３および第２電極膜４０４が形成されている。
第１電極膜４０３は、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１１と、ツェナーダイオードＤ４１２に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１２と、引き出し電極Ｌ４１１，Ｌ４１２（第１引き出し電極）と一体的に形成された第１パッド４０５とを有している。第１パッド４０５は、素子形成面２Ａの一端部に矩形に形成されている。第１パッド４０５に第１接続電極３が接続されている。このようにして、第１接続電極３は、引き出し電極Ｌ４１１，Ｌ４１２に共通に接続されている。
第２電極膜４０４は、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２１と、ツェナーダイオードＤ４２２に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２２と、引き出し電極Ｌ４２１，Ｌ４２２（第２引き出し電極）と一体的に形成された第２パッド４０６とを有している。第２パッド４０６は、素子形成面２Ａの一端部に矩形に形成されている。第２パッド４０６に第２接続電極４が接続されている。このようにして、第２接続電極４は、引き出し電極Ｌ４２１，Ｌ４２２に共通に接続されている。第２パッド４０６および第２接続電極４は、第２接続電極４の外部接続部を構成している。
引き出し電極Ｌ４１１は、絶縁膜１１５の表面からツェナーダイオードＤ４１１の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１１の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１１において、第１コンタクト孔４１６内でツェナーダイオードＤ４１１に接合されている部分は、接合部Ｃ４１１を構成している。同様に、引き出し電極Ｌ４１２は、絶縁膜１１５の表面からツェナーダイオードＤ４１２の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１２の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１２において、第１コンタクト孔４１６内でツェナーダイオードＤ４１２に接合されている部分は、接合部Ｃ４１２を構成している。
引き出し電極Ｌ４２１は、絶縁膜１１５の表面からツェナーダイオードＤ４２１の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２１の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２１において、第２コンタクト孔４１７内でツェナーダイオードＤ４２１に接合されている部分は、接合部Ｃ４２１を構成している。同様に、引き出し電極Ｌ４２２は、絶縁膜１１５の表面からツェナーダイオードＤ４２２の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２２の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２２において、第２コンタクト孔４１７内でツェナーダイオードＤ４２２に接合されている部分は、接合部Ｃ４２２を構成している。第１電極膜４０３および第２電極膜４０４は、本参考例では、同じ材料からなっている。電極膜４０３，４０４としては、本参考例では、Ａｌ膜が用いられている。
第１電極膜４０３と第２電極膜４０４との間は、スリット４１８によって分離されている。引き出し電極Ｌ４１１は、ツェナーダイオードＤ４１１に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４１２は、ツェナーダイオードＤ４１２に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４１１，Ｌ４１２は、対応する第１拡散領域４１０から第１パッド４０５まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４１１，Ｃ４１２の幅よりも広い。接合部Ｃ４１１，Ｃ４１２の幅は、引き出し電極Ｌ４１１，Ｌ４１２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４１１，Ｌ４１２の先端部は、対応する第１拡散領域４１０の平面形状と整合するように整形されている。引き出し電極Ｌ４１１，Ｌ４１２の基端部は、第１パッド４０５に接続されている。
引き出し電極Ｌ４２１は、ツェナーダイオードＤ４２１に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４２２は、ツェナーダイオードＤ４２２に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４２１，Ｌ４２２は、対応する第２拡散領域４１２からまで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４２１，Ｃ４２２の幅よりも広い。接合部Ｃ４２１，Ｃ４２２の幅は、引き出し電極Ｌ４２１，Ｌ４２２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４２１，Ｌ４２２の先端部は、対応する第２拡散領域４１２の平面形状と整合するように整形されている。引き出し電極Ｌ４２１，Ｌ４２２の基端部は、第２パッド４０６に接続されている。
つまり、第１および第２接続電極３，４は、複数の第１引き出し電極Ｌ４１１，Ｌ４１２および複数の第２引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。また、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、平面視において、互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすこともできる。具体的には、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。なお、スリット４１８は、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２を縁取るように形成されている。
パッシベーション膜２３は、前述の第１参考例と同様の構成で、素子形成面２Ａ（第１電極膜４０３および第２電極膜４０４上）および側面２Ｃ〜２Ｇを覆うように形成されている。さらに、パッシベーション膜２３を覆うように、樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４を貫通して、第１パッド４０５となる第１電極膜４０３の表面の一部の領域を露出させる切欠部１２２が形成されている。さらに、パッシベーション膜２３および樹脂膜２４を貫通するように、第２パッド４０６となる第２電極膜４０４の表面の一部領域を露出させるように切欠部１２３が形成されている。そして、切欠部１２２，１２３から露出している第１パッド４０５および第２パッド４０６に、前述の第１参考例と同様の構成で、第１および第２接続電極３，４が形成されている。
パッシベーション膜２３および樹脂膜２４は、第１電極膜４０３の表面(第１パッド４０５)において、チップ部品１４０１の保護膜を構成しており、第１引き出し電極Ｌ４１１，Ｌ４１２、第２引き出し電極Ｌ４２１，Ｌ４２２およびｐｎ接合領域４１１，４１３への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップ部品１４０１の耐久性の向上に寄与している。
第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０は、第１接続電極３に共通に接続されているとともに、ツェナーダイオードＤ４１１，Ｄ４１２の共通のｐ型領域である基板２に接続されている。これにより、第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２が並列に接続されている。一方、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２は、第２接続電極４に接続されているとともに、ツェナーダイオードＤ４２１，Ｄ４２２の共通のｐ型領域である基板２に接続されている。これにより、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２が並列に接続されている。そして、ツェナーダイオードＤ４２１，Ｄ４２２の並列回路とツェナーダイオードＤ４１１，Ｄ４１２の並列回路とが逆直列接続されており、その逆直列回路によって、双方向ツェナーダイオードが構成されている。
図６４は、図６０に示すチップ部品１４０１の内部の電気的構造を示す電気回路図である。第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２のカソードは第１接続電極３に共通接続され、それらのアノードは第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２のアノードに共通接続されている。そして、複数のツェナーダイオードＤ４２１，Ｄ４２２のカソードは、第２接続電極４に共通接続されている。これにより、全体として１つの双方向ツェナーダイオードとして機能する。
本参考例によれば、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、互いに対称に構成されているので、各電流方向に対する特性を実質的に等しくできる。
図６５Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
図６５Ｂにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
図６５Ａは、図６０に示すチップ部品１４０１について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
本参考例の双方向ツェナーダイオードでは、第１接続電極３を正極とし第２接続電極４を負極として電圧を印加した場合の電圧対電流特性および第２接続電極４を正極とし第１接続電極３を負極として電圧を印加した場合の電圧対電流特性は、共に図６５Ａに実線で示すような特性となった。つまり、本参考例の双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が実質的に等しくなった。
本参考例の構成によれば、チップ部品１４０１は、第１ツェナーダイオードＤ４０１と第２ツェナーダイオードＤ４０２とを有している。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２（第１拡散領域４１０）を有しており、各ツェナーダイオードＤ４１１，Ｄ４１２がｐｎ接合領域４１１を有している。ｐｎ接合領域４１１は、ツェナーダイオードＤ４１１，Ｄ４１２毎に分離されている。そのため、「第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長」、すなわち、基板２における第１拡散領域４１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１１の近傍における電界の集中を回避し、その分散を図ることができるので、第１ツェナーダイオードＤ４０１のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１４０１を小型に形成する場合であっても、ｐｎ接合領域４１１の総周囲長を大きくできるから、チップ部品１４０１の小型化とＥＳＤ耐量の確保とを両立できる。
同様に、第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２（第２拡散領域４１２）を有しており、各ツェナーダイオードＤ４２１，Ｄ４２２がｐｎ接合領域４１３を有している。ｐｎ接合領域４１３は、ツェナーダイオードＤ４２１，Ｄ４２２毎に分離されている。そのため、「第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長」、すなわち、基板２におけるｐｎ接合領域４１３の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１３の近傍における電界の集中を回避し、その分散を図ることができるので、第２ツェナーダイオードＤ４０２のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１４０１を小型に形成する場合であっても、ｐｎ接合領域４１３の総周囲長を大きくできるから、チップ部品１４０１の小型化とＥＳＤ耐量の確保とを両立できる。
本参考例では、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１および第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の各周囲長は、４００μｍ以上でかつ１５００μｍ以下に形成されている。前記各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
前記各周囲長が４００μｍ以上に形成されているので、後に図６６を用いて説明するように、ＥＳＤ耐量の大きい双方向ツェナーダイオードチップを実現できる。また、前記各周囲長が１５００μｍ以下に形成されているので、後に図６７を用いて説明するように、第１接続電極３と第２接続電極４との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現できる。より具体的には、端子間容量が３０［ｐＦ］以下の双方向ツェナーダイオードチップを実現できる。各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
図６６は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前述の第１参考例と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。したがって、各サンプルにおいて、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長と第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長とは略同じになる。
図６６の横軸は、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を４００μｍ以上に形成した場合に、目標値である８キロボルト以上のＥＳＤ耐量を実現することができた。
図６７は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前述の第１参考例と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。
図６７の横軸は、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、端子間容量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を１５００μｍ以下に形成した場合に、目標値である３０［ｐＦ］以下の端子間容量を実現することができた。
さらに、本参考例では、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２の幅が、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２から第１パッド４０５までの間の至るところで、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
さらに、基板２の一方の表面である素子形成面２Ａに第１および第２接続電極３，４の第１および第２接続電極３，４がいずれも形成されている。そこで、前述の第１参考例において説明したように、素子形成面２Ａを実装基板９に対向させて、第１および第２接続電極３，４をはんだ１３によって実装基板９上に接合することにより、チップ部品１４０１を実装基板９上に表面実装した回路アセンブリを構成できる（図５４参照）。すなわち、フリップチップ接続型のチップ部品１４０１を提供することができ、素子形成面２Ａを実装基板９の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップ部品１４０１を実装基板９に接続できる。これによって、実装基板９上におけるチップ部品１４０１の占有空間を小さくできる。とくに、実装基板９上におけるチップ部品１４０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、本参考例では、基板２上に絶縁膜１１５が形成されており、その絶縁膜１１５に形成された第１コンタクト孔４１６を介してツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０に引き出し電極Ｌ４１１，Ｌ４１２の接合部Ｃ４１１，Ｃ４１２が接続されている。そして、第１コンタクト孔４１６の外の領域において絶縁膜１１５上に第１パッド４０５が配置されている。つまり、ｐｎ接合領域４１１の直上から離れた位置に第１パッド４０５が設けられている。
同様に、絶縁膜１１５に形成された第２コンタクト孔４１７を介してツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２に引き出し電極Ｌ４２１，Ｌ４２２の接合部Ｃ４２１，Ｃ４２２が接続されている。そして、第２コンタクト孔４１７の外の領域において絶縁膜１１５上に第２パッド４０６が配置されている。第２パッド４０６もまた、ｐｎ接合領域４１３の直上から離れた位置にある。これにより、チップ部品１４０１を実装基板９に実装するときに、ｐｎ接合領域４１１，４１３に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域４１１，４１３の破壊を回避できるので、外力に対する耐久性に優れた双方向ツェナーダイオードチップを実現できる。
このようなチップ部品１４０１は、前述の第１参考例におけるダイオードセルＤ１０１〜Ｄ１０４の形成工程に代えて、第１および第２ツェナーダイオードＤ４０１，Ｄ４０２を形成する工程を実行することにより得ることができる。以下、図６８を参照して、前述の第１参考例の製造工程と異なる点について詳説する。
図６８は、図６０に示すチップ部品１４０１の製造工程の一例を説明するためのフローチャートである。
まず、基板２の元基板としてのｐ＋型の基板（第１参考例における基板３０に相当する）が用意される。基板の表面は素子形成面であり、基板２の素子形成面２Ａに対応している。素子形成面には、複数のチップ部品１４０１に対応した複数の双方向ツェナーダイオードチップ領域が、マトリクス状に配列されて設定されている。次に、基板の素子形成面に、絶縁膜１１５が形成され（ステップＳ１１０）、その上にレジストマスクが形成される（ステップＳ１１１）。レジストマスクを用いたエッチングによって、第１拡散領域４１０および第２拡散領域４１２に対応する開口が絶縁膜１１５に形成される（ステップＳ１１２）。
さらに、レジストマスクを剥離した後に、絶縁膜１１５に形成された開口から露出する基板の表層部にｎ型不純物が導入される（ステップＳ１１３）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、基板を拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜１１５の開口内で露出する基板の表面に燐を堆積させる処理である。必要に応じて絶縁膜１１５を厚膜化した後（ステップＳ１１４）、基板に導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ステップＳ１１５）。これにより、基板の表層部に第１拡散領域４１０および第２拡散領域４１２が形成される。
次に、コンタクト孔４１６，４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜１１５の上に形成される（ステップＳ１１６）。レジストマスクを介するエッチングによって、絶縁膜１１５にコンタクト孔４１６，４１７が形成される（ステップＳ１１７）、その後、レジストマスクが剥離される。
次に、たとえばスパッタリングによって、第１電極膜４０３および第２電極膜４０４を構成する電極膜が絶縁膜１１５上に形成される（ステップＳ１１８）。本参考例では、Ａｌからなる電極膜が形成される。そして、電極膜上に、スリット４１８に対応する開口パターンを有する別のレジストマスクが形成され（ステップＳ１１９）、レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット４１８が形成される（ステップＳ１２０）。これにより、電極膜が、第１電極膜４０３および第２電極膜４０４に分離される。
次に、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜２３が形成され（ステップＳ１２１）、さらにポリイミド等を塗布することにより樹脂膜２４が形成される（ステップＳ１２２）。たとえば、感光性を付与したポリイミドが塗布され、切欠部１２２，１２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＳ１２３）。これにより、第１電極膜４０３および第２電極膜４０４の表面を選択的に露出させる切欠部１２２，１２３を有する樹脂膜２４が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ステップＳ１２４）。そして、樹脂膜２４をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、切欠部１２２，１２３が形成される（ステップＳ１２５）。
その後、前述の第１参考例で述べた方法（図４９Ｅ〜図４９Ｈ参照）に倣って第１電極膜４０３および第２電極膜４０４に接続されるように、外部接続電極としての第１および第２接続電極３，４が形成されて、基板が個片化される。これにより、前述の構造のチップ部品１４０１を得ることができる。
本参考例では、基板２がｐ型の半導体基板からなっているので、基板２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体基板は抵抗率の面内ばらつきが大きいので、ｎ型の半導体基板を用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、エピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、基板の元となるインゴット（たとえばシリコンインゴット）を形成するときに、基板の中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型＋基板は抵抗率の面内ばらつきが少ない。したがって、ｐ型＋基板を用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードを基板のいずれの箇所からも切り出すことができる。よって、ｐ型の半導体基板として基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図６９Ａ〜図６９Ｅは、それぞれ図６０に示すチップ部品１４０１の変形例を示す平面図である。図６９Ａ〜図６９Ｅは、図６０に対応する平面図を示している。図６９Ａ〜図６９Ｅにおいて、図６０に示された各部に対応する部分には、図６０と同一の参照符号を付して示す。
図６９Ａに示すチップ部品１４０１Ａでは、第１拡散領域４１０および第２拡散領域４１２は１個ずつ形成されている。第１ツェナーダイオードＤ４０１は、第１拡散領域４１０に対応する１個のツェナーダイオードから構成されている。第２ツェナーダイオードＤ４０２は、第２拡散領域４１２に対応する１個のツェナーダイオードから構成されている。第１拡散領域４１０および第２拡散領域４１２とは、基板２の長手方向に長い略矩形であり、基板２の短手方向に間隔をおいて配置されている。第１拡散領域４１０および第２拡散領域４１２の長手方向の長さは、比較的短く（第１パッド４０５と第２パッド４０６との間隔の１／２より短く）形成されている。第１拡散領域４１０および第２拡散領域４１２の間隔は、拡散領域４１０，４１２の幅よりも短く設定されている。
第１接続電極３には、第１拡散領域４１０に対応した１個の引き出し電極Ｌ４１１が形成されている。同様に、第２接続電極４には、第２拡散領域４１２に対応した１個の引き出し電極Ｌ４２１が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１と引き出し電極Ｌ４２１が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１と第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６９Ｂに示すチップ部品１４０１Ｂでは、図６９Ａに示すチップ部品１４０１Ａと同様に、第１ツェナーダイオードＤ４０１および第２ツェナーダイオードＤ４０２は、それぞれ１個のツェナーダイオードから構成されている。図６９Ｂに示すチップ部品１４０１Ｂでは、第１拡散領域４１０および第２拡散領域４１２の長手方向の長さおよび引き出し電極Ｌ４１１，Ｌ４２１の長さが、図６９Ａに示すチップ部品１４０１Ａのそれらに比べて大きく（第１パッド４０５と第２パッド４０６との間隔の１／２より長く）形成されている。
図６９Ｃに示すチップ部品１４０１Ｃでは、第１拡散領域４１０および第２拡散領域４１２は４個ずつ形成されている。これら８個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した４個のツェナーダイオードＤ４１１〜Ｄ４１４から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した４個のツェナーダイオードＤ４２１〜Ｄ４２４から構成されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した４個の引き出し電極Ｌ４１１〜Ｌ４１４が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した４個の引き出し電極Ｌ４２１〜Ｌ４２４が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１〜Ｌ４１４と引き出し電極Ｌ４２１〜Ｌ４２４が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１〜Ｌ４１４と第２引き出し電極Ｌ４２１〜Ｌ４２４の隣り合うものどうし（Ｌ４２４とＬ４１１，Ｌ４２３とＬ４１２，Ｌ４２２とＬ４１３，Ｌ４２１とＬ４１４）が略同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向中央に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６９Ｄに示すチップ部品１４０１Ｄでは、図６０に示す第３参考例と同様に、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これら４個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互に配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。これらの４個のダイオードは、素子形成面２Ａにおいて、その短辺方向に、Ｄ４２２，Ｄ４１１，Ｄ４２１，Ｄ４１２の順に並んで配置されている。
ツェナーダイオードＤ４２２に対応した第２拡散領域４１２とツェナーダイオードＤ４１１に対応した第１拡散領域４１０とは、素子形成面２Ａの一方の長辺寄りの部分に互いに隣接して配置されている。ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とツェナーダイオードＤ４１２に対応した第１拡散領域４１０とは、素子形成面２Ａの他方の長辺寄りの部分に互いに隣接して配置されている。つまり、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０と、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とは、大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１，Ｌ４１２と引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ中央長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６９Ｅに示すチップ部品１４０１Ｅでは、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。各第１拡散領域４１０および各第２拡散領域４１２は、第１拡散領域４１０の長手方向に長い略矩形である。一方の第２拡散領域４１２は素子形成面２Ａの一方の長辺寄りの部分に形成され、他方の第２拡散領域４１２は素子形成面２Ａの他方の長辺寄りの部分に形成されている。２個の第１拡散領域４１０は、２個の第２拡散領域４１２の間の領域において、各第２拡散領域４１２にそれぞれ隣接して形成されている。つまり、２個の第１拡散領域４１０は大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されており、それらの外側に第２拡散領域４１２が１個ずつ配置されている。
第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６９Ｅに示すチップ部品１４０１Ｅでは、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１とは、それらの間の所定の点を中心して互いに点対称に構成されている。また、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とは、それらの間の所定の点を中心して互いに点対称に構成されている。このように、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、部分的に対称な構造の組み合わせから構成されている場合にも、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが実質的に対称に構成されているとみなすことができる。
図６９Ｆに示すチップ部品１４０１Ｆでは、基板２の表層領域に、複数の第１拡散領域４１０が離散的に配置されているとともに、複数の第２拡散領域４１２が離散的に配置されている。第１拡散領域４１０および第２拡散領域４１２は、平面視で同じ大きさの円形に形成されている。複数の第１拡散領域４１０は、素子形成面２Ａの幅中央と一方の長辺との間の領域に配置されており、複数の第２拡散領域４１２は素子形成面２Ａの幅中央と他方の長辺との間の領域に配置されている。そして、第１接続電極３は、複数の第１拡散領域４１０に共通接続された１つの引き出し電極Ｌ４１１を有している。同様に、第２接続電極４は、複数の第２拡散領域４１２に共通接続された１つの引き出し電極Ｌ４２１を有している。この変形例においても、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１拡散領域４１０および第２拡散領域４１２の平面視での形状は、三角形、四角形、それ以外の多角形等の任意の形状であってもよい。また、素子形成面２Ａの幅中央と一方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第１拡散領域４１０が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第１拡散領域４１０が引き出し電極Ｌ４１１に共通接続されていてもよい。この場合、素子形成面２Ａの幅中央と他方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第２拡散領域４１２が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第２拡散領域４１２が引き出し電極Ｌ４２１に共通接続される。
＜第４参考例＞
図７０Ａは、第４参考例に係るチップ部品１５０１の構成を説明するための模式的な斜視図である。
第４参考例に係るチップ部品１５０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、一つの基板５０２に二つの回路素子が形成されている点（すなわち、素子領域５が一つの基板５０２上に二つの素子領域５０５を含んでいる点）である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。第４参考例では、前述の図１〜図６９Ｆに示された部分と対応する部分に同一の参照符号を付して説明する。以下では、チップ部品１５０１を「複合チップ部品１５０１」という。
複合チップ部品１５０１は、共通の基板５０２上に、前述の第１〜第３参考例に係るダイオードを選択的に搭載したベアチップである。基板５０２の二つの素子領域５０５のいずれか一方または双方に前述の第１〜第３参考例に係るダイオードを搭載してもよいし、いずれか一方の素子領域５０５に前述の第１〜第３参考例に係るダイオードを搭載しつつ、他方の素子領域５０５に、抵抗素子、キャパシタ素子、ヒューズ素子等を含む回路素子を選択的に搭載してもよい。なお、各素子領域５０５は、その境界領域５０７に対して左右対称となるように互いに隣り合って配置されている。
複合チップ部品１５０１は、略直方体形状をなしている。より具体的には、複合チップ部品１５０１は、後述するように一つの角部に面取り部１５０６を有しており、これにより、非対称な形状を有する略直方体形状をなしている。面取り部１５０６は、複合チップ部品１５０１の極性方向を表している。
複合チップ部品１５０１の平面形状は、二つの回路素子の並び方向（以下、基板５０２の横方向）に沿う辺（横辺５８２ａ，５８２ｂ）および横辺５８２ａ，５８２ｂに直交する辺（縦辺５８１ａ，５８１ｂ）を有する四角形である。複合チップ部品１５０１の平面寸法は、たとえば、縦辺５８１ａに沿う長さＬ５＝約０．６ｍｍ以下、幅Ｗ５＝約０．３ｍｍ以下である０６０３サイズの二つの回路素子の組み合わせによって、０６０６サイズとされている。
むろん、複合チップ部品１５０１の平面寸法はこれに限るものではなく、たとえば、縦辺５８１ａに沿う長さＬ５＝約０．４ｍｍ以下、幅Ｗ５＝約０．２ｍｍ以下である０４０２サイズの素子の組み合わせによって、０４０４サイズとされていてもよし、縦辺５８１ａに沿う長さＬ５＝約０．３ｍｍ以下、幅Ｗ５＝約０．１５ｍｍ以下である０３０１５サイズの素子の組み合わせによって、０３０３サイズとされていてもよい。また、複合チップ部品１５０１の厚さＴ５は約０．１ｍｍであり、互いに隣り合う二つの回路素子との間の境界領域５０７の幅は約０．０３ｍｍであることが好ましい。
複合チップ部品１５０１は、基板（前述の第１参考例における基板３０に相当する）上に多数個の複合チップ部品１５０１を形成するためのチップ領域を格子状に形成してから当該基板に溝（溝１０４４に相当する）を形成した後、裏面研磨（または当該基板を溝で分断）して個々の複合チップ部品１５０１に分離することによって得られる。
二つの回路素子は、複合チップ部品１５０１の本体を構成する基板５０２と、外部接続電極となる第１接続電極５０３および第２接続電極５０４と、第１接続電極５０３および第２接続電極５０４によって外部接続される素子領域５０５とを主に備えている。本参考例では、第１接続電極５０３は、二つの回路素子に跨るように形成されており、二つの回路素子の共通の電極となっている。なお、基板５０２の材料は、前述の第１〜第３参考例における基板２の材料と同じである。
基板５０２において図７０Ａにおける上面をなす一つの表面は、素子形成面５０２Ａである。素子形成面５０２Ａは、基板５０２において素子が形成される表面であり、略長方形状である。基板５０２の厚さ方向において素子形成面５０２Ａとは反対側の面は、裏面５０２Ｂである。素子形成面５０２Ａと裏面５０２Ｂとは、略同寸法かつ同形状であり、互いに平行である。
素子形成面５０２Ａおよび裏面５０２Ｂは、互いに長さの異なる一対の縦辺５８１ａ，５８１ｂ（縦辺５８１ａの長さ＞縦辺５８１ｂの長さ）と、互いに長さの異なる一対の横辺５８２ａ，５８２ｂ（横辺５８２ａの長さ＞横辺５８２ｂの長さ）と、縦辺５８１ｂおよび横辺５８２ｂを結ぶ斜辺５８３とを含む。
以下では、素子形成面５０２Ａにおける一対の縦辺５８１ａ，５８１ｂ、一対の横辺５８２ａ，５８２ｂ、および斜辺５８３によって区画された略四角形状の縁を周縁部５８５ということにし、裏面５０２Ｂにおける一対の縦辺５８１ａ，５８１ｂ、一対の横辺５８２ａ，５８２ｂ、および斜辺５８３によって区画された略四角形状の縁を周縁部５９０ということにする。素子形成面５０２Ａにおける一対の縦辺５８１ａ，５８１ｂは互いに平行であり、一対の横辺５８２ａ，５８２ｂは互いに平行である。素子形成面５０２Ａ（裏面５０２Ｂ）に直交する法線方向から見ると、周縁部５８５と周縁部５９０とは、重なっている。
基板５０２は、素子形成面５０２Ａおよび裏面５０２Ｂ以外の表面として、複数の側面（側面５０２Ｃ、側面５０２Ｄ、側面５０２Ｅ、側面５０２Ｆおよび側面５０２Ｇ）を有している。当該複数の側面５０２Ｃ〜５０２Ｇは、素子形成面５０２Ａおよび裏面５０２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面５０２Ａおよび裏面５０２Ｂの間を繋いでいる。
側面５０２Ｃは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向に直交する縦方向（以下、基板５０２の縦方向）の一方側（図７０Ａにおける右手前側）の横辺５８２ｂ間に架設されていて、側面５０２Ｄは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の縦方向の他方側（図７０Ａにおける左奥側）の横辺５８２ａ間に架設されている。側面５０２Ｃおよび側面５０２Ｄは、当該縦方向における基板５０２の両端面である。側面５０２Ｅは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向一方側（図７０Ａにおける左手前側）の縦辺５８１ｂ間に架設されていて、側面５０２Ｆは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向他方側（図７０Ａにおける右奥側）の縦辺５８１ａ間に架設されている。側面５０２Ｅおよび側面５０２Ｆは、当該横方向における基板５０２の両端面である。側面５０２Ｃおよび側面５０２Ｆ、側面５０２Ｆおよび側面５０２Ｄ、ならびに側面５０２Ｄおよび側面５０２Ｅは、それぞれ交差（詳しくは、直交）している。側面５０２Ｃおよび側面５０２Ｅがその延長線上で交わって成る基板５０２の角部５８４（図７０の二点鎖線部参照）を面取りすることによって、面取り部１５０６が形成されている。本参考例では、角部５８４を面取線ＣＬに沿って面取りした構成を示している。
面取り部１５０６は、素子形成面５０２Ａ（裏面５０２Ｂ）に直交する法線方向から見た平面視において、１０μｍよりも大きい面取り幅Ｗ５１２（切欠き幅）で形成されている。本参考例では、面取り幅Ｗ５１２は、斜辺５８３の長さである。面取り幅Ｗ５１２は、３０μｍ以上（より具体的には、４０μｍ〜７０μｍ）で形成されていることが好ましい。
面取線ＣＬは、側面５０２Ｃ（縦辺５８１ｂ）と側面５０２Ｅ（横辺５８２ｂ）とを通る直線である。面取線ＣＬと側面５０２Ｃ，５０２Ｅ（各辺５８１ｂ，５８２ｂ）との交点、および角部５８４の間の長さ（最短の長さ）は、それぞれ３０μｍ〜５０μｍであることが好ましい。
面取り部１５０６によって、側面５０２Ｇが形成されている。側面５０２Ｇは、側面５０２Ｃおよび側面５０２Ｅに対して傾斜した斜面である。側面５０２Ｇは、素子形成面５０２Ａおよび裏面５０２Ｂにおける斜辺５８３の間、および側面５０２Ｃと側面５０２Ｅとの間に架設されている。
本参考例では、面取線ＣＬとして、基板５０２の角部５８４を含む部分を三角柱状（平面視三角形状）に面取りする直線が採用された例を示しているが、面取線ＣＬは、たとえば、角部５８４を含む部分を四角柱状（平面視矩形状）に面取りする折れ線であってもよいし、角部５８４を含む部分を平面視円弧状（凸面状／凹面状）に面取りする曲線であってもよい。
基板５０２では、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｇのそれぞれの全域がパッシベーション膜５２３で覆われている。そのため、厳密には、図７０Ａでは、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｇのそれぞれの全域は、パッシベーション膜５２３の内側（裏側）に位置していて、外部に露出されていない。さらに、複合チップ部品１５０１は、樹脂膜５２４を有している。
第１および第２接続電極５０３，５０４は、素子形成面５０２Ａの一端部および他端部に配置されており、互いに間隔を開けて形成されている。素子形成面５０２Ａの一端部は、基板５０２の側面５０２Ｃ側の端部であり、素子形成面５０２Ａの他端部は、基板５０２の側面５０２Ｄ側の端部である。
第１接続電極５０３は、基板５０２の面取り部１５０６を描く面取線ＣＬに沿う部分を有する周縁部５８６を含む。第１接続電極５０３の周縁部５８６は、基板５０２の素子形成面５０２Ａ上において周縁部５８５を覆うように、素子形成面５０２Ａおよび側面５０２Ｃ，５０２Ｅ，５０２Ｆ，５０２Ｇに跨るように一体的に形成されている。本参考例では、周縁部５８６は、基板５０２の側面５０２Ｃ，５０２Ｅ，５０２Ｆ，５０２Ｇ同士が交わる各コーナー部５１１を覆うように形成されている。このように、第１接続電極５０３は、互いに長さの異なる一対の長辺５０３Ａ，５０３Ｃ（長辺５０３Ａの長さ＞長辺５０３Ｃの長さ）、互いに長さの異なる一対の短辺５０３Ｂ，５０３Ｄ（短辺５０３Ｂの長さ＞短辺５０３Ｄの長さ）、および長辺５０３Ｃと短辺５０３Ｄとを結ぶ斜辺５０３Ｅを含むように形成されている。斜辺５０３Ｅに沿う周縁部５８６は、面取り部１５０６を描く面取線ＣＬに沿って形成されている。長辺５０３Ａと短辺５０３Ｂ、短辺５０３Ｂと長辺５０３Ｃ、および長辺５０３Ａと短辺５０３Ｄとは平面視において直交している。
第２接続電極５０４は、周縁部５８７を含む。第２接続電極５０４の周縁部５８７は、基板５０２の素子形成面５０２Ａ上において周縁部５８５を覆うように、素子形成面５０２Ａおよび側面５０２Ｄ，５０２Ｅ，５０２Ｆに跨るように一体的に形成されている。本参考例では、周縁部５８７は、基板５０２の側面５０２Ｄ，５０２Ｅ，５０２Ｆ同士が交わる各コーナー部５１１を覆うように形成されている。第２接続電極５０４は、平面視における４辺をなす一対の長辺５０４Ａおよび短辺５０４Ｂを有している。第２接続電極５０４の長辺５０４Ａと短辺５０４Ｂとは平面視において直交している。
このように、基板５０２は、第１接続電極５０３が形成された一端部と、第２接続電極５０４が形成された他端部とにおいて、異なる形状を有している。すなわち、第１接続電極５０３は、面取り部１５０６が形成されている基板５０２の一端部側に形成されており、第２接続電極５０４は、隣り合う側面５０２Ｄ，５０２Ｅ，５０２Ｆ同士が互いに直角に維持されている基板５０２の他端部側に形成されている。
したがって、基板５０２における第１および第２接続電極５０３，５０４が形成された両端部は、素子形成面５０２Ａを法線方向から見た平面視において、基板５０２の縦辺５８１ａ，５８１ｂに直交する直線（基板５０２の重心を通る）に対して、線対称でない形状を有している。また、基板５０２における第１および第２接続電極５０３，５０４が形成された両端部は、基板５０２の重心に対して、点対称でない形状を有している。
なお、基板５０２は、各コーナー部５１１が平面視で面取りされたラウンド形状となっていてもよい。この場合、複合チップ部品１５０１の製造工程や実装時におけるチッピングを抑制できる構造となる。
このような複合チップ部品１５０１の素子領域５０５には、第１接続電極５０３にカソード側が接続されるように、また、第２接続電極５０４にアノード側が接続されるように、ダイオードが形成される。したがって、第４参考例における面取り部１５０６は、複合チップ部品１５０１の極性方向を示すカソードマークＫＭ１として機能する。
図７０Ｂは、図７０Ａに示す複合チップ部品１５０１が実装基板９に実装された状態の回路アセンブリ１００の模式的な断面図である。図７０Ｃは、図７０Ｂに示す回路アセンブリ１００を複合チップ部品１５０１の裏面側５０２Ｂから見た模式的な平面図である。図７０Ｄは、図７０Ｂに示す回路アセンブリ１００を複合チップ部品１５０１の素子形成面５０２Ａ側から見た模式的な平面図である。図７０Ｅは、二つのチップ部品が実装基板に実装された状態を示す図である。なお、図７０Ｂ〜図７０Ｅでは、要部のみ示している。また、図７０Ｃでは、各ランド５８８が形成されている領域をクロスハッチングで示している。
図７０Ｂ〜図７０Ｄに示すように、複合チップ部品１５０１は、実装基板９に実装される。この状態における複合チップ部品１５０１および実装基板９は、回路アセンブリ１００を構成している。
図７０Ｂに示すように、実装基板９の上面は、実装面９Ａである。実装面９Ａには、複合チップ部品１５０１用の実装領域５８９が区画されている。実装領域５８９は、本参考例では、図７０Ｃおよび図７０Ｄに示すように、平面視正方形状に形成されており、ランド５８８が配置されたランド領域５９２と、ランド領域５９２を取り囲むソルダレジスト領域５９３とを含む。
ランド領域５９２は、たとえば、複合チップ部品１５０１が０３０１５サイズの二つの回路素子を一つずつ備えるペアチップである場合、４１０μｍ×４１０μｍの平面サイズを有する四角形（正方形）状である。つまり、ランド領域５９２の一辺の長さＬ５０１＝４１０μｍである。一方、ソルダレジスト領域５９３は、そのランド領域５９２を縁取るように、たとえば幅Ｌ５０２が２５μｍの四角環状に形成されている。
ランド５８８は、ランド領域５９２の四隅に一つずつ、合計４つ配置されている。本参考例では、各ランド５８８は、ランド領域５９２を区画する各辺から一定の間隔を空けた位置に設けられている。たとえば、ランド領域５９２の各辺から各ランド５８８までの間隔は、２５μｍである。また、互いに隣り合うランド５８８の間には、８０μｍの間隔が設けられている。各ランド５８８は、たとえばＣｕからなり、実装基板９の内部回路（図示せず）に接続されている。各ランド５８８の表面には、図７０Ｂに示すように、はんだ１３が当該表面から突出するように設けられている。
複合チップ部品１５０１を実装基板９に実装する場合、図７０Ｂに示すように、自動実装機（図示せず）の吸着ノズル７６を複合チップ部品１５０１の裏面５０２Ｂに吸着してから吸着ノズル７６を動かすことによって、複合チップ部品１５０１を搬送する。このとき、吸着ノズル７６は、裏面５０２Ｂにおける基板５０２の縦方向略中央部分に吸着する。前述したように、第１接続電極５０３および第２接続電極５０４は、複合チップ部品１５０１の片面（素子形成面５０２Ａ）および側面５０２Ｃ〜５０２Ｇにおける素子形成面５０２Ａ側の端部だけに設けられていることから、複合チップ部品１５０１において裏面５０２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６を複合チップ部品１５０１に吸着して移動させる場合に、平坦な裏面５０２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面５０２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６を複合チップ部品１５０１に確実に吸着させ、複合チップ部品１５０１を途中で吸着ノズル７６から脱落させることなく確実に搬送できる。
また、複合チップ部品１５０１が二つの回路素子を一対備えるペアチップであるため、たとえば前述の第１〜第３参考例に係るダイオードを一つだけ搭載した二つのチップ部品を２回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品のチップ部品に比べて、チップ一つ当たりの裏面面積を２つ分以上に大きくできるので、吸着ノズル７６による吸着動作を安定させることができる。
そして、複合チップ部品１５０１を吸着した吸着ノズル７６を実装基板９まで移動させる。このとき、複合チップ部品１５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、複合チップ部品１５０１において、第１接続電極５０３および第２接続電極５０４を、各ランド５８８のはんだ１３に接触させる。
次に、リフロー工程によってはんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極５０３および第２接続電極５０４と、ランド５８８とがはんだ１３を介して接合する。つまり、各ランド５８８が、第１接続電極５０３および第２接続電極５０４において対応する電極にはんだ接合される。これにより、実装基板９への複合チップ部品１５０１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。
完成状態の回路アセンブリ１００では、複合チップ部品１５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている。当該隙間の寸法は、第１接続電極５０３または第２接続電極５０４において素子形成面５０２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
回路アセンブリ１００では、第１接続電極５０３および第２接続電極５０４の周縁部５８６，５８７が、基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｇ（図７０Ｂでは、側面５０２Ｃ，５０２Ｄのみ図示）に跨って形成されている。そのため、複合チップ部品１５０１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１接続電極５０３および第２接続電極５０４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、実装状態において、少なくとも基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｇの２方向からチップ部品を保持できる。そのため、チップ部品１５０１の実装形状を安定させることができる。しかも、実装基板９へ実装後のチップ部品１５０１を４つのランド５８８によって四点支持できるため、実装形状を一層安定させることができる。
また、複合チップ部品１５０１が、０３０１５サイズの二つの回路素子を一対備えるペアチップである。そのため、複合チップ部品１５０１用の実装領域５８９の面積を、従来に比べて大幅に縮小できる。
たとえば、本参考例では、実装領域５８９の面積は、図７０Ｃを参照して、Ｌ５０３×Ｌ５０３＝（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）×（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）＝（２５＋４１０＋２５）×（２５＋４１０＋２５）＝２１１６００μｍ２で済む。
一方、図７０Ｅに示すように、従来作製可能な最小サイズである０４０２サイズの単品チップ部品５５０を二つ実装基板９の実装面９Ａに実装する場合には、３１９０００μｍ２の実装領域５５１が必要であった。これから、本参考例の実装領域５８９と、従来の実装領域５５１との面積を比較すると、本参考例の構成では、約３４％も実装面積を縮小できることが分かる。
なお、図７０Ｅの実装領域５５１の面積は、ランド５５４が配置された各単品チップ部品５５０の実装エリア５５２の横幅Ｌ５０４＝２５０μｍ、隣り合う実装エリア５５２の間隔Ｌ５０５＝３０μｍ、実装領域５５１の外周を構成するソルダレジスト領域の幅Ｌ５０６＝２５μｍ、および実装エリア５５２の長さＬ５０７＝５００μｍに基づき、（Ｌ５０６＋Ｌ５０４＋Ｌ５０５＋Ｌ５０４＋Ｌ５０６）×（Ｌ５０６＋Ｌ５０７＋Ｌ５０６）＝（２５＋２５０＋３０＋２５０＋２５）×（２５＋５００＋２５）＝３１９０００μｍ２として算出した。
＜第５参考例＞
図７１は、第５参考例に係るチップ部品１７０１の模式的な斜視図である。
第５参考例に係るチップ部品１７０１が前述の第１参考例のチップ部品１００１と異なる点は、面取り部１００６に代えて、切欠部としての凹部１７０６が形成されている点、ならびに、これに伴って、側面２Ｃが側面２Ｅと直交するように交わっている点、基板２が一対の長辺８１および短辺８２を有する構成となっている点、および、第１接続電極３が一対の長辺３Ａおよび一対の短辺３Ｂを有する構成となっている点である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図７１では、前述の図１〜図７０Ｅに示された各部と対応する部分には同一の参照符号を付して説明する。
チップ部品１７０１の周縁部８５，９０には、凹部１７０６が選択的に形成されており、これにより、チップ部品１７０１は、非対称な形状（点対称でない形状）を有する略直方体形状をなしている。凹部１７０６は、基板２の周縁部８５，９０を、素子形成面２Ａから裏面２Ｂに向けて（基板２の厚さ方向に向けて）掘り下げるように形成されている。
凹部１７０６は、基板２の側面２Ｃの長手方向に沿う領域の途中部（本参考例では、側面２Ｃの長手方向中央部）に形成されており、基板２の厚さ方向に向けて延びる長溝状に形成されている。換言すれば、凹部１７０６は、基板２の側面２Ｃから基板２の内方（すなわち、基板２の側面２Ｄの方向）に向けて窪むように形成されている。凹部１７０６は、素子形成面２Ａを法線方向からみた平面視において、矩形状に形成されている。
凹部１７０６は、１０μｍよりも大きい切り欠き幅Ｗ７０１（切り欠き幅Ｗ７０１＞１０μｍ）で形成されている。切り欠き幅Ｗ７０１は、凹部１７０６の側面２Ｃに沿う方向の幅で定義される。また、凹部１７０６の側面２Ｅ，２Ｆに沿う方向の幅Ｌ７０１は、５μｍよりも大きい（幅Ｌ７０１＞５μｍ）。より好ましくは、切り欠き幅Ｗ７０１は、３０μｍ以上（より具体的には、３０μｍ〜５０μｍ）であり、幅Ｌ７０１は、１０μｍ以上（より具体的には、１０μｍ〜２０μｍ）である。
なお、本参考例では、凹部１７０６が基板２を厚さ方向に貫通するように長溝状に形成されている例を示しているが、凹部１７０６は、基板２の厚さ方向に貫通することなくその途中部に底部を有していてもよい。また、矩形状の凹部１７０６に代えて、平面視台形状、平面視円弧状（凸面状／凹面状）、平面視三角形状等、任意の形状の凹部が形成されていてもよい。
第１接続電極３は、三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成されており、これにより周縁部７８６が形成されている。第１接続電極３の周縁部７８６（より具体的には、周縁部７８６の表面、および基板２と周縁部７８６とが接する面）は、さらに側面２Ｃに形成された凹部１７０６の表面に沿って形成されており、これにより、第１接続電極３の長辺３Ａ（側面２Ｃ側の長辺３Ａ）には、凹部１７０６を描く線に沿う平面視凹状の部分が形成されている。
このように、基板２は、第１接続電極３が形成された一端部と、第２接続電極４が形成された他端部とにおいて、異なる形状を有している。すなわち、第１接続電極３は、凹部１７０６が形成されている基板２の一端部側に形成されており、第２接続電極４は、隣り合う側面２Ｄ，２Ｅ，２Ｆ同士が直角に維持されている基板２の他端部側に形成されている。したがって、基板２における第１および第２接続電極３，４が形成された両端部は、素子形成面２Ａを法線方向から見た平面視において、基板２の側面２Ｅ，２Ｆを直交する直線（基板２の重心を通る）に対して、線対称でない形状を有している。また、基板２における第１および第２接続電極３，４が形成された両端部は、基板２の重心に対して、点対称でない形状を有している。
前述の第１参考例のように、第１接続電極３にダイオードのカソード側が接続される場合、基板２に形成された凹部１７０６は、カソードマークＫＭ３として機能する。
このような凹部１７０６は、たとえば前述の第１参考例において述べた製造工程と同様の工程で形成できる。すなわち、前述の図４９Ｅでは、面取り部分１０４２Ｃを有するレジストパターン４１が基板３０上に形成されていたが、面取り部分１０４２Ｃに代えて、凹部１７０６を形成すべき領域を選択的に露出させる開口を、レジストパターン４１に形成すればよい。その後、前述の図４９Ｆ〜図４９Ｈと同様の工程を経て、チップ部品１７０１が形成される。
以上のように、基板２に凹部１７０６を形成することによっても、前述の第１〜第５参考例において述べた効果と同様の効果を奏することができる。
本参考例では、基板２の側面２Ｃの長手方向中央部に１つの凹部１７０６が形成されている例について説明したが、基板２の側面２Ｃにおいて、当該側面２Ｃの長手方向中央部以外の部分に１つの凹部１７０６を形成してもよい。この場合、基板２における第１および第２接続電極３，４が形成された両端部は、さらに素子形成面２Ａを法線方向から見た平面視において、基板２の側面２Ｃ，２Ｄに直交する直線（基板２の重心を通る）に対して、線対称でない形状となる。
また、本参考例では、凹部１７０６が基板２の側面２Ｃに形成されている例について説明したが、凹部１７０６は、基板２の側面２Ｅおよび側面２Ｆのいずれか一方、またはその双方に形成されている構成を採用してもよい。
また、本参考例では、１つの凹部１７０６が基板２の側面２Ｃに形成されている例について説明したが、複数の凹部１７０６が基板２の側面２Ｃ（側面２Ｃ，２Ｅ，２Ｆ）に形成されている構成を採用してもよい。このような構成であれば、複数の凹部１７０６の位置や数の組み合わせ等により、チップ部品１７０１の極性方向、型名、製造年月日その他の情報を表示することができる。
また、本参考例では、凹部１７０６を基板２の側面２Ｃ側に形成することによってカソードマークＫＭ３とする例について説明したが、凹部１７０６を基板２の側面２Ｄ側に形成することによってアノードマークとしてもよい。
また、本参考例では、単品のチップ部品としてのチップ部品１７０１を示しているが、むろん、チップ部品１７０１の構成は、第４参考例に係る複合チップ部品のような構成にも適用できる。
＜スマートフォン＞
図７２は、前述の第１〜第５参考例に係るチップ部品が用いられる電子機器の一例であるスマートフォン１６０１の外観を示す斜視図である。スマートフォン１６０１は、扁平な直方体形状の筐体６０２の内部に電子部品を収納して構成されている。筐体６０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体６０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル６０３の表示面が露出している。表示パネル６０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネル６０３は、筐体６０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル６０３の一つの短辺に沿うように、操作ボタン６０４が配置されている。本参考例では、複数（３つ）の操作ボタン６０４が表示パネル６０３の短辺に沿って配列されている。使用者は、操作ボタン６０４およびタッチパネルを操作することによって、スマートフォン１６０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネル６０３の別の一つの短辺の近傍には、スピーカ６０５が配置されている。スピーカ６０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン６０４の近くには、筐体６０２の一つの側面にマイクロフォン６０６が配置されている。マイクロフォン６０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図７３は、筐体６０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）６１２−６２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ６１２、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０を含む。
複数のチップ部品は、チップインダクタ６２１，６２５，６３５、チップ抵抗器６２２，６２４，６３３、チップキャパシタ６２７，６３０，６３４、チップダイオード１６２８，１６３１および双方向ツェナーダイオードチップ１６４１〜１６４８を含む。チップダイオード１６２８，１６３１および双方向ツェナーダイオードチップ１６４１〜１６４８は、前述の第１〜第５参考例に係るチップ部品に相当し、たとえばフリップチップ接合により実装基板９の実装面９Ａに実装されている。
双方向ツェナーダイオードチップ１６４１〜１６４８は、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。
伝送処理ＩＣ６１２は、表示パネル６０３に対する表示制御信号を生成し、かつ表示パネル６０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル６０３との接続のために、伝送処理ＩＣ６１２には、フレキシブル配線６０９が接続されている。
ワンセグＴＶ受信ＩＣ６１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ６１３の近傍には、複数のチップインダクタ６２１と、複数のチップ抵抗器６２２と、複数の双方向ツェナーダイオードチップ１６４１とが配置されている。ワンセグＴＶ受信ＩＣ６１３、チップインダクタ６２１、チップ抵抗器６２２および双方向ツェナーダイオードチップ１６４１は、ワンセグ放送受信回路６２３を構成している。チップインダクタ６２１およびチップ抵抗器６２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路６２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ６１４は、ＧＰＳ衛星からの電波を受信してスマートフォン１６０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ６１４の近傍には、複数の双方向ツェナーダイオードチップ１６４２が配置されている。
ＦＭチューナＩＣ６１５は、その近傍において実装基板９に実装された複数のチップ抵抗器６２４、複数のチップインダクタ６２５および複数の双方向ツェナーダイオードチップ１６４３とともに、ＦＭ放送受信回路６２６を構成している。チップ抵抗器６２４およびチップインダクタ６２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路６２６に高精度な回路定数を与える。
電源ＩＣ６１６の近傍には、複数のチップキャパシタ６２７、複数のチップダイオード１６２８および複数の双方向ツェナーダイオードチップ１６４４が実装基板９の実装面９Ａに実装されている。電源ＩＣ６１６は、チップキャパシタ６２７、チップダイオード１６２８および双方向ツェナーダイオードチップ１６４４とともに、電源回路６２９を構成している。
フラッシュメモリ６１７は、オペレーティングシステムプログラム、スマートフォン１６０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリ６１７の近傍には、複数の双方向ツェナーダイオードチップ１６４５が配置されている。
マイクロコンピュータ６１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン１６０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ６１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータ６１８の近傍には、複数の双方向ツェナーダイオードチップ１６４６が配置されている。
電源ＩＣ６１９の近くには、複数のチップキャパシタ６３０、複数のチップダイオード１６３１および複数の双方向ツェナーダイオードチップ１６４７が、実装基板９の実装面９Ａに実装されている。電源ＩＣ６１９は、チップキャパシタ６３０、チップダイオード１６３１および双方向ツェナーダイオードチップ１６４７とともに、電源回路６３２を構成している。
ベースバンドＩＣ６２０の近くには、複数のチップ抵抗器６３３、複数のチップキャパシタ６３４、複数のチップインダクタ６３５および複数の双方向ツェナーダイオードチップ１６４８が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ６２０は、チップ抵抗器６３３、チップキャパシタ６３４、チップインダクタ６３５および複数の双方向ツェナーダイオードチップ１６４８とともに、ベースバンド通信回路６３６を構成している。ベースバンド通信回路６３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路６２９，６３２によって適切に調整された電力が、伝送処理ＩＣ６１２、ＧＰＳ受信ＩＣ６１４、ワンセグ放送受信回路６２３、ＦＭ放送受信回路６２６、ベースバンド通信回路６３６、フラッシュメモリ６１７およびマイクロコンピュータ６１８に供給される。マイクロコンピュータ６１８は、伝送処理ＩＣ６１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ６１２から表示パネル６０３に表示制御信号を出力して表示パネル６０３に各種の表示を行わせる。
タッチパネルまたは操作ボタン６０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路６２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル６０３に出力し、受信された音声をスピーカ６０５から音響化させるための演算処理が、マイクロコンピュータ６１８によって実行される。
また、スマートフォン１６０１の位置情報が必要とされるときには、マイクロコンピュータ６１８は、ＧＰＳ受信ＩＣ６１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタン６０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ６１８は、ＦＭ放送受信回路６２６を起動し、受信された音声をスピーカ６０５から出力させるための演算処理を実行する。
フラッシュメモリ６１７は、通信によって取得したデータの記憶や、マイクロコンピュータ６１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ６１８は、必要に応じて、フラッシュメモリ６１７に対してデータを書き込み、またフラッシュメモリ６１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路６３６によって実現される。マイクロコンピュータ６１８は、ベースバンド通信回路６３６を制御して、音声またはデータを送受信するための処理を行う。
＜変形例＞
前述の第１〜第５参考例では、第１および第２接続電極３，４が基板２の縁部を覆うように、側面２Ｃ〜２Ｆおよび素子形成面２Ａに形成されている例について説明したが、図７４に示す構成を採用してもよい。
図７４は、図４２に示すチップ部品１００１の変形例（チップ部品１９５１）を示す模式的な斜視図である。図７５は、図７４に示すチップ部品１９５１の断面図である。
変形例に係るチップ部品１９５１が、前述の第１参考例に係るチップ部品１００１と異なる点は、第１および第２接続電極３，４に代えて、第１および第２接続電極９５３，９５４が形成されている点である。その他の構成は、第１参考例に係るチップ部品１００１と同様であるので、同一の参照符号を付して、説明を省略する。なお、図７４および図７５では、前述の第１参考例に係るチップ部品１００１の変形例としてチップ部品１９５１を示しているが、第１および第２接続電極９５３，９５４の構成は、むろん、前述した第２〜第５参考例に採用することができる。
図７４に示すように、第１および第２接続電極９５３，９５４は、基板２の素子形成面２Ａの両端部（基板２の側面２Ｃ側の端部、および基板２の側面２Ｄ側の端部）に、互いに間隔を空けて配置されている。第１および第２接続電極９５３，９５４は、基板２の素子形成面２Ａ上のみに形成されており、基板２の側面２Ｃ，２Ｄ，２Ｅ，２Ｆを覆うようには形成されていない。すなわち、第１および第２接続電極９５３，９５４は、前述の第１参考例における第１および第２接続電極３，４と異なり、周縁部８６，８７を有していない。
図７５に示すように、基板２上（素子形成面２Ａの全域）には、パッシベーション膜２３および樹脂膜２４がカソード電極膜１０３およびアノード電極膜１０４を覆うように形成されている。パッシベーション膜２３および樹脂膜２４には、カソードパッド１０５を露出させるパッド開口９２２と、アノードパッド１０６を露出させるパッド開口９２３とが形成されている。第１および第２接続電極９５３，９５４は、各パッド開口９２２，９２３を埋め戻すように形成されている。
第１接続電極９５３は、図７４に示すように、基板２の面取り部１００６を描く面取線ＣＬ（斜辺８３）に沿う部分を有している。すなわち、第１接続電極９５３は、面取り部１００６が形成されている基板２の一端部側に形成されており、第２接続電極９５４は、隣り合う側面２Ｄ，２Ｅ，２Ｆ同士が直角に維持されている基板２の他端部側に形成されている。したがって、基板２における第１および第２接続電極９５３，９５４が形成された両端部は、素子形成面２Ａを法線方向から見た平面視において、基板２の長辺８１ａ，８１ｂに直交する直線（基板２の重心を通る）に対して、線対称でない形状を有している。また、基板２における第１および第２接続電極９５３，９５４が形成された両端部は、基板２の重心に対して、点対称でない形状を有している。
なお、第１および第２接続電極９５３，９５４は、樹脂膜２４の表面よりも低い位置（基板２に近い位置）に表面を有していてもよいし、図７５に示すように、樹脂膜２４の表面から突出していて、樹脂膜２４よりも高い位置（基板２から遠い位置）に表面を有していてもよい。第１および第２接続電極９５３，９５４が樹脂膜２４の表面から突出している場合、第１および第２接続電極９５３，９５４は、パッド開口９２２，９２３の開口端から樹脂膜２４の表面に跨るオーバラップ部を有していてもよい。また、図７５では、一層の金属材料（たとえばＡｕ層）からなる第１および第２接続電極９５３，９５４が形成されている例を示しているが、前述の第１参考例と同様、Ｎｉ層３３／Ｐｄ層３４／Ａｕ層３５の積層構造を有していてもよい。
このようなチップ部品１９５１は、前述の第１参考例における図４９Ａ〜図４９Ｈの工程を変更することにより形成できる。以下、図７６Ａ〜図７６Ｄを参照しながらチップ部品１９５１の製造工程における前述の図４９Ａ〜図４９Ｈと異なる部分について説明する。図７６Ａ〜図７６Ｄは、図７４に示すチップ部品１９５１の製造方法を示す断面図である。
まず、図７６Ａに示すように、前述の第１参考例における図４９Ａおよび図４９Ｂの工程を経た基板３０が用意される。次に、図７６Ｂに示すように、カソード電極膜１０３およびアノード電極膜１０４を覆うようにパッシベーション膜２３および樹脂膜２４が基板３０の表面３０Ａの全域に形成される。次に、前述の図４９Ｄと同様の工程を経て、開口１０４２（直線部分１０４２Ａ，１０４２Ｂと、面取り部分１０４２Ｃとを含む）が選択的に形成されたレジストパターン４１が基板３０を覆うように形成される（図５０参照）。
次に、図７６Ｃに示すように、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０が選択的に除去される。これにより、平面視においてレジストパターン４１の開口１０４２と一致する位置には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝１０４４が形成され、行列状に整列配置された半製品１０５０が形成される。溝１０４４が形成された後、レジストパターン４１は除去される。
次に、図７６Ｄに示すように、前述の図４９Ｆと同様の工程を経て、ＳｉＮからなる絶縁膜４７が基板３０の表面３０Ａ（溝１０４４の壁面を含む）の全域に亘って形成される。次に、たとえばエッチングにより、カソード電極膜１０３およびアノード電極膜１０４を露出させるパッド開口９２２，９２３が、パッシベーション膜２３および樹脂膜２４を貫通するように形成される。
その後、前述の図４９Ｇの工程と同様の工程を経て、パッド開口９２２，９２３を埋め戻すように第１および第２接続電極９５３，９５４が形成（めっき成長、図５１参照）される。そして、前述の図４９Ｈの工程と同様の工程を経て、個片化されたチップ部品１９５１（図７４参照）が得られる。
このような構成であっても、前述の第１〜第５参考例において述べた効果と同様の効果を奏することができる。
＜第６参考例＞
図７７は、第６参考例に係るチップ部品２００１の模式的な斜視図である。第６参考例では、前述の図１〜図７６Ｄに示された部分と対応する部分に同一の参照符号を付している。
チップ部品２００１は、微小なチップ部品であり、図７７に示すように、略直方体形状をなしている。チップ部品２００１の平面形状は、たとえば長辺８１に沿う長さＬが０．６ｍｍ以下、短辺８２に沿う長さＷ１が０．３ｍｍ以下の矩形（０６０３チップ）であってもよいし、長辺８１に沿う長さＬ１が０．４ｍｍ以下、短辺８２に沿う長さＷ１が０．２ｍｍ以下の矩形（０４０２チップ）であってもよい。より好ましくは、チップ部品２００１の寸法に関し、長辺８１に沿う長さＬ１が０．３ｍｍ、短辺８２に沿う長さＷ１が０．１５ｍｍの矩形（０３０１５チップ）である。チップ部品２００１の厚さＴ１は、たとえば０．１ｍｍである。
チップ部品２００１は、チップ部品２００１の本体を構成する半導体基板２と、第１および第２外部接続部となる第１および第２接続電極３，４と、第１および第２接続電極３，４によって電気的に接続される回路素子（後述する双方向ツェナーダイオード）とを主に備えている。
半導体基板２は、略直方体のチップ形状である。半導体基板２において図７７における上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、半導体基板２において回路素子が形成される表面であり、略長方形状である。半導体基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、略同寸法かつ同形状であり、互いに平行である。素子形成面２Ａにおける一対の長辺８１および一対の短辺８２によって区画された矩形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の長辺８１および一対の短辺８２によって区画された矩形状の縁を、周縁部９０ということにする。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている。
半導体基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆ）を有している。複数の側面２Ｃ〜２Ｆは、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図７７における左手前側）の短辺８２間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図７７における右奥側）の短辺８２間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における半導体基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図７７における左奥側）の長辺８１間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図７７における右手前側）の長辺８１間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における半導体基板２の両端面である。側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａ〜側面２Ｆにおいて隣り合うもの同士が直角をなしている。
半導体基板２では、素子形成面２Ａおよび側面２Ｃ〜２Ｆのそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図７７では、素子形成面２Ａおよび側面２Ｃ〜２Ｆのそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ部品２００１は、樹脂膜２４を有している。樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。
第１および第２接続電極３，４は、素子形成面２Ａの一端部と、他端部とに配置されており、互いに間隔を開けて形成されている。
第１接続電極３は、平面視における４辺をなす一対の長辺３Ａおよび一対の短辺３Ｂ、ならびに周縁部８６を有している。第１接続電極３の長辺３Ａと短辺３Ｂとは平面視において直交している。第１接続電極３の周縁部８６は、半導体基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ，２Ｅ，２Ｆに跨るように一体的に形成されている。本参考例では、周縁部８６は、半導体基板２の側面２Ｃ，２Ｅ，２Ｆ同士が交わる各コーナー部１１を覆うように形成されている。
一方、第２接続電極４は、平面視における４辺をなす一対の長辺４Ａおよび一対の短辺４Ｂと、周縁部８７とを含む。第２接続電極４の長辺４Ａと短辺４Ｂとは平面視において直交している。第２接続電極４の周縁部８７は、半導体基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｄ，２Ｅ，２Ｆに跨るように一体的に形成されている。本参考例では、周縁部８７は、半導体基板２の側面２Ｄ，２Ｅ，２Ｆ同士が交わる各コーナー部１１を覆うように形成されている。
なお、半導体基板２は、各コーナー部１１が平面視で面取りされたラウンド形状となっていてもよい。この場合、チップ部品２００１の製造工程や実装時におけるチッピングを抑制できる構造となる。
図７７に示すように、第１および第２接続電極３，４の各表面には、素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見た平面視において、平坦部９７と、凸部形成部９８とが形成されている。平坦部９７は、第１および第２接続電極３，４の各表面が平坦に形成されている部分であり、凸部形成部９８は、複数の凸部９６が形成されている部分である。
平坦部９７は、第１および第２接続電極３，４の各内方部に形成されており、かつ第１および第２接続電極３，４の長辺３Ａ，４Ａの長手方向に沿って延びるように平面視略長方形状に形成されている。平坦部９７は、平面視における４辺をなす一対の長辺９７Ａおよび一対の短辺９７Ｂを有し、各凸部９６の表面積よりも大きい表面積を有している。平坦部９７の表面積は、チップ部品２００１の大きさに応じて適宜変更されるものであるが、平坦部９７の長辺９７Ａの長さは少なくとも６０μｍ以上であり、短辺９７Ｂの長さは少なくとも４０μｍ以上であることが好ましい。
凸部形成部９８は、平坦部９７を取り囲むように形成されている。凸部形成部９８では、複数の凸部９６が、互いに直交する行方向および列方向において一定の間隔で行列状に配列されたパターンで形成されている。各凸部９６は、たとえば、平面視矩形状に形成されており、その大きさ（平面視における面積）は、たとえば５μｍ×５μｍ〜２０μｍ×２０μｍであることが好ましい。むろん、各凸部９６は、平面視矩形状に限定されるわけではなく、この面積の範囲内であれば、適宜その形状を変更してもよい。
回路素子は、半導体基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。
図７８は、図７７に示すチップ部品２００１の模式的な平面図である。図７９は、図７８において、第１および第２接続電極３，４ならびにその上に形成された構成を取り除いて、半導体基板２の表面（素子形成面２Ａ）の構造を示す平面図である。図８０は、図７８の切断面線LXXX−LXXXから見た断面図である。図８１（ａ）は、図７８の切断面線LXXXIa−LXXXIaから見た断面図であり、図８１（ｂ）は、図８１（ａ）に示す第１ツェナーダイオードＤ１を拡大して描いた断面図である。
チップ部品２００１は、第１ツェナーダイオードＤ１および第２ツェナーダイオードＤ２が互いに平行になるように形成された１つのパラレル構造１２を含む双方向ツェナーダイオードチップである。チップ部品２００１では、１つまたは複数（２つ以上）のパラレル構造１２を形成することによって、良好なＥＳＤ（Electrostatic Discharge）耐量および／または良好な端子間容量Ｃｔ（第１接続電極３と第２接続電極４との間における総容量）を達成しようとするものである。
以下では、半導体基板２に形成されたパラレル構造１２を数える際、パラレル数「１」、パラレル数「２」、パラレル数「３」・・・ということとする。また、以下では、最小単位として、パラレル数が「１」の場合におけるチップ部品２００１の構造について説明する。
半導体基板２は、図８０および図８１に示すように、ｐ＋型の半導体基板（シリコン基板）である。半導体基板２において、第１および第２接続電極３，４間の素子形成面２Ａには、図７８に示すように、矩形状のダイオード形成領域２１０７が設けられている。ダイオード形成領域２１０７には、１つのパラレル構造１２が形成されている。
パラレル構造１２は、第１接続電極３に接続された第１ツェナーダイオードＤ１と、第２接続電極４に接続され、第１ツェナーダイオードＤ１に逆直列接続された第２ツェナーダイオードＤ２とを含む。第１ツェナーダイオードＤ１は、第１のｎ＋型拡散領域（以下、「第１拡散領域２１１０」という）と半導体基板２における第１拡散領域２１１０の近傍部とによって構成されている。同様に、第２ツェナーダイオードＤ２は、第２のｎ＋型拡散領域（以下、「第２拡散領域２１１２」という）と半導体基板２における第２拡散領域２１１２の近傍部とによって構成されている。
図７８および図７９に示すように、第１拡散領域２１１０は、半導体基板２の表層領域に形成されており、半導体基板２との間にｐｎ接合領域を形成している。また、第２拡散領域２１１２は、半導体基板２の表層領域に形成されており、半導体基板２との間にｐｎ接合領域を形成している。
第１および第２拡散領域２１１０，２１１２は、半導体基板２の短手方向に沿って互いに間隔をおいて配列されており、半導体基板２の短手方向に交差する方向（本参考例では直交する方向）に延びた長手に形成されている。第１および第２拡散領域２１１０，２１１２は、本参考例では同一面積および同一形状に形成されている。具体的には、第１拡散領域２１１０および第２拡散領域２１１２は、平面視において、半導体基板２の長手方向に長くかつ４隅が切除された略矩形に形成されている。第１および第２拡散領域２１１０，２１１２の短手方向に交差する方向の長さＬＤ（図８０参照）は、２０μｍ〜２００μｍである。
図８０および図８１（ａ）に示すように、半導体基板２の素子形成面２Ａには、絶縁膜２０（図７８では図示省略）が形成されている。絶縁膜２０は、図８１（ｂ）に示すように、薄膜部２０ａと、厚膜部２０ｂとを含む。絶縁膜２０の厚膜部２０ｂは、第１および第２拡散領域２１１０，２１１２が形成された領域外において、半導体基板２の表面と接するように形成されている。絶縁膜２０の薄膜部２０ａは、第１および第２拡散領域２１１０，２１１２と接するように形成されている。薄膜部２０ａには、第１拡散領域２１１０の表面（より具体的には、第１拡散領域２１１０の表面中央部）を露出させる第１コンタクト孔２１１６と、第２拡散領域２１１２の表面（より具体的には、第２拡散領域２１１２の表面中央部）を露出させる第２コンタクト孔２１１７とが形成されている。これにより、第１および第２拡散領域２１１０，２１１２は、いずれも、絶縁膜２０の薄膜部２０ａに覆われた周縁部と、当該薄膜部２０ａから露出する中央部とを有している。
絶縁膜２０の表面には、第１電極の一例としての第１電極膜２１０３と、第２電極の一例としての第２電極膜２１０４が形成されている。なお、本参考例では、第１電極膜２１０３および第２電極膜２１０４は同一材料からなっており、たとえば、Ａｌ膜が用いられている。
第１電極膜２１０３は、第１拡散領域２１１０に接続された引き出し電極Ｌ１１と、引き出し電極Ｌ１１と一体的に形成された第１パッド２１０５とを有している。第１パッド２１０５は、素子形成面２Ａの一端部に矩形に形成されている。第１パッド２１０５に第１接続電極３が接続されている。これにより、第１接続電極３は、第１パッド２１０５（第１電極膜２１０３）を介して引き出し電極Ｌ１１と電気的に接続されている。
引き出し電極Ｌ１１は、第１拡散領域２１１０を覆うように、当該第１拡散領域２１１０上を通って第１パッド２１０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ１１は、第１拡散領域２１１０から第１パッド２１０５まで間の至るところで一様な幅ＷＥを有している（図８１（ｂ）参照）。引き出し電極Ｌ１１の幅ＷＥは、第１拡散領域２１１０の幅ＷＤよりも広く形成されている。
引き出し電極Ｌ１１の先端部は、第１拡散領域２１１０の平面形状と整合するように整形されている。引き出し電極Ｌ１１の基端部は、第１パッド２１０５に接続されている。引き出し電極Ｌ１１は、絶縁膜２０の表面から第１コンタクト孔２１１６内に入り込み、当該第１コンタクト孔２１１６内において、第１拡散領域２１１０との間でオーミック接触を形成している。引き出し電極Ｌ１１において、第１コンタクト孔２１１６内でツェナーダイオードＤ１に接合されている部分は、接合部Ｃ１を構成している。
第２電極膜２１０４は、第２拡散領域２１１２に接続された引き出し電極Ｌ２１と、引き出し電極Ｌ２１と一体的に形成された第２パッド２１０６とを有している。第２パッド２１０６は、素子形成面２Ａの一端部に矩形に形成されている。第２パッド２１０６に第２接続電極４が接続されている。これにより、第２接続電極４は、第２パッド２１０６（第２電極膜２１０４）を介して引き出し電極Ｌ２１と電気的に接続されている。
引き出し電極Ｌ２１は、第２拡散領域２１１２を覆うように、当該第２拡散領域２１１２上を通って第２パッド２１０６に至る直線に沿って直線状に形成されている。引き出し電極Ｌ２１は、第２拡散領域２１１２から第２パッド２１０６まで間の至るところで一様な幅ＷＥを有している（図８１（ｂ）参照）。引き出し電極Ｌ２１の幅ＷＥは、第２拡散領域２１１２の幅ＷＤよりも広く形成されている。
引き出し電極Ｌ２１の先端部は、第２拡散領域２１１２の平面形状と整合するように整形されている。引き出し電極Ｌ２１の基端部は、第２パッド２１０６に接続されている。引き出し電極Ｌ２１は、絶縁膜２０の表面から第２コンタクト孔２１１７内に入り込み、当該第２コンタクト孔２１１７内において、第２拡散領域２１１２との間でオーミック接触を形成している。引き出し電極Ｌ２１において、第２コンタクト孔２１１７内でツェナーダイオードＤ２に接合されている部分は、接合部Ｃ２を構成している。
絶縁膜２０の厚膜部２０ｂ上には、第１電極膜２１０３と第２電極膜２１０４とを電気的に分離すると共に、引き出し電極Ｌ１１，Ｌ２１の各周縁部を縁取るスリット２１１８が形成されている。
図８１（ｂ）に示すように、第１および第２拡散領域２１１０，２１１２の各幅ＷＤは、５μｍ〜２０μｍである。また、第１および第２コンタクト孔２１１６，２１１７の各幅ＷＣは、１０μｍ〜１５μｍである。また、引き出し電極Ｌ１１，Ｌ２１の各幅ＷＥは、１２μｍ〜２０μｍである。また、第１および第２拡散領域２１１０，２１１２のスリット２１１８間の各幅ＷＳは、３μｍ〜１０μｍである。本参考例では、第１拡散領域２１１０の各幅ＷＣ，ＷＤ，ＷＥ，ＷＳと、第２拡散領域２１１２の各幅ＷＣ，ＷＤ，ＷＥ，ＷＳとは、それぞれ互いに等しく形成されている。なお、図８１（ｂ）に示した各幅ＷＣ，ＷＤ，ＷＥ，ＷＳは、いずれも引き出し電極Ｌ１１，Ｌ２１の引き出し方向に直交する方向の幅によって定義される。
第１および第２電極膜２１０３，２１０４は、第１および第２引き出し電極Ｌ１１，Ｌ２１が互いに平行になるように形成されている。また、第１接続電極３および第１拡散領域２１１０と、第２接続電極４および第２拡散領域２１１２とは、平面視において、互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域２１１０と第２接続電極４および第２拡散領域２１１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。このように、チップ部品２００１は、互いに平行になるように形成された第１ツェナーダイオードＤ１および第２ツェナーダイオードＤ２を含む１つのパラレル構造１２を有している。
第１電極膜２１０３および第２電極膜２１０４は、たとえば窒化膜からなるパッシベーション膜２３（図７８では図示省略）によって覆われており、さらにパッシベーション膜２３の上にはポリイミド（感光性ポリイミド）等の樹脂膜２４が形成されている。パッシベーション膜２３および樹脂膜２４には、第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部１２２，１２３が形成されている。
次に、図８２〜図８４を参照して、チップ部品２００１の第１および第２接続電極３，４に形成された平坦部９７の構成および凸部形成部９８（凸部９６）の構成について詳説する。
図８２（ａ）は、図７８に示す第１接続電極３の平坦部９７の一部分を拡大して描いた平面図であり、図８２（ｂ）は、図８２（ａ）の切断面線LXXXIIa−LXXXIIaから見た断面図である。図８３（ａ）は、図７８に示す第１接続電極３の凸部形成部９８の一部分を拡大して描いた平面図であり、図８３（ｂ）は、図８３（ａ）の切断面線LXXXIIIb−LXXXIIIbから見た断面図である。なお、図８２および図８３において、第２接続電極４が形成された領域は、第１接続電極３が形成された領域と同等の構成であるので、その図示を省略している。
図８２（ｂ）および図８３（ｂ）に示すように、第１接続電極３が形成された領域には、前述したように半導体基板２上に、絶縁膜２０および第１電極膜２１０３がこの順に形成されている。第１電極膜２１０３の表面には、第１電極膜２１０３の表面を選択的に露出させるパターンＰＴがさらに形成されている。パターンＰＴは、絶縁パターンであり、パッシベーション膜２３と、パッシベーション膜２３上に形成された樹脂膜２４とを含む。
パターンＰＴは、図８２（ｂ）および図８３（ｂ）の各断面視において、樹脂膜２４の表面に形成された頂部と、パッシベーション膜２３の両端部からなる底部とを滑らかに結ぶ略円弧状に形成されている。パターンＰＴには、相対的に広い面積で第１電極膜２１０３の表面を露出させる第１開口２５と、当該第１開口２５よりも狭い面積で第１電極膜２１０３の表面を露出させる複数の第２開口２６とが形成されている。
第１開口２５は、第１接続電極３の平坦部９７が形成された領域の直下の領域に形成されている。より具体的には、第１開口２５は、図８２に示すように、平坦部９７と相似形状となるように、平坦部９７の長辺９７Ａおよび短辺９７Ｂの直下の領域に沿って形成されている。第１開口２５の平坦部９７の長辺９７Ａに対応する辺の長さは、少なくとも６０μｍ以上であり、平坦部９７の短辺９７Ｂに対応する辺の長さは、少なくとも４０μｍ以上である。
一方、図８３（ａ），（ｂ）に示すように、複数の凸部９６が形成された直下の領域では、複数の第２開口２６が、第１電極膜２１０３の表面が互いに直交する行方向および列方向において一定の間隔で行列状に露出するように形成されている。複数の第２開口２６は、複数の凸部９６と相似形状に形成されている。列方向の第２開口２６の幅Ｗ４１は、たとえば５μｍ〜２０μｍであり、行方向の第２開口２６の幅Ｗ４２は、たとえば５μｍ〜２０μｍである。列方向に互いに隣接する第２開口２６間の幅Ｗ４３は、たとえば５μｍ〜１０μｍであり、行方向に互いに隣接する第２開口２６間のＷ４４は、たとえば５μｍ〜１０μｍである。
第１および第２開口２５，２６が形成されたパターンＰＴにより、第１パッド２１０５は、凹凸状の電極パッドとして形成されている。第１接続電極３は、第１および第２開口２５，２６を埋め戻して第１電極膜２１０３と電気的に接続されるように、当該凹凸状の第１パッド２１０５上に形成されている。なお、第１接続電極３は、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。
第１接続電極３は、図８２（ｂ）および図８３（ｂ）に示すように、厚さ方向に向けて窪むように形成された薄膜部１６と、薄膜部１６よりも上方に位置するように厚く形成された厚膜部１７とを含む。薄膜部１６は、パターンＰＴの直上の領域に形成されており、厚膜部１７は、パターンＰＴから露出する第１電極膜２１０３上の領域に形成されている。
図８２（ａ），（ｂ）に示すように、第１接続電極３の表面に形成された平坦部９７は、第１接続電極３の薄膜部１６および厚膜部１７により形成されている。すなわち、第１開口２５を埋め戻すように形成された第１接続電極３の表面には、厚膜部１７の表面が、第１電極膜２１０３の表面（半導体基板２の表面）と平行になるように形成されることにより、平坦部９７が形成されている。そして、当該平坦部９７（厚膜部１７）の周囲を取り囲むように薄膜部１６が形成されており、これにより、平坦部９７と凸部形成部９８とが区画されている。
また、図８３（ａ），（ｂ）に示すように、第１接続電極３の表面に形成された複数の凸部９６も、第１接続電極３の薄膜部１６および厚膜部１７により形成されている。すなわち、第２開口２６を埋め戻すように形成された第１接続電極３の表面には、薄膜部１６を底部とし、厚膜部１７を頂部とする断面視略円弧状の表面が形成されることにより、複数の凸部９６が形成されている。薄膜部１６は、凸部形成部９８において、厚膜部１７を行列状に区画するように網目状に形成されており、行方向および列方向に互いに隣接する各凸部９６に対して共通の薄膜部（底部）となっている。
第１および第２接続電極３，４に形成された複数の凸部９６は、図８３の構成に代えて、図８４のような構成であってもよい。図８４は、図８３に示す第１接続電極３の変形例に係る凸部形成部９８の一部を拡大して描いた平面図である。なお、図８４では、第２接続電極４が形成された領域は、第１接続電極３が形成された領域と同等の構成であるので、その図示を省略している。
図８４に示す構成が前述の図８３に示す構成と異なる点は、凸部形成部９８に、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されたパターンを含む複数の凸部９６が形成されている点である。
図８３（ａ），（ｂ）に示すように、凸部形成部９８に複数の凸部９６が行列状に配列されている場合、対角線方向に互いに隣接する第２開口２６間に十字状の交差部Ｃｒが形成されている。交差部Ｃｒの対角線方向の幅Ｗ４５は、行方向および列方向に互いに隣接する第２開口２６間の幅Ｗ４３，Ｗ４４よりも幅広に形成されている。
第１接続電極３は、第１および第２開口２５，２６を埋め戻すように、第１電極膜２１０３上にめっき成膜されることによって形成される。交差部Ｃｒ上の薄膜部１６は、互いに隣接する第２開口２６から、めっき成膜した電極材料（すなわちＮｉ層３３）が横方向に移動して合わさることにより形成される。そのため、比較的幅広な交差部Ｃｒ上に形成される薄膜部１６と、交差部Ｃｒ以外の比較的幅狭な部分に形成される薄膜部１６とではタイムラグがあり、めっき成膜の条件（たとえば、めっき成膜の速度や時間等）によっては、交差部Ｃｒ以外の比較的幅狭な部分では隣り合う電極材料が互いに重なりあうが、交差部Ｃｒ上では、隣り合う電極材料が十分に重なり合わないときがある。そのため、交差部Ｃｒ上に形成される薄膜部１６が、他の部分よりもさらにパターンＰＴ（樹脂膜２４）の表面に近く形成されたり、パターンＰＴの表面が第１接続電極３から露出したりする可能性がある。
そこで、図８４に示すように、複数の凸部９６が千鳥状に配列されるように、選択的に第２開口２６を有するパターンＰＴを形成することにより、交差部Ｃｒを十字状からＴ字状にできる。すなわち、交差部Ｃｒに隣接する第２開口２６の数を４つから３つに減らすことができ、交差部Ｃｒで互いに隣接する３つの第２開口２６間の距離を、行方向および列方向の幅Ｗ４１，Ｗ４２と一致させることができる。これにより、交差部Ｃｒ上に形成される薄膜部１６と、それ以外の部分に形成される薄膜部１６とのタイムラグをなくすことができる。その結果、交差部Ｃｒ上に形成される薄膜部１６が、他の部分よりもさらにパターンＰＴの表面に近く形成されることを防止できる。
パッシベーション膜２３および樹脂膜２４は、第１および第２パッド２１０５，２１０６上において所定のパターンＰＴを構成している他、チップ部品２００１の保護膜を構成しており、第１および第２引き出し電極Ｌ１１，Ｌ２１、ならびに第１および第２拡散領域２１１０，２１１２への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップ部品２００１の耐久性の向上に寄与している。
図８５は、図７７に示すチップ部品２００１の内部の電気的構造を示す電気回路図である。
前述したように、第１および第２ツェナーダイオードＤ１，Ｄ２は、互いに逆直列接続されている。すなわち、図８５に示すように、第１ツェナーダイオードＤ１のカソードは第１接続電極３に接続され、第１ツェナーダイオードＤ１のアノードは第２ツェナーダイオードＤ２のアノードに接続されている。そして、第２ツェナーダイオードＤ２のカソードは、第２接続電極４に接続されている。このような逆直列回路によって、双方向ツェナーダイオードが構成されている。
このような構造によれば、第１接続電極３および第１拡散領域２１１０と、第２接続電極４および第２拡散領域２１１２とは、互いに対称に構成されているので、各電流方向に対する特性を実質的に等しくできる。以下、チップ部品２００１の電流特性を図８６Ａおよび図８６Ｂを参照して説明する。
図８６Ａは、図７７に示すチップ部品２００１について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。図８６Ｂは、第１接続電極３および第１拡散領域２１１０と、第２接続電極４および第２拡散領域２１１２とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
図８６Ｂにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
これに対して、チップ部品２００１では、図８６Ａに示すように、第１接続電極３を正極とし第２接続電極４を負極として電圧を印加した場合の電圧対電流特性および第２接続電極４を正極とし第１接続電極３を負極として電圧を印加した場合の電圧対電流特性は、ともに図８６Ａに実線で示すような特性となった。つまり、本参考例の双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が実質的に等しくなった。
次に、図８７〜図９３に示すように、第１〜第７評価用素子（以下、「ＴＥＧ（Test Element Group）１〜ＴＥＧ７」という。）を用意し、チップ部品２００１に加えて、ＴＥＧ１〜ＴＥＧ７について、ＥＳＤ耐量および端子間容量Ｃｔについて調べた。ＴＥＧ１〜ＴＥＧ７は、半導体基板２上に形成する第１および第２拡散領域２１１０，２１１２の個数および／または大きさを様々な値に設定して、第１拡散領域２１１０および第２拡散領域２１１２の各周囲長および各面積を異ならせたものである。
なお、第１拡散領域２１１０の周囲長とは、半導体基板２の素子形成面２Ａにおける半導体基板２と第１拡散領域２１１０との境界線の総延長を意味し、第１拡散領域２１１０の一対の引き出し方向の辺の長さと、一対の引き出し方向に直交する方向の辺の長さとの合計の長さで定義される。同様に、第２拡散領域２１１２の周囲長とは、半導体基板２の素子形成面２Ａにおける半導体基板２と第２拡散領域２１１２との境界線の総延長を意味し、第２拡散領域２１１２の一対の引き出し方向の辺の長さと、一対の引き出し方向に直交する方向の辺の長さとの合計の長さで定義される。
また、第１拡散領域２１１０の面積とは、半導体基板２の素子形成面２Ａを法線方向から見た平面視において、半導体基板２と第１拡散領域２１１０との境界線によって取り囲まれた領域の総面積を意味する。同様に、第２拡散領域２１１２の面積とは、半導体基板２の素子形成面２Ａを法線方向から見た平面視において、半導体基板２と第２拡散領域２１１２との境界線によって取り囲まれた領域の総面積を意味する。
図８７〜図９３は、ＥＳＤ耐量および端子間容量Ｃｔを調べるためのＴＥＧ１〜ＴＥＧ７を示す平面図である。図９４は、各ＴＥＧ１〜ＴＥＧ７における第１または第２拡散領域２１１０，２１１２の各周囲長および各面積を示す表である。なお、図８７〜図９３では、主要な部分にのみ参照符号を付し、その他の部分については、符号を省略して示している。
図８７〜図９０に示すように、ＴＥＧ１〜ＴＥＧ４は、それぞれパラレル数が「２」，「３」，「４」，「５」のチップ部品である。図９４の表に示すように、ＴＥＧ１〜ＴＥＧ４の第１および第２拡散領域２１１０，２１１２における各周囲長および各面積は、チップ部品２００１に対して、それぞれ２倍、３倍、４倍、５倍と比例して増加している。
各ＴＥＧ１〜ＴＥＧ４において、各パラレル構造１２は、第１ツェナーダイオードＤ１および第２ツェナーダイオードＤ２が互いに等しい間隔を空けて交互に配列されるように配置されている。また、第１および第２引き出し電極Ｌ１１，Ｌ２１は、各スリット２１１８間の幅ＷＳ（図８１（ｂ）参照）で配列されている。つまり、各ＴＥＧ１〜ＴＥＧ４において、各パラレル構造１２は、第１および第２電極膜２１０３，２１０４が、複数の第１引き出し電極Ｌ１１および複数の第２引き出し電極Ｌ２１が互いに噛み合う櫛歯形状となるように形成されている。
また、各ＴＥＧ１〜ＴＥＧ４において、第１接続電極３および第１拡散領域２１１０と、第２接続電極４および第２拡散領域２１１２とは、いずれも平面視において互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域２１１０と第２接続電極４および第２拡散領域２１１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。また、第１接続電極３および第１拡散領域２１１０と第２接続電極４および第２拡散領域２１１２とは、素子形成面２Ａの重心を通り、半導体基板２の短手方向（半導体基板２の短辺８２に沿う方向）に延びる直線に対して、線対称に形成されている。
図９１〜図９３に示すように、ＴＥＧ５〜ＴＥＧ７は、いずれもパラレル数が「５」のチップ部品である。各ＴＥＧ５〜ＴＥＧ７は、図９４の表に示すように、ＴＥＧ４における第１および第２拡散領域２１１０，２１１２の各周囲長および各面積を変更して形成したものである。ＴＥＧ５における第１および第２拡散領域２１１０，２１１２の各周囲長および各面積が最も小さく、ＴＥＧ５，ＴＥＧ６，ＴＥＧ７，ＴＥＧ４の順に各周囲長および各面積を大きくして形成している。また、ＴＥＧ５〜ＴＥＧ７に係る各周囲長は、それぞれ順にＴＥＧ１〜ＴＥＧ３に係る各周囲長と同じ長さで形成されている。一方、ＴＥＧ５に係る各面積は、ＴＥＧ１に係る各面積よりも小さく形成されている。また、ＴＥＧ６に係る各面積は、ＴＥＧ２に係る各面積よりも小さく形成されている。また、ＴＥＧ７に係る各面積は、ＴＥＧ３に係る各面積よりも小さく形成されている。
複数のパラレル構造１２を含むＴＥＧ１〜ＴＥＧ７の電気的構造は、図９５の電気回路図によって説明される。図９５は、ＴＥＧ１〜ＴＥＧ７の内部の電気的構造を説明するための電気回路図である。
ＴＥＧ１〜ＴＥＧ７の構成によれば、複数の第１ツェナーダイオードＤ１および複数の第２ツェナーダイオードＤ２を含む複数のパラレル構造１２がダイオード形成領域２１０７に形成されている。図９５に示すように、複数の第１ツェナーダイオードＤ１のカソードは第１接続電極３に共通に接続されており、それらのアノードは複数の第２ツェナーダイオードＤ２のアノードに共通に接続されている。そして、複数の第２ツェナーダイオードＤ２のカソードは、第２接続電極４に共通に接続されている。これにより、複数の第１および第２ツェナーダイオードＤ１，Ｄ２が全体として１つの双方向ツェナーダイオードとして機能している。
チップ部品２００１およびＴＥＧ１〜ＴＥＧ７の電気的特性を調べて示したものが、図９６のグラフおよび図９７のグラフである。
図９６は、図７７に示すチップ部品２００１、およびＴＥＧ１〜ＴＥＧ７のＥＳＤ耐量を測定した実験結果を示すグラフである。
図９６の横軸は、第１ツェナーダイオードＤ１の第１拡散領域２１１０の周囲長（総延長）または第２ツェナーダイオードＤ２の第２拡散領域２１１２の周囲長（総延長）のうちの一方の長さを示している。
この実験結果から、第１および第２拡散領域２１１０，２１１２の各周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。また、反対に、第１および第２拡散領域２１１０，２１１２の各周囲長が短くなるほど、ＥＳＤ耐量が小さくなることが分かる。なお、図９６において、ＴＥＧ４およびＴＥＧ７のＥＳＤ耐量は、測定限界により３０ｋＶの位置で横這いになっている。したがって、図９６のグラフによれば、ＥＳＤ耐量は、３０ｋＶ以下において、第１および第２拡散領域２１１０，２１１２の各周囲長と比例関係にあることが分かる。さらに、ＴＥＧ５〜ＴＥＧ７は、いずれもＴＥＧ１〜ＴＥＧ３よりも高いＥＳＤ耐量を有している。このことから、パラレル数が多い方が高いＥＳＤ耐量を達成できることが分かる。
このように第１および第２ツェナーダイオードＤ１、Ｄ２のＥＳＤ耐量の向上を図ることができるのは、第１拡散領域２１１０および第２拡散領域２１１２の各周囲長を長くすることにより、第１拡散領域２１１０および第２拡散領域２１１２の近傍における電界の集中を回避し、その分散を図ることができるためである。ＴＥＧ５〜ＴＥＧ７の結果から、パラレル数が多い場合には、このような効果がより顕著に現れているといえる。
図９６の実験結果より、チップ部品２００１を小型に形成する場合であっても、第１および第２拡散領域２１１０，２１１２の各周囲長を大きくすることによって、チップ部品２００１の小型化と良好なＥＳＤ耐量の確保とを両立できることが分かる。
図９７は、図７７に示すチップ部品２００１、およびＴＥＧ１〜ＴＥＧ７の端子間容量Ｃｔを測定した実験結果を示すグラフである。
図９７の横軸は、第１ツェナーダイオードＤ１の第１拡散領域２１１０の面積（総面積）または第２ツェナーダイオードＤ２の第２拡散領域２１１２の面積（総面積）のうちの一方の面積（総面積）を示している。
この実験結果から、第１および第２拡散領域２１１０，２１１２の各面積が大きくなるにつれて、端子間容量Ｃｔが大きくなり、反対に、第１および第２拡散領域２１１０，２１１２の各面積が小さくなるにつれて、端子間容量Ｃｔが小さくなることが分かる。
図９７のグラフから、ＴＥＧ１〜ＴＥＧ４から成る直線は、ＥＳＤ耐量をｙとし、面積をｘとすれば、ｙ＝０．００１５ｘ＋１．５３の関係式で表すことができる。また、同様に、ＴＥＧ５〜ＴＥＧ７から成る直線は、ｙ＝０．００１５ｘ＋１．０８の関係式で表すことができる。このように、ＴＥＧ１〜ＴＥＧ４から成る直線と、ＴＥＧ５〜ＴＥＧ７から成る直線とは、互いに等しい傾きを有しており、かつ概ね重なる位置に存在している。
このことから、端子間容量Ｃｔは、第１および第２拡散領域２１１０，２１１２の各面積と比例関係にあることが分かる。したがって、たとえば、第１および第２拡散領域２１１０，２１１２の各面積を、２５００μｍ２以下に設定すれば、６ｐＦ以下の端子間容量Ｃｔを達成できることが分かる。
図９７の実験結果より、チップ部品２００１を小型に形成する場合、第１および第２拡散領域２１１０，２１１２の各面積を小さくすることによって、チップ部品２００１の小型化と良好な端子間容量Ｃｔとを両立できることが分かる。
図９６および図９７の結果をまとめたのが、図９８のグラフである。図９８は、図７７に示すチップ部品２００１、およびＴＥＧ１〜ＴＥＧ４の端子間容量Ｃｔ対ＥＳＤ耐量を示すグラフである。なお、図９８では、説明の便宜上、ＴＥＧ５〜ＴＥＧ７のプロットを省略している。
一般的に、チップ部品の耐性、信頼性等の観点から、ＥＳＤ耐量を大きくすることが求められ、また、ロスを生じさせることなく良好に電気的信号を導通させる観点から、端子間容量Ｃｔを小さくすることが望まれる。しかしながら、図９８に示すように、ＥＳＤ耐量および端子間容量Ｃｔは互いにトレードオフの関係にあることが分かる。すなわち、第１および第２拡散領域２１１０，２１１２の各面積に着目して低端子間容量Ｃｔを追求すると、ＥＳＤ耐量も減少し、ＥＳＤ耐量を犠牲にせざるを得なくなる。
したがって、ＴＥＧ１〜ＴＥＧ４のように、第１および第２拡散領域２１１０，２１１２の各周囲長および／または各面積をパラレル数の増減によって変更しただけでは、低端子間容量Ｃｔおよび高ＥＳＤ耐量を実現することができないことが分かる。
ここで、図９６および図９７を再度参照すれば、ＥＳＤ耐量は、第１および第２拡散領域２１１０，２１１２の各周囲長と比例関係にあり、端子間容量Ｃｔは、第１および第２拡散領域２１１０，２１１２の各面積と比例関係にある。
このことから、第１および第２拡散領域２１１０，２１１２の各面積を所定面積以下にするという制約を設けつつ、第１および第２拡散領域２１１０，２１１２の各周囲長を所定長さ以上にすることによって、トレードオフの関係にあるＥＳＤ耐量および端子間容量Ｃｔを互いに切り離して設定できることが分かる。別の見方をすれば、第１および第２拡散領域２１１０，２１１２の各周囲長を所定長さ以上にするという制約を設けつつ、第１および第２拡散領域２１１０，２１１２の各面積を所定面積以下にすることによって、トレードオフの関係にあるＥＳＤ耐量および端子間容量Ｃｔを互いに切り離して設定できることが分かる。
本参考例では、このような着想に基づき、図９９および図１００に示すチップ部品２００１を用意して、ＥＳＤ耐量および端子間容量Ｃｔの各値を調べた。
図９９（ａ）は、チップ部品２００１のダイオード形成領域２１０７を拡大して描いた平面図であり、図９９（ｂ）は、図９９（ａ）に示す第１ツェナーダイオードＤ１および第２ツェナーダイオードＤ２を拡大して描いた断面図である。図１００は、図９９に示すチップ部品２００１の各構成の値、ならびに端子間容量ＣｔおよびＥＳＤ耐量を示す表である。
図９９（ａ），（ｂ）に示すチップ部品２００１の構成が前述のＴＥＧ１〜ＴＥＧ４に係る構成と異なる点は、第１および第２接続電極３，４の各総面積が２０００μｍ２以下である点である。その他の構成は、ＴＥＧ１〜ＴＥＧ４の構成と同様である。なお、図９９（ａ）では、パラレル数が「５」以上の例を示している。
図１００に示すように、本参考例では、前述のパラレル数が「１」のチップ部品２００１に加えて、パラレル数が「５」、「６」、「７」、「８」、「１０」のチップ部品２００１（以下、「パラレル数が「５」〜「１０」のチップ部品２００１」という。）を用意して、端子間容量ＣｔおよびＥＳＤ耐量を測定した。
パラレル数が「５」〜「１０」のチップ部品２００１は、いずれも、第１および第２接続電極３，４の各総面積が２０００μｍ２以下（より具体的には、１８００μｍ２以上１９００μｍ２以下）になるように、形成されている。
パラレル数が「５」〜「１０」のチップ部品２００１の第１および第２拡散領域２１１０，２１１２の短手方向に交差する方向の長さＬＤ、ならびに第１および第２拡散領域２１１０，２１１２の短手方向の幅ＷＤは、パラレル数の増加に伴って、第１および第２拡散領域２１１０，２１１２の各周囲長が増加するように、かつ各面積が増加しないように適宜調整して形成されている。
また、コンタクト孔２１１６，２１１７の幅ＷＣは、パラレル数の増加（第１および第２拡散領域２１１０，２１１２の縮小）に伴って縮小しているが、コンタクト孔２１１６，２１１７から第１および第２拡散領域２１１０，２１１２の端部までの幅（（幅ＷＤ−幅ＷＣ）／２の幅）はいずれも、２．５μｍ程度になるように形成されている。換言すれば、絶縁膜２０の薄膜部２０ａは、パラレル数の増加に依らず、２．５μｍ程度の幅（（幅ＷＤ−幅ＷＣ）／２の幅）で、第１および第２拡散領域２１１０，２１１２の周縁部を覆うように形成されている。また、引き出し電極Ｌ１１，Ｌ２１の幅ＷＥは、第１および第２拡散領域２１１０，２１１２の短手方向の幅ＷＤの縮小に合わせて、小さく形成されている。一方、第１および第２拡散領域２１１０，２１１２のスリット２１１８間の幅ＷＳは、いずれも２μｍ〜３μｍで形成されている。
図１０１は、図９８のグラフに図１００の端子間容量ＣｔおよびＥＳＤ耐量を反映させたグラフである。
図１０１に示すように、ＴＥＧ１〜ＴＥＧ４は、端子間容量Ｃｔの増加に伴って、連続的（直線的）にＥＳＤ耐量も増加している。一方、パラレル数が「５」〜「１０」のチップ部品２００１は、パラレル数の増加に伴ってＥＳＤ耐量が増加しているが、端子間容量Ｃｔは、いずれも６ｐＦ以下である。
より具体的には、パラレル数「５」〜「１０」のチップ部品２００１と、パラレル数「１」のチップ部品２００１とを比較すれば、パラレル数「５」〜「１０」のチップ部品２００１は、パラレル数「１」のチップ部品２００１における端子間容量Ｃｔを概ね維持した状態で、高いＥＳＤ耐量を達成している。すなわち、第１および第２拡散領域２１１０，２１１２の各面積を所定面積以下（２０００μｍ２以下）に制限した状態で、第１および第２拡散領域２１１０，２１１２の各周囲長を大きくする（４００μｍ以上にする）ことにより、低端子間容量Ｃｔを維持した状態で、高ＥＳＤ耐量を実現できている。
さらに具体的に、パラレル数が「５」および「６」のチップ部品２００１の場合には、１１ｋＶ以上のＥＳＤ耐量（より具体的には、１１ｋＶ≦ＥＳＤ耐量＜１２ｋＶ）を実現できている。つまり、第１および第２拡散領域２１１０，２１１２の各面積を２０００μｍ２以下（より具体的には、１８００μｍ２以上１９００μｍ２以下）にした状態で、第１および第２拡散領域２１１０，２１１２の各周囲長を４００μｍ以上４２０μｍ以下とすることにより、４ｐＦ＜端子間容量Ｃｔ＜６ｐＦを達成しつつ、１１ｋＶ≦ＥＳＤ耐量＜１２ｋＶを実現できることが分かる。
また、パラレル数が「７」，「８」，「１０」（以下、「パラレル数が「７」〜「１０」」という。）のチップ部品２００１の場合には、さらに１２ｋＶ以上のＥＳＤ耐量（より具体的には、１２ｋＶ≦ＥＳＤ耐量＜１６ｋＶ）を実現できている。つまり、第１および第２拡散領域２１１０，２１１２の各面積を２０００μｍ２以下（より具体的には、１８００μｍ２以上１９００μｍ２以下）にした状態で、第１および第２拡散領域２１１０，２１１２の各周囲長を４７０μｍ以上７２０μｍ以下とすることにより、４ｐＦ＜端子間容量Ｃｔ＜６ｐＦを達成しつつ、１２ｋＶ以上のＥＳＤ耐量（より具体的には、１２ｋＶ≦ＥＳＤ耐量＜１６ｋＶ）を実現できることが分かる。
また、パラレル数「７」〜「１０」のチップ部品２００１（とくにパラレル数「１０」（周囲長＝７２０μｍ、面積＝１８００μｍ２）のチップ部品２００１）と、ＴＥＧ１（周囲長＝７００μｍ、面積＝５０２８μｍ２）とを比較すれば、パラレル数「７」〜「１０」のチップ部品２００１は、ＴＥＧ１のＥＳＤ耐量を概ね維持した状態で、低い端子間容量Ｃｔを達成している。すなわち、第１および第２拡散領域２１１０，２１１２の各周囲長を所定長さ以上に制限した状態で、第１および第２拡散領域２１１０，２１１２の各面積を小さくすることにより、高ＥＳＤ耐量を概ね維持した状態で、低端子間容量Ｃｔを実現できている。
この実験結果から、第１および第２拡散領域２１１０，２１１２の各面積を所定面積以下にするという制約を設けつつ、第１および第２拡散領域２１１０，２１１２の各周囲長を所定長さ以上にすることによって、トレードオフの関係にあるＥＳＤ耐量および端子間容量Ｃｔを互いに切り離して設定できることが分かった。
また、国際規格であるＩＥＣ６１０００−４−２に基づいてＥＳＤ耐量の下限を８ｋＶと設定した場合、パラレル数が「５」〜「１０」のチップ部品２００１の場合は、いずれも国際規格であるＩＥＣ６１０００−４−２に準拠可能である。
以上のように、チップ部品２００１によれば、第１および第２拡散領域２１１０，２１１２の各面積を２５００μｍ２以下に設定することにより、６ｐＦ以下の端子間容量Ｃｔを達成できる。
また、第１および第２拡散領域２１１０，２１１２の各面積を２０００μｍ２以下（より具体的には、１８００μｍ２以上１９００μｍ２以下）に設定しつつ、第１および第２拡散領域２１１０，２１１２の各周囲長を４００μｍ以上７２０μｍ以下に設定することにより、６ｐＦ以下の端子間容量Ｃｔ（より具体的には、４ｐＦ＜端子間容量Ｃｔ＜６ｐＦ）を達成しつつ、８ｋＶ以上のＥＳＤ耐量（より具体的には、１１ｋＶ≦ＥＳＤ耐量＜１６ｋＶ）を実現できる。
さらに、第１および第２拡散領域２１１０，２１１２の各面積を２０００μｍ２以下（より具体的には、１８００μｍ２以上１９００μｍ２以下）に設定しつつ、第１および第２拡散領域２１１０，２１１２の各周囲長を４７０μｍ以上７２０μｍ以下に設定すれば、１２ｋＶ以上（より具体的には、１２ｋＶ≦ＥＳＤ耐量＜１６ｋＶ）のＥＳＤ耐量を実現できる。
このように、チップ部品２００１によれば、低端子間容量Ｃｔを実現しつつ、ＩＥＣ６１０００−４−２に準拠可能であり、かつ信頼性に優れた双方向ツェナーダイオードを備えたチップ部品２００１を提供できる。
本参考例では、最大数としてパラレル数が「１０」のチップ部品２００１を用意したが、上記の実験結果から、第１および第２拡散領域２１１０，２１１２の各面積を２０００μｍ２以下（より具体的には、１８００μｍ２以上１９００μｍ２以下）にしつつ、パラレル数を「１０」以上、すなわち、第１および第２拡散領域２１１０，２１１２の各周囲長を７２０μｍ以上とすれば、より良好な端子間容量ＣｔおよびＥＳＤ耐量を達成できることが想定される。すなわち、第１および第２拡散領域２１１０，２１１２の各面積を極力小さくした状態を維持しつつ、第１および第２拡散領域２１１０，２１１２の各周囲長を極力長くすることにより、より一層良好な端子間容量ＣｔおよびＥＳＤ耐量を達成できることが想定される。
図１０２は、図７７に示すチップ部品２００１の製造工程の一例を説明するためのフローチャートである。図１０３Ａ〜図１０３Ｈは、図７７に示すチップ部品２００１の製造方法を示す断面図である。なお、図１０３Ａ〜図１０３Ｈでは、説明の便宜上、第１および第２電極膜２１０３，２１０４上に形成されるパターンＰＴについては省略して示している。
まず、図１０３Ａに示すように、半導体基板２の元基板としてのｐ＋型の半導体基板３０が用意される。半導体基板３０の表面３０Ａは素子形成面であり、表面３０Ａと反対側の面が裏面３０Ｂである。半導体基板３０の表面３０Ａは半導体基板２の素子形成面２Ａに対応しており、半導体基板３０の裏面３０Ｂは半導体基板２の裏面２Ｂに対応している。
半導体基板３０の表面３０Ａ（素子形成面）には、複数のチップ部品２００１に対応した複数の双方向ツェナーダイオードが形成されるチップ領域２００１ａが、マトリクス状に配列されて設定されている。隣接するチップ領域２００１ａの間には、境界領域２１８０が設けられている（図１０４参照）。境界領域２１８０は、略一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体基板３０に対して必要な工程を行った後に、境界領域２１８０に沿って半導体基板３０を切り離す（個片化する）ことにより、複数のチップ部品２００１が得られる。
次に、図１０３Ｂに示すように、半導体基板３０の表面３０Ａに、絶縁膜２０が形成される（ステップＳ２０１：絶縁膜形成工程）。次に、絶縁膜２０上にレジストマスク（図示せず）が形成される（ステップＳ２０２：レジストマスク形成工程）。レジストマスクを用いたエッチングによって、第１拡散領域２１１０および第２拡散領域２１１２に対応する開口が絶縁膜２０に形成される（ステップＳ２０３：絶縁膜開口形成工程）。
次に、レジストマスクを剥離した後に、絶縁膜２０に形成された開口から露出する半導体基板３０の表層部にｎ型不純物が導入される（ステップＳ２０４：ｎ型不純物導入工程）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体基板３０を拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜２０の開口内で露出する半導体基板３０の表面３０Ａに燐を堆積させる処理である。
次に、必要に応じてＣＶＤ法により絶縁膜２０を厚膜化した後（ステップＳ２０５：ＣＶＤ酸化膜形成工程）、半導体基板３０に導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ステップＳ２０６：熱処理（ドライブ）工程）。これにより、半導体基板３０の表層部に第１拡散領域２１１０および第２拡散領域２１１２が形成される。
次に、図１０３Ｃに示すように、コンタクト孔２１１６，２１１７に整合する開口４９ａを有するレジストマスク４９が絶縁膜２０の上に形成される（ステップＳ２０７：レジストマスク形成工程）。レジストマスク４９を介するエッチングによって、絶縁膜２０にコンタクト孔２１１６，２１１７が形成される（ステップＳ２０８：コンタクト孔開口工程）。その後、レジストマスク４９が剥離される。
次に、図１０３Ｄに示すように、たとえばスパッタリングによって、第１電極膜２１０３および第２電極膜２１０４を構成する電極膜が絶縁膜２０上に形成される（ステップＳ２０９：電極膜形成工程）。本参考例では、Ａｌからなる電極膜が形成される。そして、電極膜上に、スリット２１１８に対応する開口パターンを有する別のレジストマスクが形成され（ステップＳ２１０：レジストマスク形成工程）、レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット２１１８が形成される（ステップＳ２１１：電極膜パターニング工程）。これにより、電極膜が、第１電極膜２１０３および第２電極膜２１０４に分離され、第１および第２ツェナーダイオードＤ１，Ｄ２が形成される。
次に、図１０３Ｅに示すように、レジストマスクを剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜２３が形成される（ステップＳ２１２：パッシベーション膜形成工程）。次に、感光性ポリイミド等を塗布することにより樹脂膜２４が形成される（ステップＳ２１３：ポリイミド塗布工程）。次に、第１開口２５および第２開口２６を含む所定のパターンＰＴ（図８２〜図８４参照）、および切欠部１２２，１２３に対応するパターンで樹脂膜２４を露光する。その後、樹脂膜２４が現像される（ステップＳ２１４：露光・現像工程）。
樹脂膜２４をパターニング、現像することによって、当該樹脂膜２４における所定のパターンＰＴと一致する部分、および切欠部１２２，１２３と一致する部分が選択的に除去される。より具体的には、第１および第２接続電極３，４の表面に、平坦部９７および凸部形成部９８（図８２参照）が形成されるパターンで、樹脂膜２４が除去される。平坦部９７が形成される領域では、第２開口２６よりも広い面積で第１電極膜２１０３および第２電極膜２１０４の各表面を露出させる第１開口２５が第１電極膜２１０３および第２電極膜２１０４上に形成される。このとき、第１電極膜２１０３および第２電極膜２１０４上における樹脂膜２４は、露光によって溶融して、断面視円弧状に形成される。
第１および第２接続電極３，４の凸部形成部９８において、行列状の凸部９６を形成する場合（図８３参照）には、第１電極膜２１０３および第２電極膜２１０４上に、複数の第２開口２６が、互いに直交する行方向および列方向において一定の間隔で行列状に配列されるパターンで形成される。
一方、第１および第２接続電極３，４の凸部形成部９８において、千鳥状の凸部９６を形成する場合（図８４参照）には、第１電極膜２１０３および第２電極膜２１０４上に、複数の第２開口２６が、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されるパターンで形成される。
その後、必要に応じて、樹脂膜２４をキュアするための熱処理が行われる（ステップＳ２１５：ポリイミドキュア工程）。そして、樹脂膜２４をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によってパッシベーション膜２３が除去されて、所定パターンＰＴ（図８２〜図８４参照）と、切欠部１２２，１２３とが形成される。これにより、切欠部１２２，１２３から露出する第１電極膜２１０３および第２電極膜２１０４が、凸凹状の第１パッド２１０５および凸凹状の第２パッド２１０６として形成される（ステップＳ２１６：パッド形成工程）。
次に、第１および第２ツェナーダイオードＤ１，Ｄ２に対して電気テストが行われる。電気テストは、プローブ７０を第１パッド２１０５および第２パッド２１０６に接触させることにより行われる。このとき、第１パッド２１０５および第２パッド２１０６には、比較的幅広の第１開口２５が形成されている。そのため、プローブ７０と、第１パッド２１０５および第２パッド２１０６との接触位置を第１開口２５内に設定することにより、プローブ７０（より具体的には、プローブ７０の先端部以外の部分）が、比較的幅狭の第２開口２６内に入り込んだり、当該第２開口２６の側面等に接触することを効果的に抑制できる。よって、電気テストを良好に実施できる。
次に、図１０３Ｆに示すように、後述する溝２０４４（図１０３Ｇ参照）を形成するためのレジストパターン４１が形成される（ステップＳ２１７：レジストマスク形成工程）。
図１０４は、図１０３Ｆの工程において溝２０４４を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。レジストパターン４１は、境界領域２１８０に整合する格子状の開口２０４２を有している。レジストパターン４１を介してプラズマエッチングが行われる。
これにより、図１０３Ｇに示すように、半導体基板３０がその表面３０Ａから所定の深さまでエッチングされる。これによって、境界領域２１８０に沿って、切断用の溝２０４４が形成される（ステップＳ２１８：溝形成工程）。
半導体基板３０における溝２０４４の全体形状は、平面視でレジストパターン４１の開口２０４２と一致する格子状になっている（図１０４参照）。そして、半導体基板３０の表面３０Ａでは、チップ領域２００１ａのまわりを溝２０４４における矩形枠体部分が取り囲んでいる。溝２０４４に取り囲まれたチップ領域２００１ａに半製品２０５０が１つずつ位置していて、これらの半製品２０５０は、行列状に整列配置されている。このように溝２０４４を形成することによって、半導体基板３０を複数のチップ領域２００１ａ毎に分離可能にする。溝２０４４が形成された後、レジストパターン４１は、剥離される。
次に、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７を、半導体基板３０の表面３０Ａの全域に亘って形成する（ステップＳ２１９：絶縁膜工程）。このとき、溝２０４４の内周面（前述した側壁の区画面や底壁の上面）の全域にも絶縁膜４７が形成される。次に、絶縁膜４７を選択的にエッチングする。具体的には、絶縁膜４７における表面３０Ａに平行な部分を選択的にエッチングする。これにより、第１電極膜２１０３が第１パッド２１０５として露出し、第２電極膜２１０４が第２パッド２１０６として露出すると共に、溝２０４４においては、底壁上の絶縁膜４７が除去される。
次に、図１０５に示す工程により、外部接続電極として第１および第２接続電極３，４が形成される（ステップＳ２２０：外部接続電極形成工程）。
図１０５は、第１および第２接続電極３，４の製造工程を説明するための図である。
第１および第２接続電極３，４を製造するには、まず、図１０５に示すように、第１パッド２１０５および第２パッド２１０６の表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ２３１：有機物除去工程）。次に、当該表面の酸化膜が除去される（ステップＳ２３２：酸化膜除去工程）。次に、当該表面においてジンケート処理が実施されて、当該表面における（第１電極膜２１０３および第２電極膜２１０４の）ＡｌがＺｎに置換される（ステップＳ２３３：ジンケート工程）。次に、当該表面上のＺｎが硝酸等で剥離されて、第１パッド２１０５および第２パッド２１０６では、新しいＡｌが露出される（ステップＳ２３４：表面剥離工程）。
次に、第１パッド２１０５および第２パッド２１０６をめっき液に浸けることによって、第１パッド２１０５および第２パッド２１０６における新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、第１パッド２１０５および第２パッド２１０６の各表面にＮｉ層３３が形成される（ステップＳ２３５：Ｎｉめっき工程）。
次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ２３６：Ｐｄめっき工程）。
次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ２３７：Ａｕめっき工程）。これによって、第１および第２接続電極３，４が形成され、形成後の第１および第２接続電極３，４を乾燥させると（ステップＳ２３８：乾燥工程）、第１および第２接続電極３，４の製造工程が完了する。なお、前後するステップの間には、半製品２０５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
このように、第１および第２接続電極３，４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１および第２接続電極３，４を電解めっきによって形成する場合に比べて、第１および第２接続電極３，４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ部品２００１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１および第２接続電極３，４についての形成位置にずれが生じないので、第１および第２接続電極３，４の形成位置精度を向上して歩留まりを向上できる。
また、この方法では、第１電極膜２１０３および第２電極膜２１０４が切欠部１２２，１２３から露出していて、第１電極膜２１０３および第２電極膜２１０４から溝２０４４までめっき成長の妨げになるものがない。すなわち、チップ領域２００１ａは、樹脂膜２４に覆われているので、第１および第２ツェナーダイオードＤ１，Ｄ２が形成された領域は、めっき成長されない。そのため、第１電極膜２１０３および第２電極膜２１０４から溝２０４４まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
次に、図１０４Ｈに示すように、半導体基板３０が裏面３０Ｂ側から、溝２０４４の底部に到達するまで研削される（ステップＳ２２１：個片化工程）。これによって、複数のチップ領域２００１ａが個片化され、前述の構造のチップ部品２００１を得ることができる。このように、溝２０４４を形成してから半導体基板３０を裏面３０Ｂ側から研削すれば、半導体基板３０に形成された複数のチップ部品２００１を一斉に個々に分割（個片化）できる（複数のチップ部品２００１の個片を一度に得ることができる）。よって、複数のチップ部品２００１の製造時間の短縮によってチップ部品２００１の生産性の向上を図ることができる。
なお、完成したチップ部品２００１における半導体基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。
また、完成したチップ部品２００１に対して電気テストを実施してもよい。第１および第２接続電極３，４の各表面には、平坦部９７が形成されている。したがって、電気テストにおいて使用するプローブ（図１０３Ｅのプローブ７０に相当する）と、第１および第２接続電極３，４との各接触位置を平坦部９７に設定することにより、プローブ（より具体的には、プローブの先端部以外の部分）が、凸部９６に接触することを効果的に抑制できる。よって、電気テストを良好に実施できる。
以上のように、本参考例では、半導体基板２がｐ型の半導体基板からなっているので、半導体基板２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体基板は抵抗率の面内ばらつきが大きいので、ｎ型の半導体基板を用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、エピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体基板の元となるインゴット（たとえばシリコンインゴット）を形成するときに、半導体基板の中心部と周縁部とで抵抗率の差が大きくなるからである。
これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型の半導体基板は抵抗率の面内ばらつきが少ない。したがって、ｐ型の半導体基板を用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードを半導体基板のいずれの箇所からも切り出すことができる。よって、ｐ型の半導体基板として半導体基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図１０６Ａ〜図１０６Ｄは、図１０３Ｈの工程後におけるチップ部品２００１の回収工程を示す図解的な断面図である。
図１０６Ａでは、個片化された複数のチップ部品２００１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１０６Ｂに示すように、各チップ部品２００１の半導体基板２の裏面２Ｂに対して、熱発泡シート７３を貼着する。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。
シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。そこで、各チップ部品２００１の半導体基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図１０６Ｃに示すように、支持テープ７１を各チップ部品２００１から引き剥がして、チップ部品２００１を熱発泡シート７３に転写する。このとき、支持テープ７１に紫外線を照射すると（図１０６Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各チップ部品２００１から剥がれやすくなる。
次に、熱発泡シート７３を加熱する。これにより、図１０６Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各チップ部品２００１の半導体基板２の裏面２Ｂとの接触面積が小さくなり、全てのチップ部品２００１が熱発泡シート７３から自然に剥がれる（脱落する）。このように回収されたチップ部品２００１は、エンボスキャリアテープ（図示せず）に形成された収容空間に収容される。この場合、支持テープ７１または熱発泡シート７３からチップ部品２００１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ部品２００１が支持テープ７１にくっついた状態で（図１０６Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１からチップ部品２００１を所定個数ずつ直接引き剥がしてもよい。チップ部品２００１が収容されたエンボスキャリアテープは、その後、自動実装機８０に収納される。チップ部品２００１は、自動実装機８０に備えられた吸着ノズル７６により吸着されて個々回収される。このように回収されたチップ部品２００１に対して、部品認識カメラ６４による表裏判定工程が実行される（図１０８および図１０９参照）。
各チップ部品２００１の回収工程は、図１０７Ａ〜図１０７Ｃに示す別の方法によっても行うことができる。
図１０７Ａ〜図１０７Ｃは、図１０３Ｈの工程後におけるチップ部品２００１の回収工程（変形例）を示す図解的な断面図である。
図１０７Ａでは、図１０６Ａと同様に、個片化された複数のチップ部品２００１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１０７Ｂに示すように、各チップ部品２００１の半導体基板２の裏面２Ｂに転写テープ７７を貼着する。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。そこで、図１０７Ｃに示すように、各チップ部品２００１に転写テープ７７を貼着した後に、支持テープ７１を各チップ部品２００１から引き剥がす。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図１０７Ｂの点線矢印参照）を照射してもよい。
転写テープ７７の両端には、自動実装機８０に設置されたフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各チップ部品２００１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各チップ部品２００１が転写テープ７７から剥がれやすくなる。この状態で、自動実装機８０の吸着ノズル７６をチップ部品２００１の素子形成面２Ａ側に向けると、自動実装機８０（吸着ノズル７６）が発生する吸着力によって、チップ部品２００１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図１０７Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しにチップ部品２００１を吸着ノズル７６側へ突き上げると、チップ部品２００１を転写テープ７７から円滑に引き剥がすことができる。このように回収されたチップ部品２００１に対して、部品認識カメラ６４による表裏判定工程が実行される。
図１０８は、図７７に示すチップ部品２００１の表裏判定工程を説明するための図である。図１０９は、参考例のチップ部品２０１０の表裏判定工程を説明するための図である。
図１０８および図１０９は、それぞれ、チップ部品２００１および参考例に係るチップ部品２０１０が吸着ノズル７６に吸着されている状態を示している。なお、参考例に係るチップ部品２０１０とは、ここでは第１および第２接続電極３，４の各表面に凸部９６が形成されていないチップ部品のことを言う。
図１０８に示すように、チップ部品２００１は、吸着ノズル７６により吸着された状態で、自動実装機８０によって、チップ部品２００１の表裏が部品認識カメラ６４によって判定される部品検出位置Ｐ２まで搬送される。このとき、吸着ノズル７６は、裏面２Ｂの長手方向における略中央部分に吸着する。前述したように、第１および第２接続電極３，４は、チップ部品２００１の片面（素子形成面２Ａ）および側面２Ｃ〜２Ｆにおける素子形成面２Ａ側の端部だけに設けられていることから、チップ部品２００１において裏面２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６をチップ部品２００１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６をチップ部品２００１に確実に吸着させ、チップ部品２００１を途中で吸着ノズル７６から脱落させることなく確実に部品認識カメラ６４による部品検出位置Ｐ２（実装基板９上）まで搬送できる。
図１０８に示すように、チップ部品２００１が部品検出位置Ｐ２に到達すると、部品認識カメラ６４の周囲に設置された光源６５（たとえば複数のＬＥＤを備えた光照射機）からチップ部品２００１の第１および第２接続電極３，４が形成された面（素子形成面２Ａ）に光が斜め方向に照射される。部品認識カメラ６４は、当該チップ部品２００１の第１および第２接続電極３，４、ならびに第１および第２接続電極３，４が形成されていない部分によって反射された反射光を検出することにより、第１および第２接続電極３，４が形成された領域とそうでない領域との明暗を区別して、チップ部品２００１の表裏を判定する。
チップ部品２００１は、必ずしも水平な姿勢で吸着ノズル７６により吸着されるわけではなく、時には傾いた姿勢で吸着ノズル７６により吸着される場合がある。
ここで、図１０９に示すように、参考例に係るチップ部品２０１０の場合では、傾いた姿勢の状態で光源６５から素子形成面２Ａに光が照射されると（図１０９の入射光λ３参照）、第１および第２接続電極３，４によって部品認識カメラ６４が配置された領域外に向けて反射（全反射：図１０９の反射光λ４参照）され、部品認識カメラ６４によって検出されない場合がある。このような場合、部品認識カメラ６４による映像情報では、チップ部品２０１０の第１および第２接続電極３，４の一部または全部が暗く写ることになる。そのため、自動実装機８０は、第１および第２接続電極３，４が形成された領域を第１および第２接続電極３，４が形成されていない領域であると誤認識し、チップ部品２０１０の実装基板９への搬送を停止させる。したがって、参考例に係るチップ部品２０１０の場合では、このような誤認識の発生が円滑な実装工程の妨げとなっている。
これに対して、チップ部品２００１では、図１０８に示すように、チップ部品２００１の最表面に形成された第１および第２接続電極３，４の表面にそれぞれ複数の凸部９６が形成されている。そのため、たとえチップ部品２００１が傾いた姿勢で吸着されていても、光源６５から第１および第２接続電極３，４に照射された光（図１０８の入射光λ１参照）は、第１および第２接続電極３，４の凸部９６によって乱反射される（図１０８の反射光λ２参照）。第１および第２接続電極３，４では、このような凸部９６が複数形成されているため、たとえ、チップ部品２００１が前述の図１０９のように傾いた姿勢で吸着ノズル７６により吸着されていても、光源６５からの入射光λ３をあらゆる方向に反射させることができる。そのため、部品検出位置Ｐ２に対して部品認識カメラ６４がどのように配置されていても、当該部品認識カメラ６４により第１および第２接続電極３，４（チップ部品２００１）を良好に検出できる。これにより、自動実装機８０は、チップ部品２００１の仕様による誤認識を軽減できるので、チップ部品２００１の実装基板９に対する実装を円滑に行うことができる。
しかも、チップ部品２００１の第１および第２接続電極３，４に凸部９６を形成するという加工で済むので、仕様（たとえば、サイズや形状）の異なるチップ部品に適用できる。そのため、チップ部品の仕様毎に、部品認識カメラ６４の周囲に配置する光源６５の条件（仕様）を変更する必要はない。表裏判定工程を経たチップ部品２００１は、その後、図１１０に示すように実装基板９に実装される。
図１１０は、チップ部品２００１が実装基板９に実装された状態の回路アセンブリ１００をチップ部品２００１の長手方向に沿って切断したときの模式的な断面図である。図１１１は、実装基板９に実装された状態のチップ部品２００１を素子形成面２Ａ側から見た模式的な平面図である。
図１１０に示すように、チップ部品２００１は、実装基板９に実装される。この状態におけるチップ部品２００１および実装基板９は、回路アセンブリ１００を構成している。図１１０における実装基板９の上面は、実装面９Ａである。実装面９Ａには、実装基板９の内部回路（図示せず）に接続された一対（２つ）のランド８８が形成されている。各ランド８８は、たとえば、Ｃｕからなる。各ランド８８の表面には、はんだ１３が当該表面から突出するように設けられている。
自動実装機８０は、表裏判定工程の後、チップ部品２００１を吸着した状態で吸着ノズル７６を実装基板９まで移動させる。このとき、チップ部品２００１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、チップ部品２００１において、第１接続電極３を一方のランド８８のはんだ１３に接触させ、第２接続電極４を他方のランド８８のはんだ１３に接触させる。次に、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極３と当該一方のランド８８とがはんだ１３を介して接合し、第２接続電極４と当該他方のランド８８とがはんだ１３を介して接合する。つまり、２つのランド８８のそれぞれが、第１および第２接続電極３，４において対応する電極にはんだ接合される。これにより、実装基板９へのチップ部品２００１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。このとき、第１および第２接続電極３，４の最表面には、Ａｕ層３５（金メッキ）が形成されている。そのため、チップ部品２００１を実装基板９に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。
完成状態の回路アセンブリ１００では、チップ部品２００１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図１１１も参照）。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
図１１０に示すように、断面視においては、たとえば、第１および第２接続電極３，４は、素子形成面２Ａ上の表面部分と側面２Ｃ，２Ｄ上の側面部分とが一体的になってＬ字状に形成されている。そのため、図１１１に示すように、実装面９Ａ（素子形成面２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００（厳密には、チップ部品２００１と実装基板９との接合部分）を見てみると、第１接続電極３と一方のランド８８とを接合するはんだ１３は、第１接続電極３の表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４と他方のランド８８とを接合するはんだ１３も、第２接続電極４の表面部分だけでなく、側面部分にも吸着している。
このように、チップ部品２００１では、第１接続電極３が半導体基板２の三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成され、第２接続電極４が半導体基板２の三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、半導体基板２の素子形成面２Ａに加えて側面２Ｃ〜２Ｆにも電極が形成されているので、チップ部品２００１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１および第２接続電極３，４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、図１１１に示すように、はんだ１３が半導体基板２の素子形成面２Ａから側面２Ｃ〜２Ｆに回り込むように吸着する。したがって実装状態において、第１接続電極３を三方の側面２Ｃ，２Ｅ，２Ｆではんだ１３によって保持し、第２接続電極４を三方の側面２Ｄ，２Ｅ，２Ｆではんだ１３によって保持することによって、矩形状のチップ部品２００１の全ての側面２Ｃ〜２Ｆをはんだ１３で固定できる。これにより、チップ部品２００１の実装形状を安定化させることができる。
＜第７参考例＞
図１１２は、第７参考例に係るチップ部品２２０１の模式的な斜視図である。
第７参考例に係るチップ部品２２０１が前述の第６参考例に係るチップ部品２００１と異なる点は、第１接続電極３側（より具体的には、半導体基板２の側面２Ｃ側）に複数の凹マーク２０７が形成されている点、および第１および第２接続電極３，４の各表面に凸部９６および平坦部９７が形成されていない点である。その他の構成は、前述のチップ部品２００１の構成と同様であるので、同一の符号を付して、説明を省略する。
凹マーク２０７は、半導体基板２の周縁部８５，９０、より具体的には半導体基板２の側面２Ｃに、上下方向(半導体基板２の厚み方向)に延びるように複数形成されている。本参考例では４つの凹マーク２０７（２０７ａ，２０７ｂ，２０７ｃ，２０７ｄ）が形成されている。凹マーク２０７を構成する上下方向(半導体基板２の厚み方向)に延びる長溝は、本参考例では、平面視円弧状（平面視凹面状）である。なお、凹マーク２０７は、平面視台形状、平面視三角形状等、任意の窪み形状であってもよい。凹マーク２０７は、当該凹マーク２０７の位置および数により、チップ部品の極性方向（正極および負極の方向）、型名、製造年月日その他の情報を表示する。
第１接続電極３は、三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成されており、これにより周縁部８６が形成されている。第１接続電極３の周縁部８６（より具体的には、周縁部８６の表面、および半導体基板２と周縁部８６とが接する面）は、さらに側面２Ｃに形成された複数の凹マーク２０７の表面に沿って形成されており、これにより、第１接続電極３の長辺３Ａ（側面２Ｃ側の長辺３Ａ）には、複数の凹マーク２０７を描く線に沿う平面視凹状の部分が複数形成されている。
このように、半導体基板２は、第１接続電極３が形成された一端部と、第２接続電極４が形成された他端部とにおいて、異なる形状を有している。すなわち、第１接続電極３は、複数の凹マーク２０７が形成されている半導体基板２の一端部側に形成されており、第２接続電極４は、隣り合う側面２Ｄ，２Ｅ，２Ｆ同士が直角に維持されている半導体基板２の他端部側に形成されている。したがって、半導体基板２における第１および第２接続電極３，４が形成された両端部は、素子形成面２Ａを法線方向から見た平面視において、半導体基板２の側面２Ｅ，２Ｆを直交する直線（半導体基板２の重心を通る）に対して、線対称でない形状を有している。また、半導体基板２における第１および第２接続電極３，４が形成された両端部は、半導体基板２の重心に対して、点対称でない形状を有している。
図１１３は、チップ部品２２０１を裏面２Ｂ側から見た平面図であり、凹マーク２０７の構成を説明するための図である。
図１１３（Ａ）に示すように、凹マーク２０７は、半導体基板２の側面２Ｃに、等間隔に形成された４つの凹マーク２０７ａ，２０７ｂ，２０７ｃ，２０７ｄを有する構成とすることができる。
また、図１１３（Ｂ）に示すように、凹マーク２０７は、両外側に位置する凹マーク２０７ａ，２０７ｄの２つとすることができる。
あるいは、図１１３（Ｃ）に示すように、凹マーク２０７は、３つの凹マーク２０７ａ、２０７ｂ，２０７ｄとすることもできる。
このように、側面２Ｃに沿ってたとえば４つの凹マーク２０７が等間隔で形成される構成とし、そのうちの任意の凹マーク２０７を形成し、また、任意の凹マーク２０７は形成しない構成とすることにより、１つの凹マーク２０７の有無により、２値情報を表示できる。
そして、２値情報を表示する凹マーク２０７が、本参考例では最大４つ形成できるから、情報量としては、２×２×２×２＝２４の情報量を備えたチップ部品２２０１とすることができる。
このように、小型のチップ部品２２０１に対して、その側面２Ｃに沿って情報を表わす外観上の特徴（凹マーク２０７）が備えられており、チップ部品２２０１に必要な情報を、標印に代わるやり方で表わすことができる。そして、自動実装機等は、チップ部品２２０１の種類、極性方向（正極および負極の方向）、製造年月日その他の情報を容易に認識できる。このため、自動実装に適したチップ部品２２０１とすることができる。
図１１４は、チップ部品２２０１を裏面側から見た平面図であり、凹マーク２０７の変形例を示す図である。図１１５は、凹マーク２０７の種類と位置を変化させて、凹マーク２０７により表示できる情報の種類を豊富にする例を示す図である。
図１１４（Ａ）に示すチップ部品２２０１は、半導体基板２の側面２Ｃに、当該側面２Ｃの長さ方向に延びる長い凹マーク２０７ｘが形成された構成例を示している。この長い凹マーク２０７ｘは、図１１４（Ｂ）および図１１４（Ｃ）に示すように、その長さを異ならせた凹マーク２０７ｙ、２０７ｚとすることもできる。つまり、図１１４に示す参考例では、半導体基板２の側面２Ｃに形成する凹マーク２０７が、その幅が異なる構成とし、幅広のマーク、幅の中位のマークおよび幅狭のマーク、の３種類の凹マーク２０７ｘ、２０７ｙ、２０７ｚにより、情報を表示する形態とされている。
さらに、半導体基板２の側面２Ｃに形成する凹マーク２０７は、図１１３を参照して説明した一定幅の複数の凹マーク２０７ａ、２０７ｂ、２０７ｃ、２０７ｄと、図１１４を参照して説明した幅の変化する凹マーク２０７ｘ、２０７ｙ、２０７ｚとを組み合わせて、図１１５（Ａ）に示す幅広の凹マーク２０７ｙと、一定幅の凹マーク２０７ｄとの組み合わせ、あるいは、図１１５（Ｂ）に示すように、幅狭の凹マーク２０７ｚと一定幅の凹マーク２０７ａとの組み合わせというように、凹マーク２０７の種類と位置を変化させて、凹マーク２０７により表示できる情報の種類を豊富にすることができる。
このように複数の凹マーク２０７を有するチップ部品２２０１は、前述の第６参考例に係る図１０３Ｆの工程において、レジストパターン４１のレイアウト（図１０４参照）を図１１６に示すレイアウトに変更することによって形成できる。
図１１６は、図１１２に示すチップ部品２２０１に係る凹マーク２０７用の溝を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。
レジストパターン４１において、溝２０４４（図１０３Ｇ参照）を形成するための開口２０４２には、凹マーク２０７用の溝を形成するための凸部２２４２が複数形成されている。複数の凸部２２４２は、チップ領域２２０１ａの一端部（チップ部品２２０１の側面２Ｃに対応する部分）を選択的に露出させるように形成されている。なお、チップ領域２２０１ａとは、前述の第６参考例におけるチップ領域２００１ａに相当し、後の工程において個片化されることによりチップ部品２２０１になる領域である。
レジストパターン４１を介するエッチングによって、図１０３Ｇに示すように、元基板である半導体基板３０に溝２０４４が形成される。溝２０４４を形成する際に、チップ領域２２０１ａの一端部（チップ部品２００１の側面２Ｃに対応する部分）に沿って、凹マーク２０７が同時に形成される。
つまり、半導体基板３０の境界領域２１８０をエッチングする際に、レジストパターン４１のレイアウトを工夫して、エッチングにより凹マーク２０７が同時に形成されるようにする。その後、図１０３Ｇおよび図１０３Ｈにおいて説明した工程と同様の工程を経て、チップ部品２２０１が完成する。
このように、本参考例の製造方法では、複数のチップ領域２２０１ａを有する半導体基板３０を、境界領域２１８０（溝２０４４）に沿って切断するときに、周縁部に同時に凹マーク２０７を形成する。したがって、チップ部品２２０１に関する情報を記録するための専用の工程を設ける必要がないので、チップ部品２２０１の生産性を向上できる。また、側面２Ｃに形成された凹マーク２０７よってチップ部品２２０１の情報が表示されるので、チップ部品２２０１の表面や裏面に標印を形成するための大きなスペースを必要としない。したがって、極小型のチップ部品にも適用することが可能である。
なお、チップ部品２２０１の半導体基板２における側面２Ｃに凹マーク２０７（２０７ａ、２０７ｂ、２０７ｃ、２０７ｄ、２０７ｘ、２０７ｙ、２０７ｚ）を形成する構成を説明したが、凹マーク２０７の形成位置は、側面２Ｃに限られるわけではなく、半導体基板２の他の側面２Ｄ，２Ｅ，２Ｆに形成されていてもよい。
また、チップ部品２２０１では、半導体基板２の側面２Ｃに、上下方向に延びる複数の凹マーク２０７が形成された参考例を説明したが、凹マーク２０７に代えて凸マーク２７０としてもよい。凸マーク２７０か設けられた参考例を、以下に具体的に図面を参照して説明する。
＜第８参考例＞
図１１７は、第８参考例に係るチップ部品２３０１の模式的な斜視図である。
第８参考例に係るチップ部品２３０１が、前述の第７参考例に係るチップ部品２２０１の構成と異なる点は、凹マーク２０７に代えて、凸マーク２７０が形成されている点である。その他の構成は、チップ部品２２０１の構成と同様であるので、同一の符号を付して、説明を省略する。
チップ部品２３０１に係る半導体基板２の側面２Ｃには、上下方向に延びる複数、本参考例では４つの凸マーク２７０（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ）が形成されている。凸マーク２７０を構成する上下方向(半導体基板２の厚み方向)に延びる畝または突形状は、本参考例では、平面視円弧状（平面視凸面状）である。なお、凸マーク２７０は、平面視台形状、平面視三角形状等、任意の突形状であってもよい。また、角が丸められた矩形状や頂角が丸められた三角形状であってもよい。すなわち、凸マーク２７０は、任意の形態の畝または凸形状であればよい。凸マーク２７０は、当該凸マーク２７０の位置および数により、チップ部品の極性方向（正極および負極の方向）、型名、製造年月日その他の情報を表示する。
第１接続電極３は、三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成されており、これにより周縁部８６が形成されている。第１接続電極３の周縁部８６（より具体的には、周縁部８６の表面、および半導体基板２と周縁部８６とが接する面）は、さらに側面２Ｃに形成された複数の凸マーク２７０の表面に沿って形成されており、これにより、第１接続電極３の長辺３Ａ（側面２Ｃ側の長辺３Ａ）には、複数の凸マーク２７０を描く線に沿う平面視凸状の部分が複数形成されている。
このように、半導体基板２は、第１接続電極３が形成された一端部と、第２接続電極４が形成された他端部とにおいて、異なる形状を有している。すなわち、第１接続電極３は、複数の凸マーク２７０が形成されている半導体基板２の一端部側に形成されており、第２接続電極４は、隣り合う側面２Ｄ，２Ｅ，２Ｆ同士が直角に維持されている半導体基板２の他端部側に形成されている。したがって、半導体基板２における第１および第２接続電極３，４が形成された両端部は、素子形成面２Ａを法線方向から見た平面視において、半導体基板２の側面２Ｅ，２Ｆを直交する直線（半導体基板２の重心を通る）に対して、線対称でない形状を有している。また、半導体基板２における第１および第２接続電極３，４が形成された両端部は、半導体基板２の重心に対して、点対称でない形状を有している。
図１１８は、チップ部品２３０１を裏面２Ｂ側から見た平面図であり、凸マーク２７０の構成を説明するための図である。
図１１８（Ａ）に示すように、凸マーク２７０は、半導体基板２の側面２Ｃに、等間隔に形成された４つの凸マーク２７０ａ、２７０ｂ、２７０ｃ、２７０ｄを有する構成とすることができる。
また、図１１８（Ｂ）に示すように、凸マーク２７０は、両外側に位置する凸マーク２７０ａ、２７０ｄの２つとすることができる。
あるいは、図１１８（Ｃ）に示すように、凸マーク２７０は、３つの凸マーク２７０ａ、２７０ｂ、２７０ｄとすることもできる。
このように、側面２Ｃに沿ってたとえば４つの凸マーク２７０が等間隔で形成される構成とし、そのうちの任意の凸マーク２７０を形成し、また、任意の凸マーク２７０は形成しない構成とすることにより、１つの凸マーク２７０の有無により、２値情報を表示できる。
そして、２値情報を表示する凸マーク２７０が、本参考例では最大４つ形成できるから、情報量としては、２×２×２×２＝２４の情報量を備えたチップ部品２３０１とすることができる。
このように、小型のチップ部品２３０１に対して、側面２Ｃに沿って情報を表わす外観上の特徴（凸マーク２７０）が備えられており、チップ部品２３０１に必要な情報を、標印に代わるやり方で表わすことができる。そして、自動実装機等は、チップ部品２３０１の種類、極性方向（正極および負極の方向）、製造年月日その他の情報を容易に認識できる。このため、自動実装に適したチップ部品２３０１とすることができる。
図１１９は、チップ部品２３０１を裏面側から見た平面図であり、凸マーク２７０の変形例を示す図である。
図１１９（Ａ）に示すチップ部品２３０１は、半導体基板２の側面２Ｃに、その側面２Ｃの長さ方向に延びる長い凸マーク２７０ｘが形成された構成例を示している。この長い凸マーク２７０ｘは、図１１９（Ｂ）および図１１９（Ｃ）に示すように、その長さを異ならせた凸マーク２７０ｙ、２７０ｚとすることもできる。つまり、図１１９に示す参考例では、半導体基板２の側面２Ｃに形成する凸マーク２７０が、その幅が異なる構成とし、幅広のマーク、幅の中位のマークおよび幅狭のマークの３種類の凸マーク２７０ｘ、２７０ｙ、２７０ｚにより、情報を表示する形態とされている。
さらに、半導体基板２の側面２Ｃに形成する凸マーク２７０は、図１１８を参照して説明した一定幅の複数の凸マーク２７０ａ、２７０ｂ、２７０ｃ、２７０ｄと、図１１９を参照して説明した幅の変化する凸マーク２７０ｘ、２７０ｙ、２７０ｚとを組み合わせて、図１２０（Ａ）に示す幅広の凸マーク２７０ｙと一定幅の凸マーク２７０ｄとの組み合わせ、あるいは、図１２０（Ｂ）に示すように、幅狭の凸マーク２７０ｚと一定幅の凸マーク２７０ａとの組み合わせというように、凸マーク２７０の種類と位置を変化させて、凸マーク２７０より表示できる情報の種類を豊富にすることができる。
このように複数の凸マーク２７０を有するチップ部品２３０１は、前述の第６参考例に係る図１０３Ｆの工程において、レジストパターン４１のレイアウト（図１０４参照）を図１２１に示すレイアウトに変更することによって形成できる。
図１２１は、図１１７に示すチップ部品２３０１に係る凸マーク２７０用の溝を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。
レジストパターン４１において、溝２０４４（図１０３Ｇ参照）を形成するための開口２０４２には、凸マーク２７０用の溝を形成するための凹部２３４２が複数形成されている。複数の凹部２３４２は、チップ領域２３０１ａの一端部（チップ部品２３０１の側面２Ｃに対応する部分）を選択的に露出させるように形成されている。なお、チップ領域２３０１ａとは、前述の第６参考例におけるチップ領域２００１ａに相当し、後の工程において個片化されることによりチップ部品２３０１になる領域である。
レジストパターン４１を介するエッチングによって、図１０３Ｇに示すように、元基板である半導体基板３０に溝２０４４が形成される。溝２０４４を形成する際に、チップ領域２３０１ａの側面（チップ部品２００１の側面２Ｃに対応する側面）に沿って、凸マーク２７０が同時に形成される。
つまり、半導体基板３０の境界領域２１８０をエッチングする際に、レジストパターン４１のレイアウトを工夫して、エッチングにより凸マーク２７０が同時に形成されるようにする。その後、図１０３Ｇおよび図１０３Ｈにおいて説明した工程と同様の工程を経て、チップ部品２３０１が完成する。
このように、本参考例の製造方法では、複数のチップ領域２３０１ａを有する半導体基板３０を、境界領域２１８０（溝２０４４）に沿って切断するときに、周縁部に同時に凸マーク２７０を形成する。したがって、チップ部品２３０１に関する情報を記録するための専用の工程を設ける必要がないので、チップ部品２３０１の生産性を向上できる。また、側面２Ｃに形成された凸マーク２７０によってチップ部品２３０１の情報が表示されるので、チップ部品２３０１の表面や裏面に標印を形成するための大きなスペースを必要としない。したがって、極小型のチップ部品にも適用することが可能である。
なお、チップ部品２３０１の半導体基板２における側面２Ｃに凸マーク２７０（２７０ａ、２７０ｂ、２７０ｃ、２７０ｄ、２７０ｘ、２７０ｙ、２７０ｚ）を形成する構成を説明したが、凸マーク２７０の形成位置は、側面２Ｃに限られるわけではなく、半導体基板２の他の側面２Ｄ，２Ｅ，２Ｆに形成されていてもよい。
また、本参考例において、前述の第７参考例に係る凹マーク２０７を組み合わせて形成してもよい。つまり、全体として見ると、凹凸により情報が表わされる形状であってもよい。
＜スマートフォン＞
図１２２は、前述の第６〜第８参考例に係るチップ部品２００１，２２０１，２３０１が用いられる電子機器の一例であるスマートフォン２６０１の外観を示す斜視図である。スマートフォン２６０１は、扁平な直方体形状の筐体６０２の内部に電子部品を収納して構成されている。筐体６０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体６０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル６０３の表示面が露出している。表示パネル６０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネル６０３は、筐体６０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル６０３の一つの短辺に沿うように、操作ボタン６０４が配置されている。本参考例では、複数（３つ）の操作ボタン６０４が表示パネル６０３の短辺に沿って配列されている。使用者は、操作ボタン６０４およびタッチパネルを操作することによって、スマートフォン２６０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネル６０３の別の一つの短辺の近傍には、スピーカ６０５が配置されている。スピーカ６０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン６０４の近くには、筐体６０２の一つの側面にマイクロフォン６０６が配置されている。マイクロフォン６０６は、電話機能のための送話口を提供する他、録音用のマイクロフォンとして用いることもできる。
図１２３は、筐体６０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）６１２−６２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ６１２、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０を含む。
複数のチップ部品は、チップインダクタ６２１，６２５，６３５、チップ抵抗器６２２，６２４，６３３、チップキャパシタ６２７，６３０，６３４、チップダイオード６２８，６３１および双方向ツェナーダイオードチップ２６４１〜２６４８を含む。双方向ツェナーダイオードチップ２６４１〜２６４８は、前述の第６〜第８参考例に係るチップ部品２００１，２２０１，２３０１に相当し、たとえばフリップチップ接合により実装基板９の実装面９Ａに実装されている。
双方向ツェナーダイオードチップ２６４１〜２６４８は、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。
伝送処理ＩＣ６１２は、表示パネル６０３に対する表示制御信号を生成し、かつ表示パネル６０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル６０３との接続のために、伝送処理ＩＣ６１２には、フレキシブル配線６０９が接続されている。
ワンセグＴＶ受信ＩＣ６１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ６１３の近傍には、複数のチップインダクタ６２１と、複数のチップ抵抗器６２２と、複数の双方向ツェナーダイオードチップ２６４１とが配置されている。ワンセグＴＶ受信ＩＣ６１３、チップインダクタ６２１、チップ抵抗器６２２および双方向ツェナーダイオードチップ２６４１は、ワンセグ放送受信回路６２３を構成している。チップインダクタ６２１およびチップ抵抗器６２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路６２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ６１４は、ＧＰＳ衛星からの電波を受信してスマートフォン２６０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ６１４の近傍には、複数の双方向ツェナーダイオードチップ２６４２が配置されている。
ＦＭチューナＩＣ６１５は、その近傍において実装基板９に実装された複数のチップ抵抗器６２４、複数のチップインダクタ６２５および複数の双方向ツェナーダイオードチップ２６４３とともに、ＦＭ放送受信回路６２６を構成している。チップ抵抗器６２４およびチップインダクタ６２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路６２６に高精度な回路定数を与える。
電源ＩＣ６１６の近傍には、複数のチップキャパシタ６２７、複数のチップダイオード６２８および複数の双方向ツェナーダイオードチップ２６４４が実装基板９の実装面９Ａに実装されている。電源ＩＣ６１６は、チップキャパシタ６２７、チップダイオード６２８および双方向ツェナーダイオードチップ２６４４とともに、電源回路６２９を構成している。
フラッシュメモリ６１７は、オペレーティングシステムプログラム、スマートフォン２６０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリ６１７の近傍には、複数の双方向ツェナーダイオードチップ２６４５が配置されている。
マイクロコンピュータ６１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン２６０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ６１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータ６１８の近傍には、複数の双方向ツェナーダイオードチップ２６４６が配置されている。
電源ＩＣ６１９の近くには、複数のチップキャパシタ６３０、複数のチップダイオード６３１および複数の双方向ツェナーダイオードチップ２６４７が、実装基板９の実装面９Ａに実装されている。電源ＩＣ６１９は、チップキャパシタ６３０、チップダイオード６３１および双方向ツェナーダイオードチップ２６４７とともに、電源回路６３２を構成している。
ベースバンドＩＣ６２０の近くには、複数のチップ抵抗器６３３、複数のチップキャパシタ６３４、複数のチップインダクタ６３５および複数の双方向ツェナーダイオードチップ２６４８が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ６２０は、チップ抵抗器６３３、チップキャパシタ６３４、チップインダクタ６３５および複数の双方向ツェナーダイオードチップ２６４８とともに、ベースバンド通信回路６３６を構成している。ベースバンド通信回路６３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路６２９，６３２によって適切に調整された電力が、伝送処理ＩＣ６１２、ＧＰＳ受信ＩＣ６１４、ワンセグ放送受信回路６２３、ＦＭ放送受信回路６２６、ベースバンド通信回路６３６、フラッシュメモリ６１７およびマイクロコンピュータ６１８に供給される。マイクロコンピュータ６１８は、伝送処理ＩＣ６１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ６１２から表示パネル６０３に表示制御信号を出力して表示パネル６０３に各種の表示を行わせる。
タッチパネルまたは操作ボタン６０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路６２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル６０３に出力し、受信された音声をスピーカ６０５から音響化させるための演算処理が、マイクロコンピュータ６１８によって実行される。
また、スマートフォン２６０１の位置情報が必要とされるときには、マイクロコンピュータ６１８は、ＧＰＳ受信ＩＣ６１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタン６０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ６１８は、ＦＭ放送受信回路６２６を起動し、受信された音声をスピーカ６０５から出力させるための演算処理を実行する。
フラッシュメモリ６１７は、通信によって取得したデータの記憶や、マイクロコンピュータ６１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ６１８は、必要に応じて、フラッシュメモリ６１７に対してデータを書き込み、またフラッシュメモリ６１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路６３６によって実現される。マイクロコンピュータ６１８は、ベースバンド通信回路６３６を制御して、音声またはデータを送受信するための処理を行う。
＜変形例＞
前述の第６〜第８参考例では、第１拡散領域２１１０および第２拡散領域２１１２が、互いに対称に形成されている例（図７８および図７９参照）について説明したが、第１拡散領域２１１０および第２拡散領域２１１２が、非対象に形成されている例を採用してもよい。ただし、この構成では、第１拡散領域２１１０および第２拡散領域２１１２が非対称であるので、図８６Ｂにおいて説明したように、第１接続電極３を正極とし第２接続電極４を負極として得られる電圧対電流特性が、第１接続電極３を負極とし第２接続電極４を正極として得られる電圧対電流特性とが等しくならない。したがって、パラレル数を増加させる際に、図１２４に示すチップ部品２４０１の構成を採用してもよい。
図１２４は、図７７に示すチップ部品２００１の第１変形例に係るチップ部品２４０１の模式的な平面図である。
第１変形例に係るチップ部品２４０１が、前述の第６参考例に係るチップ部品２００１と異なる点は、パラレル構造１２に代えて、パラレル構造２４１０Ａおよびパラレル構造２４１０Ｂが形成されている点である。図１２４において、前述の図７８に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
パラレル構造２４１０Ａは、第２ツェナーダイオードＤ２と、当該第２ツェナーダイオードＤ２よりも幅広に形成された第１ツェナーダイオードＤ２４０１とを含む。パラレル構造２４１０Ａに係る第１ツェナーダイオードＤ２４０１は、第１拡散領域２４１０と半導体基板２における第１拡散領域２４１０の近傍部とによって構成されている。第１拡散領域２４１０は、第１パッド２１０５から延びる引き出し電極Ｌ２４１１によって覆われている。第１拡散領域２４１０の幅ＷＤ２は、第２拡散領域２１１２の幅ＷＤよりも幅広（幅ＷＤ２＞幅ＷＤ）に形成されている。また、第１コンタクト孔２４１６の幅ＷＣ２は、第２コンタクト孔２１１７の幅ＷＣよりも幅広（幅ＷＣ２＞幅ＷＣ）に形成されている。引き出し電極Ｌ２４１１の幅ＷＥ２は、引き出し電極Ｌ２１の幅ＷＥよりも幅広（幅ＷＥ２＞幅ＷＥ）に形成されている。
一方、パラレル構造２４１０Ｂは、第１ツェナーダイオードＤ１と、第１ツェナーダイオードＤ１よりも幅広に形成された第２ツェナーダイオードＤ２４０２とを含む。パラレル構造２４１０Ｂに係る第２ツェナーダイオードＤ２４０２は、第２拡散領域２４１２と半導体基板２における第２拡散領域２４１２の近傍部とによって構成されている。第２拡散領域２４１２は、第２パッド２１０６から延びる引き出し電極Ｌ２４２１によって覆われている。第２拡散領域２４１２、第２コンタクト孔２４１７、および引き出し電極Ｌ２４２１の各幅は、いずれも、第１拡散領域２４１０、第１コンタクト孔２４１６、および引き出し電極Ｌ２４１１の各幅ＷＤ２，ＷＣ２，ＷＥ２と等しい。
このように、各パラレル構造２４１０Ａ，２４１０Ｂは、それぞれ互いに周囲長および面積の異なる第１拡散領域２１１０，２４１０および第２拡散領域２１１２，２４１２を有しているが、第１拡散領域２１１０，２４１０の総面積および総延長は、いずれも第２拡散領域２１１２，２４１２の総面積および総延長と等しく形成されている。
また、第１接続電極３および第１拡散領域２１１０，２４１０と、第２接続電極４および第２拡散領域２１１２，２４１２とは、平面視において、互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域２１１０，２４１０と第２接続電極４および第２拡散領域２１１２，２４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。また、第１接続電極３および第１拡散領域２１１０，２４１０と第２接続電極４および第２拡散領域２１１２，２４１２とは、素子形成面２Ａの重心を通り、チップ部品２４０１の短手方向（チップ部品２４０１の短辺８２に沿う方向）に延びる直線に対して、線対称に形成されている。
この構成によれば、第１接続電極３を正極とし第２接続電極４を負極として得られる電圧対電流特性と、第１接続電極３を負極とし第２接続電極４を正極として得られる電圧対電流特性とを等しくすることができる。また、各パラレル構造２４１０Ａ，２４１０Ｂにおける第１拡散領域２１１０，２４１０および第２拡散領域２１１２，２４１２の各面積および各周囲長が、前述の第６参考例において述べた数値（たとえば、各総面積≦２０００μｍ２、各総延長≧４７０μｍ）であれば、低端子間容量Ｃｔ（６ｐＦ以下）および高ＥＳＤ耐量（１２ｋＶ以上）を実現できる。むろん、このような一対のパラレル構造２４１０Ａ，２４１０Ｂを複数設けてもよい。
また、前述の第６〜第８参考例では、第１および第２拡散領域２１１０，２１１２が、半導体基板２の短手方向に沿って互いに間隔をおいて配列されており、半導体基板２の短手方向に交差する方向に延びた長手に形成されている例について説明したが、第１および第２拡散領域２１１０，２１１２が、図１２５に示すような構成で形成されていてもよい。図１２５は、図７７に示すチップ部品２００１の第２変形例に係るチップ部品２５０１の模式的な平面図である。
図１２５に示すチップ部品２５０１では、半導体基板２の表層領域に、複数の第１拡散領域２５１０が離散的に配置されていると共に、複数の第２拡散領域２５１２が離散的に配置されている。第１拡散領域２５１０および第２拡散領域２５１２は、平面視で同じ大きさの円形に形成されている。複数の第１拡散領域２５１０は、素子形成面２Ａの幅中央と一方の長辺との間の領域に配置されており、複数の第２拡散領域２５１２は素子形成面２Ａの幅中央と他方の長辺との間の領域に配置されている。そして、第１接続電極３は、複数の第１拡散領域２５１０に共通接続された１つの引き出し電極Ｌ２５１１を有している。同様に、第２接続電極４は、複数の第２拡散領域２５１２に共通接続された１つの引き出し電極Ｌ２５２１を有している。本変形例においても、第１接続電極３および第１拡散領域２５１０と第２接続電極４および第２拡散領域２５１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１拡散領域２５１０および第２拡散領域２５１２の平面視での形状は、三角形、四角形、それ以外の多角形等の任意の形状であってもよい。また、素子形成面２Ａの幅中央と一方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第１拡散領域２５１０が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第１拡散領域２５１０が引き出し電極Ｌ２５１１に共通接続されていてもよい。この場合、素子形成面２Ａの幅中央と他方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第２拡散領域２５１２が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第２拡散領域２５１２が引き出し電極Ｌ２５２１に共通接続される。
以上のように、このような構成によって、第１および第２拡散領域２５１０，２５１２の各周囲長および各面積を変更してもよい。むろん、このような構成をパラレル構造として複数形成することにより、第１および第２拡散領域２５１０，２５１２の各周囲長および各面積を変更してもよい。
また、前述の第６〜第８参考例では、第１および第２接続電極３，４が周縁部８６，８７を有している例について説明したが、図１２６および図１２７に示す構成を採用してもよい。
図１２６は、図７７に示すチップ部品２００１の第３変形例（チップ部品２９５１）を示す模式的な斜視図である。図１２７は、図１２６に示すチップ部品２９５１の断面図である。
第３変形例に係るチップ部品２９５１が、前述の第６参考例に係るチップ部品２００１と異なる点は、第１および第２接続電極３，４に代えて、第１および第２接続電極９５３，９５４が形成されている点である。その他の構成は、第６参考例に係るチップ部品２００１と同様であるので、同一の参照符号を付して、説明を省略する。なお、図１２７では、説明の便宜上、パターンＰＴ（図８２〜図８３参照）の図示を省略して示している。
図１２６に示すように、第１および第２接続電極９５３，９５４は、基板２の素子形成面２Ａの両端部（基板２の側面２Ｃ側の端部、および基板２の側面２Ｄ側の端部）に、互いに間隔を空けて配置されている。第１および第２接続電極９５３，９５４は、基板２の素子形成面２Ａ上のみに形成されており、基板２の側面２Ｃ，２Ｄ，２Ｅ，２Ｆを覆うようには形成されていない。すなわち、第１および第２接続電極９５３，９５４は、前述の第６参考例における第１および第２接続電極３，４と異なり、周縁部８６，８７を有していない。その一方で、第１および第２接続電極９５３，９５４の各表面には、前述の第６参考例における第１および第２接続電極３，４と同様の構成で、素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見た平面視において、平坦部９７と、凸部形成部９８とが形成されている。
図１２７に示すように、基板２上（素子形成面２Ａの全域）には、パッシベーション膜２３および樹脂膜２４が、第１電極膜２１０３および第２電極膜２１０４を覆うように形成されている。パッシベーション膜２３および樹脂膜２４には、第１パッド２１０５を露出させるパッド開口９２２と、第２パッド２１０６を露出させるパッド開口９２３とが形成されている。第１および第２接続電極９５３，９５４は、各パッド開口９２２，９２３を埋め戻すように形成されている。
なお、第１および第２接続電極９５３，９５４は、樹脂膜２４の表面よりも低い位置（基板２に近い位置）に表面を有していてもよいし、図１２７に示すように、樹脂膜２４の表面から突出していて、樹脂膜２４よりも高い位置（基板２から遠い位置）に表面を有していてもよい。第１および第２接続電極９５３，９５４が樹脂膜２４の表面から突出している場合、第１および第２接続電極９５３，９５４は、パッド開口９２２，９２３の開口端から樹脂膜２４の表面に跨るオーバラップ部を有していてもよい。また、図１２７では、一層の金属材料（たとえばＮｉ層）からなる第１および第２接続電極９５３，９５４が形成されている例を示しているが、前述の第６参考例と同様、Ｎｉ層３３／Ｐｄ層３４／Ａｕ層３５の積層構造を有していてもよい。
このようなチップ部品２９５１は、前述の第６参考例における図１０３Ａ〜図１０３Ｈの工程を変更することにより形成できる。以下、図１２８Ａ〜図１２８Ｄを参照しながらチップ部品２９５１の製造工程における前述の図１０３Ａ〜図１０３Ｈの工程と異なる部分について説明する。図１２８Ａ〜図１２８Ｄは、図１２６に示すチップ部品２９５１の製造方法を示す断面図である。
まず、図１２８Ａに示すように、前述の第６参考例における図１０３Ａ〜図１０３Ｄの工程を経た基板３０が用意される。次に、図１２８Ｂに示すように、第１電極膜２１０３および第２電極膜２１０４を覆うようにパッシベーション膜２３および樹脂膜２４がこの順で、基板３０の表面３０Ａの全域に形成される。次に、溝２０４４を形成すべき領域に開口２０４２が選択的に形成されたレジストパターン４１が基板３０を覆うように形成される（図８５参照）。
次に、図１２８Ｃに示すように、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０が選択的に除去される。これにより、平面視においてレジストパターン４１の開口２０４２と一致する位置には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝２０４４が形成され、行列状に整列配置された半製品２０５０が形成される。溝２０４４が形成された後、レジストパターン４１は除去される。
次に、図１２８Ｄに示すように、前述の図１０３Ｇと同様の工程で、ＳｉＮからなる絶縁膜４７が基板３０の表面３０Ａの全域に亘って形成される。
次に、前述の図１０３Ｅと同様の工程で、第１開口２５および第２開口２６を含む所定のパターンＰＴ（図８２〜図８４参照）、およびパッド開口９２２，９２３に対応するパターンで樹脂膜２４を露光する。その後、樹脂膜２４が現像される。樹脂膜２４をパターニング、現像することによって、当該樹脂膜２４における所定のパターンＰＴと一致する部分、およびパッド開口９２２，９２３と一致する部分が選択的に除去される。次に、第１および第２ツェナーダイオードＤ１，Ｄ２に対して、プローブ７０による電気テストが行われる。
このとき、第１パッド２１０５および第２パッド２１０６には、比較的幅広の第１開口２５が形成されている。そのため、プローブ７０と、第１パッド２１０５および第２パッド２１０６との接触位置を第１開口２５内に設定することにより、プローブ７０（より具体的には、プローブ７０の先端部以外の部分）が、比較的幅狭の第２開口２６内に入り込んだり、当該第２開口２６の側面等に接触することを効果的に抑制できる。よって、電気テストを良好に実施できる。
その後、パッド開口９２２，９２３を埋め戻すように第１および第２接続電極９５３，９５４が形成（めっき成長、図８６参照）される。そして、前述の図１０３Ｈの工程と同様の工程を経て、個片化されたチップ部品２９５１（図１２６参照）が得られる。
このような構成であっても、前述の第６〜第８参考例において述べた効果と同様の効果を奏することができる。なお、図１２６および図１２７では、前述の第６参考例に係るチップ部品２００１の変形例として示しているが、むろん、第１および第２接続電極９５３，９５４の構成は、前述した第６〜第８参考例、および図７７に示すチップ部品２００１の第１ならびに第２変形例のそれぞれに採用できる。
以上、本発明の実施形態および参考例に係る形態について説明したが、本発明の実施形態および参考例に係る形態はさらに他の形態で実施することもできる。
たとえば、前述の第１実施形態では、第２接続電極４側に貫通孔６が形成された例について説明したが、第１接続電極３側に貫通孔を形成してもよい。このような構成であっても、前述の各実施形態において述べた効果と同様の効果を奏することができる。ただし、貫通孔をカソード電極側に形成した場合、たとえば、貫通孔の壁面に形成されたパッシベーション膜の劣化等によって電流経路が形成され、カソード電極側からアノード電極側に向けて漏れ電流が流れる可能性がある。したがって、貫通孔はアノード電極側に形成されていることが好ましい。
また、前述の第１〜第５実施形態では、各種ダイオードがそれぞれ一つのチップ部品に形成された例について説明したが、ダイオード、抵抗、キャパシタ、ヒューズ等の各種回路素子が選択的に一つのチップ部品（たとえば、０６０３チップ、０４０２チップ、０３０１５チップ）に形成されている例を採用してもよい。したがって、たとえば、一つのチップ部品に形成された素子領域５を２分割して、分割された各素子領域に、ダイオードと、各種回路素子とを形成してもよい。
また、前述の第１および第２実施形態では、４個のダイオードセルが基板２上に形成された例を示したが、基板２上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の第１および第２実施形態では、ｐｎ接合領域またはショットキ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域またはショットキ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域またはショットキ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域またはショットキ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが基板２上に混在していてもよい。さらにまた、基板２上に形成されるｐｎ接合領域またはショットキ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域またはショットキ接合領域が基板２上で混在していてもよい。
また、前述の第３実施形態では、第１拡散領域４１０と第２拡散領域４１２とは、それらの配列方向に直交する方向に延びた長手に形成されている例を示したが、それらの配列方向に対して斜め方向に延びた長手に形成されていてもよい。
また、前述の第３実施形態において、第１および第２接続電極３，４を設けずに、第１パッド４０５および第２パッド４０６をそれぞれを外部接続部とし、これらの第１パッド４０５および第２パッド４０６にボンディングワイヤを接続する構成をとることもできる。この場合、ワイヤボンディング時の衝撃によってｐｎ接合領域４１１，４１３が破壊されることを回避できる。
さらに、前述の第１〜第５実施形態において、各種の不純物領域（ｐ型の不純物がドーピングされた領域とｎ型の不純物がドーピングされた領域）の極性を逆にしてもよい。したがって、基板２としてｐ型の基板が用いられている場合、ｎ型の基板に変更してもよい。その他の不純物領域は、基板の極性に合わせてｎ型とｐ型とを変更すれば良い。
また、前述の第１〜第４参考例では、面取り部１００６，１５０６が、第１接続電極３，５０３側の角部に形成されている例について説明したが、第２接続電極４，５０４側の角部に形成されていてもよい。このような例であっても、第１参考例において述べた効果と同様の効果を奏することができる。
また、前述の第１〜第４参考例では、面取り部１００６，１５０６が、素子形成面２Ａ，５０２Ａ（裏面２Ｂ，５０２Ｂ）に直交する法線方向から見た平面視において、側面２Ｃ，５０２Ｃ（短辺８２ｂ，横辺５８２ｂ）および側面２Ｅ，５０２Ｅ（長辺８１ｂ，縦辺５８１ｂ）がその延長線上で交わって成る基板２，５０２の角部８４，５８４を面取りすることにより形成されている例を示したが、面取り部１００６，１５０６は、側面２Ｃ，５０２Ｃおよび側面２Ｆ，５０２Ｆがその延長線上で交わって成る基板２，５０２の角部を面取りすることにより形成されていてもよい。また、このような面取り部を形成することにより、さらにチップ部品の二つの角部が面取りされた構成を採用してもよい。
また、チップ部品の３つ角部が面取りされた構成を採用してもよい。この場合、３つの角部に面取り部が形成されている一方で、１つの角部が直角の状態を維持している。そのため、基板２における第１および第２接続電極３，４が形成された両端部は、素子形成面２Ａを法線方向から見た平面視において、基板２の長辺８１ａ，８１ｂに直交する直線（基板２の重心を通る）に対して、線対称でない形状を有している。また、基板２における第１および第２接続電極３，４が形成された両端部は、基板２の重心に対して、点対称でない形状を有している。これにより、前述の第１〜第４参考例で述べた効果と同様の効果を奏することができる。
また、前述の第１〜第５参考例では、各種ダイオードがそれぞれ一つのチップ部品に形成された例について説明したが、ダイオード、抵抗、キャパシタ、ヒューズ等の各種回路素子が選択的に一つのチップ部品（たとえば、０６０３チップ、０４０２チップ、０３０１５チップ）に形成されている例を採用してもよい。したがって、たとえば、一つのチップ部品に形成された素子領域５を２分割して、分割された各素子領域に、ダイオードと、各種回路素子とを形成してもよい。
また、前述の第１および第２参考例では、４個のダイオードセルが基板２上に形成された例を示したが、基板２上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の第１および第２参考例では、ｐｎ接合領域またはショットキ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域またはショットキ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域またはショットキ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域またはショットキ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが基板２上に混在していてもよい。さらにまた、基板２上に形成されるｐｎ接合領域またはショットキ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域またはショットキ接合領域が基板２上で混在していてもよい。
また、前述の第３参考例では、第１拡散領域４１０と第２拡散領域４１２とは、それらの配列方向に直交する方向に延びた長手に形成されている例を示したが、それらの配列方向に対して斜め方向に延びた長手に形成されていてもよい。
また、前述の第３参考例において、第１および第２接続電極３，４を設けずに、第１パッド４０５および第２パッド４０６をそれぞれを外部接続部とし、これらの第１パッド４０５および第２パッド４０６にボンディングワイヤを接続する構成をとることもできる。この場合、ワイヤボンディング時の衝撃によってｐｎ接合領域４１１，４１３が破壊されることを回避できる。
さらに、前述の第１〜第５参考例において、各種の不純物領域（ｐ型の不純物がドーピングされた領域とｎ型の不純物がドーピングされた領域）の極性を逆にしてもよい。したがって、基板２としてｐ型の基板が用いられている場合、ｎ型の基板に変更してもよい。その他の不純物領域は、基板の極性に合わせてｎ型とｐ型とを変更すれば良い。
また、前述の第６参考例では、複数の凸部９６が、平面視矩形状に形成されている例について説明したが、複数の凸部９６は、平面視円形状に形成されていてもよい。また、複数の凸部９６は、平面視ハニカム状に配列されていてもよい。平面視ハニカム状に複数の凸部９６が形成されている場合、互いに隣り合う凸部９６間の幅は全て等しくなる。したがって、第１および第２接続電極３，４の表面に凸部９６を無駄なく敷き詰めることができると共に、図８４において説明したように、凸部９６が千鳥状に配列されている場合と同様の効果を奏することができる。この場合、第１および第２電極膜２１０３，２１０４上には、第１および第２電極膜２１０３，２１０４の各表面をハニカム状に露出させるように第１および第２開口２５，２６を有するパターンＰＴが形成される。
また、前述の第６参考例では、複数の凸部９６が、それぞれ互いに間隔を空けて形成されている例について説明したが、複数の凸部９６のうち幾つかが互いに連なるように形成され、平面視長方形状、平面視凸形状、平面視凹形状等を構成していてもよい。
また、前述の第６参考例では、平坦部９７と当該平坦部９７の周囲に形成された複数の凸部９６とが互いに間隔を空けて形成されている例について説明したが、平坦部９７と当該平坦部９７の周囲に形成された複数の凸部９６とは、互いに連なるように形成されていてもよい。
また、前述の第６参考例では、複数の凸部９６が第１および第２接続電極３，４形成された例について説明したが、複数の凸部９６が一体的に連なったライン状（環状）の凸部が形成されていてもよい。このようなライン状の凸部９６は、たとえば図１０３Ｅにおいて説明したパターンＰＴ（切欠部１２２，１２３）の形成工程の際に、樹脂膜２４のパターニング法を変更することにより得ることができる。すなわち、たとえば、第６参考例で説明したように、平坦部９７の直下の領域では、第１開口２５が形成されるように平面視環状のパターンが形成されるのであるが、当該環状のパターンの周囲をさらに取り囲むように複数の環状のパターンを形成すればよい。これにより、第１および第２接続電極３，４の各表面には、平坦部９７の周囲を取り囲むように、ライン状（環状）の凸部が複数形成される。
また、前述の第６参考例では、第１および第２接続電極３，４の表面に平坦部９７が形成されている例について説明したが、第１および第２接続電極３，４の表面全域に凸部９６が形成されている構成を採用してもよい。この場合、第１および第２接続電極３，４の全面により光源６５からの光を反射できるので、より良好に部品認識カメラ６４による検出が可能となる。一方で、第１および第２接続電極３，４に平坦部９７が形成されないので、プローブ７０による電気テスト（図１０３Ｅ参照）時において、プローブ７０の先端部以外の部分が凸部９６と接触する可能性がある。したがって、プローブ７０の接触領域を確保できる程度に凸部９６が第１および第２接続電極３，４に複数形成されていることが好ましい。
また、前述の第６参考例では、第１および第２接続電極３，４の内方部に平坦部９７が形成された例について説明したが、第１および第２接続電極３，４の長辺３Ａ，４Ａおよび短辺３Ｂ，４Ｂが交わる角部の領域に平坦部が形成されている例を採用してもよい。
また、前述の第６参考例では、第１および第２接続電極３，４の表面に平面視長方形状の平坦部９７が形成された例について説明したが、平面視長方形状の平坦部９７に代えて、平面視多角形状、平面視円形状等の平坦部が形成されていてもよい。この場合、第１および第２電極膜２１０３，２１０４上には、平坦部が形成される領域に対応する位置に、平面視多角形状、平面視円形状の第１開口２５を含むパターンＰＴを形成すればよい。
また、前述の第６参考例では、第１および第２電極膜２１０３，２１０４上に樹脂膜を含むパターンＰＴが形成されている例について説明したが、樹脂膜以外の材料、たとえば、ＳｉＯ２、ＳｉＮ等の絶縁材料によりパターンＰＴが形成されていてもよい。
また、前述の第７および第８参考例において、チップ部品２２０１，２３０１に切断分離する際に、境界領域２１８０に沿ってプラズマエッチングが施されるが、プラズマエッチングのエッチング条件を変更してもよい。プラズマエッチングのエッチング条件を変更することによって、チップ部品２２０１，２３０１の切断端面の形状を、表面から裏面に向かって垂直な端面、表面から裏面に向かって広がる方向の傾斜(増方向の傾斜)がついた端面、表面から裏面に向かって狭まる方向の傾斜(えぐり方向の傾斜)がついた端面等、端面を垂直面以外に、傾斜面として形成でき、それに合わせて、凹マーク２０７や凸マーク２７０も垂直に延びたり、傾斜方向に延びたりしたマークとすることができる。このように、エッチング条件の制御により、凹マーク２０７や凸マーク２７０の傾斜を加え、情報量のより豊富なマークとすることもできる。
また、前述の第７および第８参考例では、第１および第２接続電極３，４の各表面に複数の凸部９６と、平坦部９７とが形成されていない例について説明したが、むろん、前述の第７および第８参考例においても、第１および第２接続電極３，４の各表面に複数の凸部９６と、平坦部９７とを形成してもよい。
さらに、前述の第６〜第８参考例において、各種の不純物領域（ｐ型の不純物がドーピングされた領域とｎ型の不純物がドーピングされた領域）の極性を逆にしてもよい。したがって、ｐ型の半導体基板２を、ｎ型の半導体基板２に変更してもよい。その他の不純物領域は、半導体基板２の極性に合わせてｎ型とｐ型とを変更すれば良い。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴を以下に示す。
たとえば、図４２〜図７６Ｄを参照して、生産性の低下を抑制しながら、極性方向を精度よく判定することができるチップ部品およびその製造方法を提供すること、および、生産性の低下を抑制しながら、極性方向を精度よく判定することができるチップ部品を備えた回路アセンブリおよび電子機器を提供することを目的とする場合、以下のＡ１〜Ａ１８に示すような特徴を有するチップ部品が抽出され得る。
Ａ１：基板と、前記基板の表面上に形成され、前記基板の表面に沿って互いに対向する一方および他方の電極を含む一対の電極と、前記基板の表面側に形成され、前記一対の電極と電気的に接続された素子と、前記基板の周縁部の前記一方の電極に沿う部分に、１０μｍよりも大きい切り欠き幅で形成された切欠部とを含む、チップ部品。
通常、チップ部品が実装された実装基板は、基板外観検査工程を経て「良品」と判定されたものだけが出荷される。基板外観検査工程では、自動光学検査装置（ＡＯＩ：Automatic Optical Inspection Machine）によって、判定項目として、実装基板のはんだ付けの状態検査、チップ部品の電極に極性がある場合には極性検査等が実施される。
これらの判定項目のうち、極性検査は、たとえば、チップ部品に形成された標印が、検査装置の所定位置にある極性検査ウィンドウに予め設定された値以上の色（たとえば、白色や水色等）で検出されるか否かによって行われ、検出された場合に「良品」と判定される。
しかしながら、チップ部品は、必ずしも水平な姿勢で実装基板に実装されるわけではなく、時には傾いた姿勢で実装基板に実装される場合がある。この場合、その傾斜角度によっては、検査装置からチップ部品に照射された光の一部が極性ウィンドウ外に反射したり、入射光に対する反射光の波長が変化し、検出される色が設定値以下の色として認識（誤認識）されたりすることがある。その結果、電極の極性方向が誤っていないにも関わらず、「不良品」と判定されるという不具合がある。
このような誤認識を防止するためには、自動光学検査装置の検出系統（部品認識カメラ等）や照明系統（光源等）を検査対象毎に最適化して検査精度を上げなければならず、外観検査のために余計な労力が必要になって生産性が低下する。しかも、今後益々小型のチップ部品が要望されるようになると、その労力が過大になってしまう。
この構成によれば、チップ部品が実装基板に実装された際に、切欠部の位置に基づいて一方の電極および他方の電極のそれぞれの位置を確認することができる。これにより、一対の電極に極性がある場合に、その極性方向を簡単に判定することができる。しかも、その極性判定は、検査装置で検出される明るさや色合いに基づいて行われるものではなく、実装基板に対するチップ部品の傾きが変わっても不変な切欠部の形状に基づいて行われる。したがって、外観検査工程において、たとえチップ部品が傾いた姿勢で実装された実装基板や、水平な姿勢で実装された実装基板が混在する場合であっても、当該切欠部に基づくことによって、実装基板毎に検査装置の検出系統等を最適化することなしに、安定した品質で極性方向を判定することができる。
また、切欠部が１０μｍよりも大きい切り欠き幅で形成されているので、極性方向を判定するに当たり、高精度（高い分解能）な検査装置を用いなくとも、当該切欠部が形成された部分とそうでない部分とを良好に検出することができる。
また、極性方向を判定するための指標として、チップ部品の表面や裏面に標印を形成する必要がないため、紫外線やレーザ等の照射によってチップ部品に標印を形成するための標印装置を使用する必要もない。そのため、チップ部品の製造工程を簡略化できるとともに、設備投資を削減できる。これにより、生産性の向上を図ることもできる。
Ａ２：前記基板は、平面視略矩形状に形成されており、前記切欠部は、前記基板の角部に形成された面取り部を含む、Ａ１に記載のチップ部品。
Ａ３：前記基板は、平面視略矩形状に形成されており、前記切欠部は、前記基板の一辺に沿う周縁部に選択的に形成された凹部を含む、Ａ１に記載のチップ部品。
Ａ４：前記一方の電極は、平面視において、前記切欠部を描く線に沿う部分を有している、Ａ１〜Ａ３のいずれか一つに記載のチップ部品。
Ａ５：前記一方および他方の電極は、前記基板の前記周縁部を覆うように、前記基板の表面および側面に一体的に形成されている、Ａ１〜Ａ４のいずれか一つに記載のチップ部品。
この構成によれば、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板にはんだ付けする際の接着面積を拡大することができる。その結果、電極に対するはんだの吸着量を増やすことができるので、接着強度を向上させることができる。また、はんだが基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の２方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定化させることができる。
Ａ６：前記素子は、前記一対の電極の間に形成されている、Ａ１〜Ａ５のいずれか一つに記載のチップ部品。
Ａ７：前記素子は、互いに間隔を空けて前記基板に配置された互いに異なる機能を有する複数の素子を含み、前記一対の電極は、各前記複数の素子のそれぞれに電気的に接続されている、Ａ１〜Ａ６のいずれか一つに記載のチップ部品。
この構成によれば、チップ部品は、複数の回路素子が共通の基板上に配置された複合チップ部品を構成している。複合チップ部品によれば、実装基板に対する接合面積（実装面積）を縮小できる。また、複合チップ部品をＮ連チップ（Ｎは、正の整数）としたことによって、素子を一つだけ搭載したチップ部品をＮ回実装する場合に比べて、同じ機能を有するチップ部品を１回の工程で実装できる。さらに、単品のチップ部品に比べて、チップ部品一つ当たりの面積を大きくできるので、自動実装機の吸着ノズルによる吸着動作を安定させることができる。
Ａ８：前記素子は、ダイオードを含み、前記一対の電極は、前記ダイオードのカソードおよびアノードとそれぞれ電気的に接続されたカソード電極およびアノード電極を含む、Ａ１〜Ａ７のいずれか一つに記載のチップ部品。
この構成によれば、基板に形成された切欠部は、カソード電極を示すカソードマーク、またはアノード電極を示すアノードマークとして機能する。したがって、チップ部品が実装基板に実装された際に、カソード電極とアノード電極が逆向きに実装されている場合であっても、切欠部の位置に基づいてチップ部品の極性方向を判定できる。そのため、ダイオードを含むチップ部品を実装基板に実装する際の信頼性をより一層高めることができる。
Ａ９：前記基板は、前記表面の反対側の裏面が鏡面化されている、Ａ１〜Ａ８のいずれか一つに記載のチップ部品。
この構成によれば、チップ部品の裏面が鏡面化されているので、検査装置から当該裏面に入射した光を効率よく反射させることができる。そのため、実装基板に対するチップ部品の傾き具合が異なる様々な実装基板を検査する場合に、ある傾きを他の傾きと区別するための情報（反射光の明るさや色合い）を、検査装置に良好に反映させることができる。その結果、チップ部品の傾きを良好に検出することができる。特に、この構成では、極性方向の判定の指標としてチップ部品からの反射光の情報を省略できるので、このような裏面の鏡面化によってチップ部品の極性方向の判定精度が低下することを防止することができる。
Ａ１０：前記一対の電極は、Ｎｉ層と、Ａｕ層と、前記Ｎｉ層と前記Ａｕ層との間に介在するＰｄ層とを含む、Ａ１〜Ａ９のいずれか一つに記載のチップ部品。
この構成によれば、チップ部品の外部接続電極として機能する電極の最表面には、Ａｕ層が形成されている。そのため、チップ部品を実装基板に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。また、この構成の電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
Ａ１１：Ａ１〜Ａ１０のいずれか一つに記載のチップ部品と、前記基板の前記一対の電極に対向する実装面に、前記一対の電極にはんだ接合されたランドを有する実装基板とを含む、回路アセンブリ。
この構成によれば、チップ部品の極性方向に誤りがなく、信頼性の高い電子回路を有する回路アセンブリを提供できる。
Ａ１２：Ａ１１に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
この構成によれば、チップ部品を備えているので、チップ部品の極性方向に誤りがなく、信頼性の高い電子回路を有する電子機器を提供できる。
Ａ１３：基板上に複数の素子を互いに間隔を空けて形成する工程と、少なくとも一つの前記素子を含むチップ領域を区画する溝を、前記基板を選択的に除去することによって形成する工程であって、同時に、当該チップ領域の周縁部の一部に、前記溝の一部を利用して１０μｍよりも大きい切り欠き幅で切欠部を形成する工程と、前記素子に電気的に接続されるように、前記チップ領域において前記切欠部に沿う一方の電極と、前記一方の電極と前記基板の表面に沿って対向する他方の電極とを含む一対の電極を形成する工程と、前記基板を前記表面の反対側の裏面から前記溝に到達するまで研削することにより、前記複数のチップ領域を前記溝に沿って分割し、複数のチップ部品に個片化する工程とを含む、チップ部品の製造方法。
この方法によれば、前述のＡ１に係るチップ部品と同様の効果を奏するチップ部品を製造できる。また、この方法では、各チップ領域を区画するための溝の一部を利用して切欠部が形成されるので、切欠部の形成のための装置を別途用意する必要がない。そのため、チップ部品の製造工程を簡略化できるとともに、設備投資を削減できる。これにより、チップ部品の生産性の向上を図ることもできる。
Ａ１４：前記溝を形成する工程は、その角部が前記切欠部として面取りされた平面視略矩形状のチップ領域を形成する工程を含む、Ａ１３に記載のチップ部品の製造方法。
Ａ１５：前記溝を形成する工程は、その側面が前記切欠部として選択的に凹んだ平面視略矩形状のチップ領域を形成する工程を含む、Ａ１３に記載のチップ部品の製造方法。
Ａ１６：前記素子を形成する工程は、前記基板にダイオードを形成する工程を含み、前記一対の電極を形成する工程は、前記ダイオードのカソードおよびアノードとそれぞれ電気的に接続されるカソード電極およびアノード電極を形成する工程を含む、Ａ１３〜Ａ１５のいずれか一つに記載のチップ部品の製造方法。
Ａ１７：前記一対の電極を形成する工程に先立って、前記溝の側面に絶縁膜を形成する工程をさらに含み、前記一対の電極を形成する工程は、無電解めっきによって、前記チップ領域の表面および前記溝の側面を一体的に覆うように前記一方の電極および前記他方の電極を形成する工程を含む、Ａ１３〜Ａ１６のいずれか一つに記載のチップ部品の製造方法。
Ａ１８：前記溝は、エッチングによって形成される、Ａ１３〜Ａ１７のいずれか一つに記載のチップ部品の製造方法。
また、図７７〜図１２８Ｄを参照して、良好な端子間容量を実現できる双方向ツェナーダイオードチップを提供すること、および、当該双方向ツェナーダイオードチップを備える回路アセンブリおよびそれを筐体内に収容した電子機器を提供することを目的とする場合、以下のＢ１〜Ｂ２０に示すような特徴を具備する双方向ツェナーダイオードチップが抽出され得る。
Ｂ１：第１導電型の半導体基板と、前記半導体基板に形成され、前記半導体基板の表面に露出する第２導電型の第１拡散領域と、前記半導体基板に前記第１拡散領域から間隔を開けて形成され、前記半導体基板の表面に露出する第２導電型の第２拡散領域と、前記第１拡散領域に接続され、前記半導体基板の表面に形成された第１電極と、前記第２拡散領域に接続され、前記半導体基板の表面に形成された第２電極とを含み、前記半導体基板を法線方向から見た平面視において、前記第１拡散領域および前記第２拡散領域の各面積が、それぞれ２５００μｍ２以下である、双方向ツェナーダイオードチップ。
この構成によれば、半導体基板と第１拡散領域との間にｐｎ接合が形成されており、これにより、第１ツェナーダイオードが構成されている。第１ツェナーダイオードの第１拡散領域には、第１電極が接続されている。一方、半導体基板と第２拡散領域との間にｐｎ接合が形成されており、これにより、第２ツェナーダイオードが構成されている。第２ツェナーダイオードの第２拡散領域には、第２電極が接続されている。第１ツェナーダイオードおよび第２ツェナーダイオードは、半導体基板を介して逆直列接続されているので、第１電極と第２電極との間に双方向ツェナーダイオードが構成されている。
双方向ツェナーダイオードの特性には、降伏電圧としてのツェナー電圧（ＶＺ）、漏れ電流（ＩＲ）、端子間容量（Ｃｔ）、ＥＳＤ（Electrostatic Discharge）耐量等がある。端子間容量や漏れ電流は小さい方がよく、また、ＥＳＤ耐量は大きい方がよい。特に、モバイル機器の分野では、電気信号の伝達ロスを低減させる観点から、双方向ツェナーダイオードの端子間容量を小さくすることが望まれている。
双方向ツェナーダイオードにおける端子間容量（第１電極と第２電極との間の総容量）は、第１拡散領域および第２拡散領域の各面積と比例関係にある。つまり、第１拡散領域および第２拡散領域の各面積を小さく形成することによって、端子間容量を小さくできる。この構成のように、第１拡散領域および第２拡散領域の各面積を、それぞれ２５００μｍ２以下に形成した場合、６ｐＦ以下の端子間容量を有する双方向ツェナーダイオードチップを実現できる。
なお、第１拡散領域の面積とは、半導体基板の表面を法線方向から見た平面視において、半導体基板と第１拡散領域との境界線によって取り囲まれた領域の総面積である。同様に、第２拡散領域の面積とは、半導体基板の表面を法線方向から見た平面視において、半導体基板と第１拡散領域との境界線によって取り囲まれた領域の総面積である。
Ｂ２：前記第１拡散領域および前記第２拡散領域の各面積が、それぞれ２０００μｍ２以下であり、前記第１拡散領域および前記第２拡散領域の各周囲長が、それぞれ４７０μｍ以上である、Ｂ１に記載の双方向ツェナーダイオードチップ。
双方向ツェナーダイオードチップでは、高い信頼性を確保する観点から、高いＥＳＤ耐量が求められる。しかしながら、双方向ツェナーダイオードチップにおけるＥＳＤ（Electrostatic Discharge）耐量は、端子間容量とトレードオフの関係にある。つまり、第１拡散領域および第２拡散領域の各面積に着目して低端子間容量を追求すると、ＥＳＤ耐量も減少し、ＥＳＤ耐量を犠牲にせざるを得なくなる。
ここで、ＥＳＤ耐量は、第１拡散領域および第２拡散領域の各周囲長と比例関係にある。すなわち、第１拡散領域および第２拡散領域の各周囲長を大きく形成することにより、ＥＳＤ耐量を大きくできる。したがって、第１拡散領域および第２拡散領域の各面積を２０００μｍ２以下にするという制約を設けつつ、第１拡散領域および第２拡散領域の各周囲長を所定長さ以上にすることによって、トレードオフの関係にあるＥＳＤ耐量および端子間容量を互いに切り離して設定できる。換言すると、第１拡散領域および第２拡散領域の各周囲長を所定長さ以上にするという制約を設けつつ、第１拡散領域および第２拡散領域の各面積を２０００μｍ２以下にすることによって、トレードオフの関係にあるＥＳＤ耐量および端子間容量を互いに切り離して設定できる。
この構成のように、第１拡散領域および第２拡散領域の各周囲長を、それぞれ４７０μｍ以上に形成することにより、１２ｋＶ以上のＥＳＤ耐量を実現できる。すなわち、国際規格であるＩＥＣ６１０００−４−２に基いて、ＥＳＤ耐量の下限を８ｋＶ以上とした場合、この構成によれば、６ｐＦ以下の端子間容量を実現しつつ、ＩＥＣ６１０００−４−２に準拠可能な双方向ツェナーダイオードチップを提供できる。
なお、第１拡散領域の周囲長とは、半導体基板の表面における半導体基板と第１拡散領域との境界線の総延長である。また、第２拡散領域の周囲長とは、半導体基板の表面における半導体基板と第２拡散領域との境界線の総延長である。
Ｂ３：ＥＳＤ耐量が１２ｋＶ以上である、Ｂ１またはＢ２に記載の双方向ツェナーダイオードチップ。
Ｂ４：前記第１拡散領域および前記第２拡散領域は、互いに等しい面積を有している、Ｂ１〜Ｂ３のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、半導体基板および第１拡散領域のｐｎ接合部における静電容量と、半導体基板および第２拡散領域のｐｎ接合部における静電容量とを実質的に等しくすることができる。
Ｂ５：前記第１拡散領域および前記第２拡散領域は、互いに等しい周囲長を有している、Ｂ１〜Ｂ４のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、第１ツェナーダイオードのＥＳＤ耐量と、第２ツェナーダイオードのＥＳＤ耐量とを実質的に等しくすることができる。
Ｂ６：前記第１拡散領域および前記第２拡散領域は、互いに対称に形成されている、Ｂ１〜Ｂ５のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、第１ツェナーダイオードの電気的特性と、第２ツェナーダイオードの電気的特性とを略等しくすることができる。これにより、各電流方向に対する特性を実質的に等しくすることができる。対称には、点対称および線対称が含まれる。また、対称には、厳密な対称形でなくても、電気的特性が対称となる限りにおいて、実質的に対称とみなせる形態も含まれる。
Ｂ７：前記第１電極を正極とし前記第２電極を負極として得られる第１電圧対電流特性が、前記第２電極を正極とし前記第１電極を負極として得られる第２電圧対電流特性と実質的に等しい、Ｂ１〜Ｂ６のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、各電流方向に対する電圧対電流特性が実質的に等しい双方向ツェナーダイオードチップを提供できる。
Ｂ８：複数の前記第１拡散領域と複数の前記第２拡散領域とが、前記半導体基板の表面に平行な所定の配列方向に沿って交互に配列されている、Ｂ１〜Ｂ７のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、複数の第１拡散領域毎に分離されたｐｎ接合が形成されるので、第１拡散領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第１ツェナーダイオードのＥＳＤ耐量を向上できる。同様に、複数の第２拡散領域毎に分離されたｐｎ接合が形成されるので、第２拡散領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第２ツェナーダイオードのＥＳＤ耐量を向上できる。
また、この構成によれば、複数の第１拡散領域と複数の第２拡散領域とが交互に配列されているので、限られた面積の領域内で第１拡散領域および第２拡散領域の周囲長を長くしてＥＳＤ耐量を向上させやすい。
Ｂ９：前記複数の第１拡散領域および前記複数の第２拡散領域が、前記配列方向に交差する方向に延びた長手に形成されている、Ｂ８に記載の双方向ツェナーダイオードチップ。
この構成によれば、限られた面積の領域内で第１拡散領域および第２拡散領域の各周囲長を一層長く形成できる。
Ｂ１０：前記第１電極は、前記複数の第１拡散領域にそれぞれ接合された複数の第１引き出し電極部を含み、前記第２電極は、前記複数の第２拡散領域にそれぞれ接合された複数の第２引き出し電極部を含み、前記複数の第１引き出し電極部および前記複数の第２引き出し電極部は、互いに噛み合う櫛歯形状に形成されている、Ｂ８またはＢ９に記載の双方ツェナーダイオードチップ。
この構成によれば、複数の第１引き出し電極部および複数の第２引き出し電極部が互いに噛み合う櫛歯形状に形成されているので、第１拡散領域および第２拡散領域の各周囲長を効率的に長く形成できる。
Ｂ１１：前記第１電極に電気的に接続される第１外部接続部と、前記第２電極に電気的に接続される第２外部接続部とをさらに含む、Ｂ１〜Ｂ１０のいずれか一つに記載の双方ツェナーダイオードチップ。
Ｂ１２：前記第１外部接続部および前記第２外部接続部は、前記半導体基板の最表面に露出する表面を有し、前記第１外部接続部および前記第２外部接続部の各表面は、上方に向けて突出する所定パターンの複数の凸部が形成された凸部形成部を含む、Ｂ１１に記載の双方向ツェナーダイオードチップ。
双方向ツェナーダイオードチップが実装基板にはんだ付けされる際には、自動実装機が使用される。自動実装機に収納された双方向ツェナーダイオードチップは、自動実装機に備えられた吸着ノズルによって吸着され、実装基板上まで搬送される。吸着ノズルにより吸着された双方向ツェナーダイオードチップに対しては、実装に先立って、自動実装機に備えられた光源から光が照射されて、部品認識カメラによる双方向ツェナーダイオードチップの表裏判定が実行される。
この構成によれば、第１外部接続部および第２外部接続部の各表面に凸部が複数形成されているため、たとえ、双方向ツェナーダイオードチップが傾いた姿勢で吸着ノズルにより吸着されていても、光源からの入射光をあらゆる方向に反射させることができる。そのため、部品検出位置（部品認識カメラによる表裏判定が行われる位置）に対して部品認識カメラがどのように配置されていても、当該部品認識カメラにより第１外部接続部および第２外部接続部を良好に検出できる。これにより、自動実装機は、双方向ツェナーダイオードチップの仕様による誤認識を軽減できるので、双方向ツェナーダイオードチップの実装を円滑に行うことができる。
Ｂ１３：前記凸部形成部は、前記複数の凸部が、互いに直交する行方向および列方向において一定の間隔で行列状に配列されたパターンを含む、Ｂ１２に記載の双方向ツェナーダイオードチップ。
Ｂ１４：前記凸部形成部は、前記複数の凸部が、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されたパターンを含む、Ｂ１２に記載の双方向ツェナーダイオードチップ。
Ｂ１５：前記半導体基板は、ｐ型半導体基板であり、前記第１拡散領域および前記第２拡散領域は、ｎ型拡散領域である、Ｂ１〜Ｂ１４のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、半導体基板がｐ型半導体基板であるので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体基板は、抵抗率の面内ばらつきが大きいので、抵抗率の面内ばらつきの少ないエピタキシャル層を表面に形成し、エピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体基板は、抵抗率の面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをｐ型半導体基板のいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｂ１６：前記半導体基板の周縁部に、当該双方向ツェナーダイオードチップに関する情報を示すための凹凸が形成されている、Ｂ１〜Ｂ１５のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、半導体基板の周縁部に形成された凹凸に基いて双方向ツェナーダイオードチップの極性方向（正極方向および負極方向）、型名、製造年月日その他の情報を得ることができる。また、双方向ツェナーダイオードチップを実装する際に使用する自動実装機は、凹凸を容易に認識できるので、自動実装にも適した双方向ツェナーダイオードチップを提供できる。
Ｂ１７：前記半導体基板の表面が、コーナー部を丸めた矩形形状を有している、Ｂ１〜Ｂ１６のいずれか一つに記載の双方向ツェナーダイオードチップ。
この構成によれば、半導体基板の表面は、コーナー部が丸められた矩形形状を有している。それによって、双方向ツェナーダイオードチップの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ない双方向ツェナーダイオードチップを提供できる。
Ｂ１８：実装基板と、前記実装基板に実装されたＢ１〜Ｂ１７のいずれか一つに記載の双方向ツェナーダイオードチップとを含む、回路アセンブリ。
この構成によれば、前述のいずれかの特徴を有する双方向ツェナーダイオードチップを備えた電子回路を有する回路アセンブリを提供できる。
Ｂ１９：前記双方向ツェナーダイオードチップが、前記実装基板にワイヤレスボンディングによって接続されている、Ｂ１８に記載の回路アセンブリ。
この構成によれば、ワイヤを用いることなく双方向ツェナーダイオードチップを実装基板に実装できる。そのため、双方向ツェナーダイオードチップの実装基板上における占有空間を小さくできる。
Ｂ２０：Ｂ１８またはＢ１９に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
この構成によれば、前述のいずれかの特徴を有する双方向ツェナーダイオードチップを含む回路アセンブリを備えた電子機器を提供できる。
１ チップ部品
２ 基板
２Ａ 素子形成面
３ 第１接続電極
４ 第２接続電極
５ 素子領域
６ 貫通孔
２３ パッシベーション膜
２４ 樹脂膜
３３ Ｎｉ層
３４ Ｐｄ層
３５ Ａｕ層
４１ レジストパターン
４２ 開口
４８ チップ領域
６３ 開口部
６６ 壁面
９１ 自動光学検査装置
１００ 回路アセンブリ
１０３ カソード電極膜
１０４ アノード電極膜
２０１ チップ部品
２３３ カソード電極膜
２３４ アノード電極膜
４０１ チップ部品
４０１Ａ チップ部品
４０１Ｂ チップ部品
４０１Ｃ チップ部品
４０１Ｄ チップ部品
４０１Ｅ チップ部品
４０１Ｆ チップ部品
５０１ チップ部品
５０２ 基板
５０２Ａ 素子形成面
５０３ 第１接続電極
５０４ 第２接続電極
５０５ 素子領域
５２３ パッシベーション膜
５２４ 樹脂膜
５４１ チップ部品
５４６ 貫通孔
５６３ 開口部
５６６ 壁面
５９１ チップ部品
５９６ 貫通孔
６０１ スマートフォン
６２８，６３１ チップダイオード
６４１〜６４８ 双方向ツェナーダイオードチップ
７０１ チップ部品
７０６ 貫通孔
８０１ チップ部品
８０６ 貫通孔
９０１ チップ部品
９０６ 貫通孔
９５１ チップ部品
９５３ 第１接続電極
９５４ 第２接続電極
９５６ 貫通孔
９６３ 開口部
９６６ 壁面
Ｄ１０１-Ｄ１０４ ダイオードセル
Ｄ２０１-Ｄ２０４ ダイオードセル
Ｄ４０１，Ｄ４０２ ツェナーダイオード
Ｄ４１１-Ｄ４１４ ツェナーダイオード
Ｄ４２１-Ｄ４２４ ツェナーダイオード
ＡＭ１ アノードマーク
ＡＭ２ アノードマーク（標印）
Ｐ 部品検出位置

Claims (19)

  1. 貫通孔が形成された基板と、
    前記基板の表面上に形成され、平面視において前記貫通孔と重なる位置に形成された一方の電極と、前記一方の電極と前記基板の表面に沿って対向する他方の電極とを含む一対の電極と、
    前記基板の表面側に形成され、前記一対の電極と電気的に接続された素子とを含む、チップ部品。
  2. 前記一方の電極は、前記貫通孔を露出させる開口部を含む、請求項１に記載のチップ部品。
  3. 前記一方の電極は、当該一方の電極の中央部を避けた位置で前記貫通孔と重なっている、請求項１または２に記載のチップ部品。
  4. 前記一方の電極および前記他方の電極は、前記基板の周縁部を覆うように、前記基板の表面および側面に一体的に形成されている、請求項１〜３のいずれか一項に記載のチップ部品。
  5. 前記貫通孔は、複数形成されている、請求項１〜４のいずれか一項に記載のチップ部品。
  6. 前記素子は、前記一対の電極の間に形成されている、請求項１〜５のいずれか一項に記載のチップ部品。
  7. 前記素子は、互いに間隔を空けて前記基板に配置された互いに異なる機能を有する複数の素子を含み、
    前記一対の電極は、各前記複数の素子のそれぞれに電気的に接続されるように、前記基板上に形成されている、請求項１〜６のいずれか一項に記載のチップ部品。
  8. 前記素子は、ダイオードを含み、
    前記一対の電極は、前記ダイオードのカソードおよびアノードとそれぞれ電気的に接続されたカソード電極およびアノード電極を含む、請求項１〜７のいずれか一項に記載のチップ部品。
  9. 前記基板は、前記表面の反対側の裏面が鏡面化されている、請求項１〜８のいずれか一項に記載のチップ部品。
  10. 前記一対の電極は、Ｎｉ層と、Ａｕ層と、前記Ｎｉ層と前記Ａｕ層との間に介在するＰｄ層とを含む、請求項１〜９のいずれか一項に記載のチップ部品。
  11. 請求項１〜１０のいずれか一項に記載のチップ部品と、
    前記基板の前記一対の電極に対向する実装面に、前記一対の電極にはんだ接合されたランドを有する実装基板とを含む、回路アセンブリ。
  12. 請求項１１に記載の回路アセンブリと、
    前記回路アセンブリを収容した筐体とを含む、電子機器。
  13. 基板上に複数の素子を互いに間隔を空けて形成する工程と、
    少なくとも一つの前記素子を含むチップ領域を区画する溝と、当該チップ領域内に貫通孔を形成するための貫通孔用の溝とを、前記基板を選択的に除去することによって形成する溝形成工程と、
    前記素子に電気的に接続されるように、前記チップ領域において前記貫通孔と重なる位置に一方の電極と、前記一方の電極と前記基板の表面に沿って対向する他方の電極とを含む一対の電極を形成する電極形成工程と、
    前記基板を前記表面の反対側の裏面から前記溝および前記貫通孔用の溝に到達するまで研削することにより、前記複数のチップ領域を前記溝に沿って分割し、それぞれに前記貫通孔が形成された複数のチップ部品に個片化する工程とを含む、チップ部品の製造方法。
  14. 前記電極形成工程は、前記貫通孔用の溝を露出させる開口部を前記一方の電極に形成する工程を含む、請求項１３に記載のチップ部品の製造方法。
  15. 前記電極形成工程において、前記一方の電極を、当該一方の電極の中央部を避けた位置で前記貫通孔と重なるように形成する工程を含む、請求項１３または１４に記載のチップ部品の製造方法。
  16. 前記電極形成工程に先立って、前記溝の側面に絶縁膜を形成する工程をさらに含み、
    前記電極形成工程は、無電解めっきによって、前記チップ領域の表面および前記溝の側面を一体的に覆うように前記一方の電極および前記他方の電極を形成する工程を含む、請求項１３〜１５のいずれか一項に記載のチップ部品の製造方法。
  17. 前記溝形成工程は、前記貫通孔用の溝を複数形成する工程を含む、請求項１３〜１６のいずれか一項に記載のチップ部品の製造方法。
  18. 前記溝形成工程は、エッチングによって前記溝および前記貫通孔用の溝を形成する工程を含む、請求項１３〜１７のいずれか一項に記載のチップ部品の製造方法。
  19. 前記素子を形成する工程は、前記基板にダイオードを形成する工程を含み、
    前記一対の電極を形成する工程は、前記ダイオードのカソードおよびアノードとそれぞれ電気的に接続されるカソード電極およびアノード電極を形成する工程を含む、請求項１３〜１８のいずれか一項に記載のチップ部品の製造方法。
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