JP6792374B2 - チップ部品およびその製造方法、ならびに、チップ部品を備えた回路モジュール - Google Patents

チップ部品およびその製造方法、ならびに、チップ部品を備えた回路モジュール Download PDF

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Description

本発明は、チップ部品およびその製造方法、ならびに、チップ部品を備えた回路モジュールに関する。
特許文献１には、チップ部品の一例としての積層セラミック電子部品が開示されている。
特開２００５−１９７５３０号公報
チップ部品や、チップ部品が実装された実装基板を有する回路モジュールは、外観検査の検査対象となる。外観検査は、たとえば撮像機および光源を備えた電子顕微鏡によって実施される。電子顕微鏡において、チップ部品は、光源から光が照射された状態で撮像機によって撮像される。外観検査において取得されたチップ部品の画像は、たとえば正常なチップ部品を示す良否判定用の基準画像と比較される。取得された画像のチップ部品の色合いや明るさが基準画像のチップ部品の色合いや明るさと異なる場合、チップ部品が異常であると判定される。
しかし、チップ部品が鏡面化された外面を有している場合には、光源に対するチップ部品の配置位置によっては、当該チップ部品に照射された光の大部分が撮像機に向けて反射する場合や、当該チップ部品に照射された光の大部分が撮像機外の領域に向けて反射する場合がある。光の反射方向に偏りが存在する場合、チップ部品が正常であるにもかかわらず、取得された画像においてチップ部品毎の色合いや明るさにばらつきが生じるため、チップ部品の良否判定を円滑に行うことができない。
そこで、本発明は、円滑な外観検査に寄与できるチップ部品およびその製造方法、ならびに、当該チップ部品を備えた回路モジュールを提供することを一つの目的とする。
本発明のチップ部品は、第１主面および第２主面を有する基板と、前記基板の前記第１主面上に形成された機能素子と、前記機能素子と電気的に接続されるように前記基板の前記第１主面上に配置された複数の外部端子とを含み、前記基板の前記第２主面には、当該第２主面に照射された光を拡散反射させるための光拡散反射構造が形成されている。
本発明のチップ部品の製造方法は、第１主面および第２主面を有し、前記第１主面側に機能素子が形成された基板を準備する工程と、前記基板の前記第２主面を粗面化する粗面化工程とを含む。
本発明の回路モジュールは、配線が形成された主面を有する実装基板と、前記基板の前記第１主面が前記実装基板の前記主面に対向した状態で前記実装基板に支持され、かつ、前記複数の外部端子が前記配線と電気的および機械的に接続された前記チップ部品とを含む。
本発明のチップ部品では、基板の第１主面側に機能素子が形成されている。基板の第１主面側に形成された機能素子には、より具体的には、基板の第１主面の表層部を利用して形成された機能素子、基板の第１主面を利用して形成された機能素子、および、基板の第１主面よりも上方の領域を利用して形成された機能素子が含まれる。そして、第１主面の反対側の第２主面には、当該第２主面に照射された光を拡散反射させるための光拡散反射構造が形成されている。
この光拡散反射構造によれば、基板の第２主面に対して照射された光を当該光拡散反射構造によって拡散反射させることができる。したがって、外観検査が実施される場合には、光源に対するチップ部品の配置位置に起因して第２主面による光の反射方向に偏りが生じるのを抑制できる。これにより、外観検査において取得される画像において、光源に対するチップ部品の配置位置に起因してチップ部品毎の色合いや明るさにばらつきが生じるのを抑制できる。その結果、外観検査において取得される画像において、視覚的な色の変化が小さいチップ部品については正常であると判定でき、視覚的な色の変化が大きいチップ部品については異常であると判定できる。よって、円滑な外観検査に寄与できるチップ部品を提供できる。
本発明のチップ部品の製造方法によれば、基板の第２主面が粗面化され、かつ、当該基板の第２主面に照射された光を当該第２主面によって拡散反射させることができる構造のチップ部品を製造できる。したがって、製造されたチップ部品に対して外観検査が実施される場合には、光源に対するチップ部品の配置位置に起因して第２主面による光の反射方向に偏りが生じるのを抑制できる。これにより、外観検査において取得される画像において、光源に対するチップ部品の配置位置に起因してチップ部品毎の色合いや明るさにばらつきが生じるのを抑制できる。その結果、外観検査において取得される画像において、視覚的な色の変化が小さいチップ部品については正常であると判定でき、視覚的な色の変化が大きいチップ部品については異常であると判定できる。よって、円滑な外観検査に寄与できる構造のチップ部品を製造できる。
本発明の回路モジュールでは、基板の第１主面が実装基板の主面に対向した状態で、チップ部品が実装基板に実装されている。したがって、回路モジュールに対して、および／または、回路モジュールに組み込まれたチップ部品に対して外観検査が実施される場合には、基板の粗面化された第２主面に対して光を照射できる。よって、チップ部品が組み込まれた回路モジュールに対しても、外観検査を円滑に行うことができる。
図１は、本発明の一実施形態に係るチップ部品を示す模式的な斜視図である。 図２は、図１に示すチップ部品の模式的な底面図である。 図３は、図２に示すIII-III線に沿う縦断面図である。 図４は、図３に示す二点鎖線IVによって取り囲まれた部分の拡大図である。 図５は、図１に示すチップ部が組み込まれた回路モジュールの一部を示す模式的な縦断面図である。 図６は、参考例に係るチップ部品の外観検査の結果を示す画像である。 図７は、図１に示すチップ部品の外観検査の結果を示す画像である。 図８Ａは、図１に示すチップ部品の製造工程の一工程を示す模式的な縦断面図である。 図８Ｂは、図８Ａの後の工程を示す模式的な縦断面図である。 図８Ｃは、図８Ｂの後の工程を示す模式的な縦断面図である。 図８Ｄは、図８Ｃの後の工程を示す模式的な縦断面図である。 図８Ｅは、図８Ｄの後の工程を示す模式的な縦断面図である。 図８Ｆは、図８Ｅの後の工程を示す模式的な縦断面図である。 図８Ｇは、図８Ｆの後の工程を示す模式的な縦断面図である。 図８Ｈは、図８Ｇの後の工程を示す模式的な縦断面図である。 図８Ｉは、図８Ｈの後の工程を示す模式的な縦断面図である。 図８Ｊは、図８Ｉの後の工程を示す模式的な縦断面図である。 図８Ｋは、図８Ｊの後の工程を示す模式的な縦断面図である。 図９は、図１に示すチップ部品の第１実施例であって、機能素子として抵抗が採用された場合の形態を示す模式的な縦断面図である。 図１０は、図９に示すX-X線に沿う横断面図である。 図１１は、図１に示すチップ部品の第２実施例であって、機能素子としてコンデンサが採用された場合の形態を示す模式的な縦断面図である。 図１２は、図１１に示すXII-XII線に沿う横断面図である。 図１３は、図１に示すチップ部品の第３実施例であって、機能素子としてコイルが採用された場合の形態を示す模式的な縦断面図である。 図１４は、図１３に示すXIV-XIV線に沿う横断面図である。 図１５は、図１に示すチップ部品の第４実施例であって、機能素子としてダイオードが採用された場合の形態を示す模式的な縦断面図である。 図１６は、図１５に示すXVI-XVI線に沿う横断面図である。 図１７は、光拡散反射構造の変形例を示す模式的な縦断面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るチップ部品１を示す模式的な斜視図である。図２は、図１に示すチップ部品１の模式的な底面図である。図３は、図２に示すIII-III線に沿う縦断面図である。図４は、図３に示す二点鎖線IVによって取り囲まれた部分の拡大図である。
チップ部品１は、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型の電子部品である。
図１を参照して、チップ部品１は、略直方体形状の基板２を含む。基板２は、第１主面３と、その反対側に位置する第２主面４と、第１主面３および第２主面４を接続する側面５とを有している。基板２の第１主面３および第２主面４は、当該第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において長方形状に形成されている。
図２を参照して、基板２の第２主面４には、当該第２主面４に照射された光を拡散反射させるための光拡散反射構造６が形成されている。本実施形態では、基板２の第２主面４が粗面化されており、当該粗面化された第２主面４によって光拡散反射構造６が形成されている。基板２の第２主面４は、より具体的には、第１主面３に向かって窪んだ複数の凹部７によって粗面化されている。
複数の凹部７によって基板２の第２主面４を粗面化する方法としては、エッチング、レーザ光照射、サンドブラスト等を例示できる。エッチングの場合には、基板２の第２主面４の一部をエッチングによって選択的に除去し、当該基板２の第２主面４に複数の凹部７を形成する。レーザ光照射の場合には、レーザ光の照射によって基板２の一部を溶融させて、当該基板２の第２主面４に複数の凹部７を形成する。サンドブラストの場合には、基板２の第２主面４に対して研磨剤を吹き付けて、当該基板２の第２主面４に複数の凹部７を形成する。エッチング、レーザ光照射、サンドブラストの順に、基板２の第２主面４に形成される凹部７の形状の不規則性が高くなる。
図２では、粗面化法としてレーザ光照射が採用され、複数の凹部７がレーザ光による加工痕である形態が示されている。複数の凹部７は、本実施形態では、一方方向（基板２の短手方向）に沿って延び、かつ、当該一方方向の直交方向（基板２の長手方向）に沿って間隔を空けて形成されている。複数の凹部７によって、基板２の第２主面４にはストライプ状の凹凸模様が形成されている。複数の凹部７は、基板２の長手方向に沿って延び、かつ、基板２の短手方向に沿って間隔を空けて形成されていてもよい。また、複数の凹部７は、基板２の第２主面４に対して規則的なドット状に形成されていてもよいし、基板２の第２主面４に対して離散的、たとえばランダムなドット状に形成されていてもよい。
図２を参照して、基板２の第２主面４には、複数の凹部７に加えて、複数の凹部７の内外に複数の凸部８が不規則に形成されている。図３は、凸部８の図示を省略し、複数の凹部７だけを図示している。複数の凸部８は、レーザ光の照射によって溶融した基板２の材料の一部および／またはレーザ光の照射によって溶融して飛散した基板２の材料の一部が、複数の凹部７の内外で再度硬化した溶融再硬化層９によって形成されている。このように、本実施形態では、比較的に規則的に形成された複数の凹部７に加えて、不規則に形成された複数の凸部８によって、基板２の第２主面４の面粗さ（つまり、凹凸形状の不規則性）が高められている。
図３を参照して、基板２の第２主面４には、当該第２主面４を被覆するように絶縁膜１０が形成されている。絶縁膜１０は、基板２の第２主面４が酸化することによって形成された自然酸化膜である。図４を参照して、絶縁膜１０は、凹部７の内壁を被覆する第１部分１１と、凹部７外の基板２の第２主面４を被覆する第２部分１２とを含む。絶縁膜１０の第１部分１１の厚さＴ１は、絶縁膜１０の第２部分１２の厚さＴ２よりも小さい。絶縁膜１０の厚さＴ１，Ｔ２が凹部７の内外で異なる理由としては、レーザ光の照射に伴って凹部７の内壁を構成する基板２の材料の結晶状態が変質したことが挙げられる。したがって、図示はしないが、複数の凸部８（溶融再硬化層９）を被覆する絶縁膜１０の厚さも、絶縁膜１０の第２部分１２の厚さＴ２よりも小さくなる。
図１および図３を参照して、基板２の第１主面３には、表面絶縁膜１３が形成されている。表面絶縁膜１３は、基板２の第１主面３の平面視形状と整合する平面視四角形状に形成されている。表面絶縁膜１３は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。
図３を参照して、表面絶縁膜１３上には、第１パッド電極膜１４および第２パッド電極膜１５が間隔を空けて配置されている。第１パッド電極膜１４は、基板２の長手方向の一端部側に配置されており、第２パッド電極膜１５は、基板２の長手方向の他端部側に配置されている。第１パッド電極膜１４および第２パッド電極膜１５は、基板２の短手方向に沿って延びる長方形状に形成されていてもよい。
基板２の第１主面３側には、機能素子１６が形成されている。機能素子１６は、第１パッド電極膜１４および第２パッド電極膜１５に電気的に接続されている。基板２の第１主面３側に形成された機能素子１６には、より具体的には、基板２の第１主面３の表層部を利用して形成された機能素子１６、基板２の第１主面３上に形成された機能素子１６、基板２の第１主面３よりも上方の領域を利用して形成された機能素子１６等が含まれる。図２では、第１パッド電極膜１４および第２パッド電極膜１５間の表面絶縁膜１３上に、機能素子１６が形成されている例を示している。また、図２では、機能素子１６をクロスハッチングによって簡略化して示している。機能素子１６の具体的な構成については、後述する。
表面絶縁膜１３上には、第１パッド電極膜１４、第２パッド電極膜１５および機能素子１６を被覆するように絶縁層１７が形成されている。絶縁層１７は、表面絶縁膜１３側からこの順に積層されたパッシベーション膜１８および樹脂膜１９を含む。パッシベーション膜１８は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。樹脂膜１９は、ポリイミドを含んでいてもよい。
絶縁層１７には、第１パッド電極膜１４の縁部を除く領域を露出させる第１パッド開口２０と、第２パッド電極膜１５の縁部を除く領域を露出させる第２パッド開口２１とが形成されている。第１パッド開口２０内には、第１外部端子２２が形成されており、第２パッド開口２１内には、第２外部端子２３が形成されている。
第１外部端子２２は、第１パッド開口２０内において第１パッド電極膜１４と電気的に接続されている。これにより、第１外部端子２２は、第１パッド電極膜１４を介して機能素子１６と電気的に接続されている。第２外部端子２３は、第２パッド開口２１内において第２パッド電極膜１５と電気的に接続されている。これにより、第２外部端子２３は、第２パッド電極膜１５を介して機能素子１６に電気的に接続されている。
第１外部端子２２および第２外部端子２３は、いずれも、絶縁層１７から突出するように形成されており、当該絶縁層１７を被覆する被覆部２２ａ，２３ａを有している。第１外部端子２２および第２外部端子２３は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、たとえば第１パッド電極膜１４および第２パッド電極膜１５から順に積層されたＮｉ膜、Ｐｄ膜、Ａｕ膜を含んでいてもよい。
図１〜図３を参照して、基板２の側面５には、当該基板２の側面５の全域を被覆するように側面絶縁層２４が形成されている。側面絶縁層２４は、基板２の側面５から絶縁層１７側に向けて延び、少なくともパッシベーション膜１８の側面を被覆する延部を有している。本実施形態では、側面絶縁層２４の延部は、樹脂膜１９の側面も被覆している。側面絶縁層２４は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。複数の絶縁膜または単一の絶縁膜は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。
次に、本実施形態に係るチップ部品１が組み込まれた回路モジュール３１の一例について説明する。図５は、図１に示すチップ部品１が組み込まれた回路モジュール３１の一部を示す模式的な縦断面図である。
図５を参照して、回路モジュール３１は、配線３２が形成された主面を含む実装基板３３と、当該実装基板３３に実装されたチップ部品１とを含む。配線３２は、チップ部品１の第１外部端子２２と接続される第１パッド３４と、チップ部品１の第２外部端子２３と接続される第２パッド３５とを含む。
チップ部品１は、基板２の第１主面３が実装基板３３の主面に対向した状態で当該実装基板３３に実装されている。チップ部品１の第１外部端子２２は、たとえば半田等の第１導電性接合材３６を介して配線３２の第１パッド３４と電気的および機械的に接続されている。また、チップ部品１の第２外部端子２３は、たとえば半田等の第２導電性接合材３７を介して配線３２の第２パッド３５と電気的および機械的に接続されている。
次に、図６および図７を参照して、本実施形態に係るチップ部品１の外観検査の結果、および、参考例に係るチップ部品４１の外観検査の結果を説明する。図６は、参考例に係るチップ部品４１の外観検査の結果を示す画像である。図７は、図１に示すチップ部品１の外観検査の結果を示す画像である。
参考例に係るチップ部品１および本実施形態に係るチップ部品４１の外観検査を実施するに当たり、参考例に係るチップ部品４１が複数実装された第１評価用ボード４２と、本実施形態に係るチップ部品１が複数実装された第２評価用ボード４３とを準備した。参考例に係るチップ部品４１は、基板２の第２主面４が鏡面であり、粗面化されていない点を除いて、本実施形態に係るチップ部品１の構造と略同様の構造を有している。参考例に係るチップ部品４１の具体的な構成についての説明は省略する。
参考例に係るチップ部品４１は、基板２の第１主面３が第１評価用ボード４２の主面に対向した状態で当該第１評価用ボード４２に実装されている。また、本実施形態に係るチップ部品１は、基板２の第１主面３が第２評価用ボード４３の主面に対向した状態で当該第２評価用ボード４３に実装されている。第１評価用ボード４２に対する参考例に係るチップ部品４１の実装状態、および、第２評価用ボード４３に対する本実施形態に係るチップ部品１の実装状態は、いずれも正常である。
ここでは、撮像機および光源を備えた電子顕微鏡を用いて、参考例に係るチップ部品４１の外観検査、および、本実施形態に係るチップ部品１の外観検査を実施した。参考例に係るチップ部品４１の外観検査では、光源から第１評価用ボード４２に光を照射した状態で、参考例に係るチップ部品４１を撮像機によって撮像した。また、本実施形態に係るチップ部品１の外観検査では、光源から第２評価用ボード４３に光を照射した状態で、本実施形態に係るチップ部品１を撮像機によって撮像した。これらの外観検査において取得された画像が、図６および図７に示されている。
図６を参照して、第１評価用ボード４２に実装された複数の参考例に係るチップ部品４１には、白色、黒色または灰色に見えるものが含まれる。チップ部品４１が白色に見えるのは、当該チップ部品４１に照射された光の大部分が撮像機に向けて反射されたためである。チップ部品４１が黒色に見えるのは、当該チップ部品４１に照射された光の大部分が撮像機外の領域に向けて反射されたためである。チップ部品４１が灰色に見えるのは、当該チップ部品４１に照射された光の一部が撮像機に向けて反射されたためである。
チップ部品４１が異なる色合いや明るさに見えるのは、第１評価用ボード４２の主面に対して基板２の第２主面４が僅かに傾斜した姿勢でチップ部品４１が実装されていることや、光源に対するチップ部品４１毎の配置位置が異なるため、照射された光がチップ部品４１毎に異なる方向に反射されたこと等が原因として考えられる。第１評価用ボード４２では、チップ部品４１の実装状態が正常であるにもかかわらず、取得された画像においてチップ部品４１毎の色合いや明るさにばらつきが生じているため、チップ部品４１の良否判定を円滑に行うことができないことが理解される。
これに対して、図７を参照して、本実施形態に係るチップ部品１が実装された第２評価用ボード４３では、チップ部品１毎の視覚的な色の変化が小さくなっている。これは、基板２の第２主面４に照射された光を当該第２主面４によって拡散反射させることができるから、光源に対するチップ部品１の配置位置に起因して第２主面４による光の反射方向に偏りが生じるのを抑制できるためである。
特に、本実施形態に係るチップ部品１では、基板２の第２主面４に複数の凹部７が形成されているので、当該複数の凹部７の内壁を利用して光を拡散反射させることができる。また、本実施形態に係るチップ部品１では、不規則に形成された複数の凸部８を含むので、当該複数の凸部８の表面を利用して光を拡散反射させることもできる。
これにより、第２主面４による光の反射方向に偏りが生じるのを効果的に抑制できるから、撮像機によって基板２の第２主面４を良好に検出させることができる。また、基板２の第２主面４に複数の凹部７を形成することによって、当該基板２の第２主面４に光が照射されずに影になる部分を作り込むことができるから、取得される画像において基板２の第２主面４の色合いを調整できる。
これにより、外観検査で取得される画像において、光源に対するチップ部品１の配置位置に起因してチップ部品１毎の色合いや明るさにばらつきが生じるのを抑制できる。その結果、外観検査において取得される画像において、視覚的な色の変化が小さいチップ部品１については正常であると判定でき、視覚的な色の変化が大きいチップ部品１については異常であると判定できる。よって、円滑な外観検査に寄与できるチップ部品１を提供できる。
また、図５を参照して、本実施形態に係るチップ部品１が組み込まれた回路モジュール３１では、基板２の第１主面３が実装基板３３の主面に対向した状態で、チップ部品１が実装基板３３に実装されている。したがって、回路モジュール３１に対して、および／または、回路モジュール３１に組み込まれたチップ部品１に対して外観検査を実施する場合には、基板２の第２主面４に対して光を照射できる。よって、チップ部品１が組み込まれた回路モジュール３１に対しても、外観検査を円滑に行うことができる。
次に、図８Ａ〜図８Ｋを参照して、チップ部品１の製造方法の一例について説明する。図８Ａ〜図８Ｋは、図１に示すチップ部品１の製造工程の一工程を示す模式的な縦断面図である。
まず、図８Ａを参照して、ベース基板５２が準備される。ベース基板５２は、基板２の第１主面３および第２主面４に対応する第１主面５３および第２主面５４を有している。ベース基板５２の第１主面５３には、チップ部品１が形成される複数の部品形成領域５５と、複数の部品形成領域５５を区画する境界領域５６とが設定されている。ベース基板５２に対して所定の処理を実行した後、境界領域５６（つまり、部品形成領域５５の周縁）に沿ってベース基板５２を切断することにより、複数のチップ部品１の個片が切り出される。図８Ａでは、２個のチップ部品１の個片が切り出される領域が示されている（以下、図８Ｂ〜図８Ｋにおいて同じ）。
ベース基板５２が準備された後、ベース基板５２の第１主面５３に表面絶縁膜１３が形成される。表面絶縁膜１３は、熱酸化処理によりベース基板５２の第１主面５３を酸化させることにより形成されてもよいし、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりベース基板５２の第１主面５３に絶縁材料を堆積させることにより形成されてもよい。
次に、図８Ｂを参照して、表面絶縁膜１３上において、複数の部品形成領域５５のそれぞれに機能素子１６が形成される。図８Ｂでは、機能素子１６をクロスハッチングによって省略して示している。次に、表面絶縁膜１３上において、複数の部品形成領域５５のそれぞれに機能素子１６と電気的に接続される第１パッド電極膜１４および第２パッド電極膜１５が形成される。第１パッド電極膜１４および第２パッド電極膜１５は、たとえばスパッタ法によって第１パッド電極膜１４および第２パッド電極膜１５のベースとなる電極膜を形成した後、マスクを介するエッチングによって当該電極膜を所定形状にパターニングすることによって形成される。
次に、図８Ｃを参照して、たとえばＣＶＤ法によって、第１パッド電極膜１４、第２パッド電極膜１５および機能素子１６を被覆するパッシベーション膜１８が形成される。次に、パッシベーション膜１８を被覆するように感光性ポリイミドが塗布されて、樹脂膜１９が形成される。これにより、パッシベーション膜１８および樹脂膜１９を含む絶縁層１７が形成される。次に、樹脂膜１９が選択的に露光・現像されて、境界領域５６、第１パッド開口２０および第２パッド開口２１に対応するパターンで開口する複数の開口５７，５８，５９が樹脂膜１９に形成される。
次に、図８Ｄを参照して、たとえば樹脂膜１９をマスクとするエッチングによって、パッシベーション膜１８の不要な部分が除去される。これにより、境界領域５６を露出させる開口６０、第１パッド開口２０および第２パッド開口２１が絶縁層１７に形成される。
次に、図８Ｅを参照して、部品形成領域５５を被覆し、境界領域５６を露出させる開口６１を選択的に有するマスク６２がベース基板５２の第１主面５３上に形成される。次に、たとえばマスク６２を介する異方性エッチング（たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法）により、ベース基板５２の不要な部分が除去される。これにより、部品形成領域５５を区画する溝６３がベース基板５２に形成される。ベース基板５２に溝６３が形成された後、マスク６２は除去される。
次に、図８Ｆを参照して、たとえばＣＶＤ法によって、溝６３の内壁に加えて、部品形成領域５５の全域を被覆するように絶縁材料が堆積されて絶縁層６４が形成される。絶縁材料が堆積する工程が複数回（２回以上）実行されることによって、ベース基板５２側からこの順に複数の絶縁膜が積層された積層構造を有する絶縁層６４が形成されてもよい。
次に、図８Ｇを参照して、たとえば異方性エッチング（たとえばＲＩＥ法）により、溝６３の側面を被覆する絶縁層６４を残存させるように、絶縁層６４におけるベース基板５２の第１主面５３に平行な部分が除去される。これにより、絶縁層６４における溝６３の側面を被覆する部分が側面絶縁層２４となる。このとき、絶縁層６４の一部が、絶縁層１７のうちの第１パッド開口２０の内壁を形成する部分、および、絶縁層１７のうちの第２パッド開口２１の内壁を形成する部分を被覆するように残存してもよい。
次に、図８Ｈを参照して、たとえばめっき処理によって、第１パッド開口２０から露出する第１パッド電極膜１４上および第２パッド開口２１から露出する第２パッド電極膜１５上に、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が順に形成される。これにより、Ｎｉ／Ｐｄ／Ａｕ積層膜を含む第１外部端子２２および第２外部端子２３が形成される。
次に、図８Ｉを参照して、ベース基板５２を支持するための支持テープ６５が、当該ベース基板５２の第１主面５３側に貼着される。支持テープ６５は、樹脂製のテープであってもよい。次に、たとえばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって、ベース基板５２の第２主面５４が溝６３に連通するまで研削される。これにより、溝６３に沿ってベース基板５２が切断されて、当該ベース基板５２における部品形成領域５５を含む領域が、基板２の個片として切り出される。ベース基板５２において、第１主面５３および第２主面５４を成していた部分は、個片化された基板２の第１主面３および第２主面４となる。また、ベース基板５２において、溝６３の内壁を成していた部分は、基板２の側面５となる。
次に、図８Ｊを参照して、個片化された複数の基板２が支持板６６の主面上に配置される。複数の基板２は、第１主面５３が支持板６６の主面に対向した状態で支持板６６の主面上に配置される。図８Ｊに示されるように、複数の基板２は、支持テープ６５に貼着された状態で、支持板６６の主面上に一括して配置されてもよい。
次に、図８Ｋを参照して、複数の基板２の第２主面４が粗面化される。本実施形態では、基板２の第２主面４を粗面化する方法として、レーザ光照射が採用されている。この工程では、基板２の第２主面４の表層部に集光点が合わされて、基板２の第２主面４側からレーザ光が照射される。本実施形態では、基板２の第２主面４において、基板２の一方方向（基板２の短手方向）に沿って延びる複数のレーザ光照射領域６７が、当該基板２の他方方向（基板２の長手方向）に沿って間隔を空けてストライプ状に設定される。そして、各レーザ光照射領域６７に沿ってレーザ光が照射される。
基板２の第２主面４においてレーザ光が直接照射された部分には、複数のレーザ加工痕が形成される。この複数のレーザ加工痕が、複数の凹部７となる。これにより、基板２の短手方向に沿って延び、かつ、基板２の長手方向に沿って間隔を空けた複数の凹部７が形成される。さらにこの工程では、レーザ光の照射によって、基板２の材料の一部が溶融し、または、基板２の材料の一部が溶融して凹部７内の領域または凹部７外の領域に飛散する。溶融した基板２の材料の一部は、凹部７内の領域または凹部７外の領域で再度硬化する。これにより、基板２の第２主面４上に複数の溶融再硬化層９が不規則に形成される。この複数の溶融再硬化層９が、複数の凸部８となる（図２も併せて参照）。
このようにして、複数の凹部７および複数の凸部８が各基板２の第２主面４に形成されて、当該基板２の第２主面４が粗面化される。その後、基板２の第２主面４を被覆するように絶縁膜１０が形成されて、チップ部品１が製造される。
本実施形態では、短手方向に沿って延びる複数のレーザ光照射領域６７が、基板２の長手方向に沿って間隔を空けてストライプ状に設定されている例について説明した。しかし、基板２の長手方向に沿って延びる複数のレーザ光照射領域６７が、基板２の短手方向に沿って間隔を空けて設定されてもよい。このような複数のレーザ光照射領域６７によれば、基板２の長手方向に沿って延び、かつ、基板２の短手方向に沿って間隔を空けた複数の凹部７を形成できる。また、複数のレーザ光照射領域６７は、基板２の第２主面４に対して離散的、たとえばランダムなドット状に設定されてもよい。このような複数のレーザ光照射領域６７によれば、基板２の第２主面４に対して離散的に配置された複数の凹部７を形成できる。
また、本実施形態では、複数の凹部７によって基板２の第２主面４を粗面化する方法として、レーザ光照射を採用した。しかし、複数の凹部７によって基板２の第２主面４を粗面化する方法として、レーザ光照射に代えて、エッチングまたはサンドブラストが採用されてもよい。
エッチングによって基板２の第２主面４を粗面化する場合には、まず、複数の凹部７を形成すべき領域を露出させる複数の開口を選択的に有するマスクが基板２の第２主面４上に形成される。次に、マスクを介するエッチングによって、基板２の第２主面４の一部が除去される。このようにして、基板２の第２主面４に複数の凹部７が形成される。
一方、サンドブラストによって基板２の第２主面４を粗面化する場合には、ＳｉＣ、アルミナ、ジルコン等の公知の研磨剤が基板２の第２主面４に吹き付けられる。これにより、基板２の第２主面４に対して物理的なダメージが与えられて、基板２の第２主面４に複数の凹部７が形成される。
本実施形態では、基板２の第２主面４の粗面化工程に先立って、より具体的にはベース基板５２の切断工程に先立って、第１外部端子２２および第２外部端子２３を形成する工程が実施される例について説明した（図８Ｈ参照）。しかし、第１外部端子２２および第２外部端子２３を形成する工程は、基板２の第２主面４の粗面化工程（図８Ｋ参照）の後に実施されてもよい。この場合、第１外部端子２２および第２外部端子２３は、バレルめっき法によって形成されてもよい。バレルめっき法では、バレルと称される複数の貫通孔を有する容器と、めっき液が貯留されためっき槽と、バレル内に配置された陰極と、めっき槽内に配置された陽極とを備えたバレルめっき装置が使用される。
バレルめっき法では、まず、第１外部端子２２および第２外部端子２３が形成される前の複数のチップ部品１の中間体がバレル内に収容される。次に、めっき槽に貯留されためっき液にバレルが浸漬される。次に、めっき液に浸漬された状態でバレルを回転させながら、バレル内の陰極およびめっき槽内の陽極が通電される。これにより、第１パッド開口２０から露出する第１パッド電極膜１４上に第１外部端子２２が形成され、第２パッド開口２１から露出する第２パッド電極膜１５上に第２外部端子２３が形成される。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、チップ部品１が機能素子１６を含む点について述べたが、機能素子１６は、抵抗Ｒ、コンデンサＣ、コイルＬおよびダイオードＤを含む群から選択される少なくとも一種以上の素子を含むことができる。以下では、チップ部品１において、機能素子１６として抵抗Ｒが採用された実施例（第１実施例）、機能素子１６としてコンデンサＣが採用された実施例（第２実施例）、機能素子１６としてコイルＬが採用された実施例（第３実施例）、および機能素子１６としてダイオードＤが採用された実施例（第４実施例）について具体的に説明する。
＜第１実施例＞
図９は、図１に示すチップ部品１の第１実施例であって、機能素子１６として抵抗Ｒが採用された場合の形態を示す模式的な縦断面図である。図１０は、図９に示すX-X線に沿う横断面図である。図９および図１０において、前述の実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
図９および図１０を参照して、チップ部品１は、表面絶縁膜１３上に形成された抵抗導電体膜７１を含む。本実施例では、抵抗導電体膜７１は、第１パッド電極膜１４および第２パッド電極膜１５の間の表面絶縁膜１３上に形成されており、かつ、第１パッド電極膜１４および第２パッド電極膜１５と電気的に接続されている。
本実施例では、抵抗導電体膜７１が帯状を成し、葛折り状に引き回されている例を示しているが、抵抗導電体膜７１は、第１パッド電極膜１４および第２パッド電極膜１５の間を直線状に延びていてもよい。抵抗導電体膜７１は、銅よりも高い抵抗率を有する金属材料によって形成されていることが好ましい。抵抗導電体膜７１は、Ｔｉ膜またはＴｉＮ膜によって形成されていてもよい。抵抗導電体膜７１は、Ｔｉ膜およびＴｉ膜上に形成されたＴｉＮ膜を含む積層構造を有していてもよい。
本実施例に係るチップ部品１は、前述の図８Ｂの工程において、機能素子１６を形成する工程、ならびに、第１パッド電極膜１４および第２パッド電極膜１５を形成する工程を、次のように変更することによって製造できる。
まず、たとえばスパッタ法により、抵抗導電体膜７１、第１パッド電極膜１４および第２パッド電極膜１５のベースとなる電極膜（たとえばＴｉ膜）が表面絶縁膜１３上に形成される。次に、たとえば抵抗導電体膜７１、第１パッド電極膜１４および第２パッド電極膜１５に対応するパターンで開口するマスクを介するエッチングにより、電極膜の不要な部分が除去される。これにより、抵抗導電体膜７１、第１パッド電極膜１４および第２パッド電極膜１５が表面絶縁膜１３上に形成される。その後、図８Ｃ〜図８Ｋの工程が順に実行されて、機能素子１６として抵抗Ｒが採用された構造のチップ部品１を製造できる。
以上のように、第１実施例に係るチップ部品１は、抵抗Ｒを含むチップ抵抗器として形成されている。これにより、円滑な外観検査に寄与できるチップ抵抗器を提供できる。
＜第２実施例＞
図１１は、図１に示すチップ部品１の第２実施例であって、機能素子１６としてコンデンサＣが採用された場合の形態を示す模式的な縦断面図である。図１２は、図１１に示すXII-XII線に沿う横断面図である。図１１および図１２において、前述の実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
図１１および図１２を参照して、チップ部品１は、表面絶縁膜１３上に形成された第１電極膜７２と、第１電極膜７２上に形成された誘電体膜７３と、誘電体膜７３上に形成された第２電極膜７４とを含む。第１電極膜７２、誘電体膜７３および第２電極膜７４の積層構造によって、コンデンサＣが形成されている。
第１電極膜７２、誘電体膜７３および第２電極膜７４の積層構造は、第１パッド電極膜１４および第２パッド電極膜１５の間の表面絶縁膜１３上に形成されている。第１電極膜７２は、第１パッド電極膜１４と電気的に接続されており、第２電極膜７４は、第２パッド電極膜１５と電気的に接続されている。
より具体的には、第１電極膜７２は、第１パッド電極膜１４から第２パッド電極膜１５側に向けて引き出された引き出し電極膜として、当該第１パッド電極膜１４と一体的に形成されている。誘電体膜７３は、第１電極膜７２に加えて表面絶縁膜１３を被覆するように形成されている。第２パッド電極膜１５は、第２電極膜７４と共に誘電体膜７３上に形成されており、第２電極膜７４は、第２パッド電極膜１５から第１パッド電極膜１４側に向けて引き出された引き出し電極膜として、当該第２パッド電極膜１５と一体的に形成されている。
本実施例に係るチップ部品１は、前述の図８Ｂの工程において、機能素子１６を形成する工程、ならびに、第１パッド電極膜１４および第２パッド電極膜１５を形成する工程を次のように変更することによって製造できる。
まず、たとえばスパッタ法により、第１パッド電極膜１４および第１電極膜７２のベースとなる電極膜が表面絶縁膜１３上に形成される。次に、第１パッド電極膜１４および第１電極膜７２に対応するパターンで開口するマスクを介するエッチングにより、電極膜の不要な部分が除去される。これにより、第１パッド電極膜１４および第１電極膜７２が表面絶縁膜１３上に形成される。
次に、たとえばＣＶＤ法により、第１パッド電極膜１４および第１電極膜７２を被覆するように誘電体膜７３が表面絶縁膜１３上に形成される。表面絶縁膜１３側から酸化膜（ＳｉＯ２膜）／窒化膜（ＳｉＮ膜）／酸化膜（ＳｉＯ２膜）の順に積層されることによって、ＯＮＯ膜からなる誘電体膜７３が形成されてもよい。
次に、たとえば、スパッタ法により、第２パッド電極膜１５および第２電極膜７４のベースとなる電極膜が誘電体膜７３上に形成される。次に、第２パッド電極膜１５および第２電極膜７４に対応するパターンで開口するマスクを介するエッチングにより、電極膜の不要な部分が除去される。これにより、第２パッド電極膜１５および第２電極膜７４が誘電体膜７３上に形成される。その後、図８Ｃ〜図８Ｋの工程が順に実行されて、機能素子１６としてコンデンサＣが採用された構造のチップ部品１を製造できる。
以上のように、第２実施例に係るチップ部品１は、コンデンサＣを含むチップコンデンサとして形成されている。これにより、円滑な外観検査に寄与できるチップコンデンサを提供できる。
＜第３実施例＞
図１３は、図１に示すチップ部品１の第３実施例であって、機能素子１６としてコイルＬが採用された場合の形態を示す模式的な縦断面図である。図１４は、図１３に示すXIV-XIV線に沿う横断面図である。図１３および図１４において、前述の実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
図１３および図１４を参照して、本実施例に係るチップ部品１は、表面絶縁膜１３上に形成された平面視螺旋状のコイル導電体膜７５を含む。コイル導電体膜７５は、第１パッド電極膜１４および第２パッド電極膜１５の間の表面絶縁膜１３上に形成されている。コイル導電体膜７５は、螺旋の最外周に位置する第１コイルエンド７６と、螺旋の中心に位置する第２コイルエンド７７とを含む。
第１パッド電極膜１４および第１コイルエンド７６の間には、第１パッド電極膜１４および第１コイルエンド７６を接続する第１接続電極膜７８が形成されている。本実施例では、第１パッド電極膜１４、コイル導電体膜７５および第１接続電極膜７８を被覆するようにコイル用絶縁膜７９が表面絶縁膜１３上に形成されている。
コイル用絶縁膜７９には、コイル導電体膜７５の第２コイルエンド７７を露出させるコンタクト孔８０が形成されている。前述の第２パッド電極膜１５は、本実施例では、コイル用絶縁膜７９上に形成されている。第２パッド電極膜１５および第２コイルエンド７７の間には、第２パッド電極膜１５および第２コイルエンド７７を接続する第２接続電極膜８１が形成されている。より具体的には、第２接続電極膜８１は、コイル用絶縁膜７９上からコンタクト孔８０に入り込むように第２パッド電極膜１５から引き出されており、当該コンタクト孔８０内でコイル導電体膜７５の第２コイルエンド７７と電気的に接続されている。
本実施例に係るチップ部品１は、前述の図８Ｂの工程において、機能素子１６を形成する工程、ならびに、第１パッド電極膜１４および第２パッド電極膜１５を形成する工程を次のように変更することによって製造できる。
まず、たとえばスパッタ法により、第１パッド電極膜１４、コイル導電体膜７５および第１接続電極膜７８のベースとなる電極膜が表面絶縁膜１３上に形成される。次に、第１パッド電極膜１４、コイル導電体膜７５および第１接続電極膜７８に対応するパターンで開口するマスクを介するエッチングにより、電極膜の不要な部分が除去される。これにより、第１パッド電極膜１４、コイル導電体膜７５および第１接続電極膜７８が表面絶縁膜１３上に形成される。
次に、たとえばＣＶＤ法により、第１パッド電極膜１４、コイル導電体膜７５および第１接続電極膜７８を被覆するようにコイル用絶縁膜７９が表面絶縁膜１３上に形成される。
次に、たとえばマスクを介するエッチングにより、コイル用絶縁膜７９の不要な部分が選択的に除去されて、コイル導電体膜７５の第２コイルエンド７７を露出させるコンタクト孔８０がコイル用絶縁膜７９に形成される。
次に、たとえばスパッタ法により、第２パッド電極膜１５および第２接続電極膜８１のベースとなる電極膜がコイル用絶縁膜７９上に形成される。次に、第２パッド電極膜１５および第２接続電極膜８１に対応するパターンで開口するマスクを介するエッチングにより、コイル用絶縁膜７９上に形成された電極膜の不要な部分が除去される。これにより、第２パッド電極膜１５および第２接続電極膜８１がコイル用絶縁膜７９上に形成される。その後、図８Ｃ〜図８Ｋの工程が順に実行されて、機能素子１６としてコイルＬが採用された構造のチップ部品１を製造できる。
以上のように、第３実施例に係るチップ部品１は、コイルＬを含むチップインダクタとして形成されている。これにより、円滑な外観検査に寄与できるチップインダクタを提供できる。
＜第４実施例＞
図１５は、図１に示すチップ部品１の第４実施例であって、機能素子１６としてダイオードＤが採用された場合の形態を示す模式的な縦断面図である。図１６は、図１５に示すXVI-XVI線に沿う横断面図である。図１５および図１６において、前述の実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
図１５および図１６を参照して、チップ部品１は、基板２の表層部に形成されたｐ型の第１不純物領域８２と、第１不純物領域８２の表層部に形成されたｎ型の複数の第２不純物領域８３Ａ，８３Ｂとを含む。本実施形態では、基板２として、ｐ型のシリコン基板が採用されており、ｐ型の第１不純物領域８２は、基板２の第１主面３側の表層部から基板２の第２主面４側の表層部に亘って一様に形成されている。
複数の第２不純物領域８３Ａ，８３Ｂは、第１パッド電極膜１４および第２パッド電極膜１５の対向方向の中央部に配置されており、かつ、当該対向方向の直交方向（つまり、基板２の短手方向）に沿って互いに間隔を空けて配置されている。複数の第２不純物領域８３Ａ，８３Ｂには、第１パッド電極膜１４に電気的に接続された第２不純物領域８３Ａと、第２パッド電極膜１５に電気的に接続された第２不純物領域８３Ｂとが含まれる。複数の第２不純物領域８３Ａおよび複数の第２不純物領域８３Ｂは、基板２の短手方向に沿って交互に配列されている。
複数の第２不純物領域８３Ａ，８３Ｂは、いずれも第１パッド電極膜１４および第２パッド電極膜１５の対向方向に沿って延びる平面視長方形状に形成されている。複数の第２不純物領域８３Ａ，８３Ｂは、それぞれ、ほぼ同一の深さおよびほぼ同一の不純物濃度で形成されている。
本実施例に係る表面絶縁膜１３は、複数の第２不純物領域８３Ａ，８３Ｂを被覆するように基板２の第１主面３上に形成されている。表面絶縁膜１３には、第２不純物領域８３Ａを露出させる第１コンタクト孔８４と、第２不純物領域８３Ｂを露出させる第２コンタクト孔８５とが形成されている。
本実施例に係るチップ部品１は、複数の第２不純物領域８３Ａを１つずつ被覆するように、第１パッド電極膜１４から第２パッド電極膜１５側に向けて帯状に引き出された複数の第１引き出し電極膜８６と、複数の第２不純物領域８３Ｂを１つずつ被覆するように、第２パッド電極膜１５から第１パッド電極膜１４側に向けて引き出された複数の第２引き出し電極膜８７とを含む。第１パッド電極膜１４の第１引き出し電極膜８６および第２パッド電極膜１５の第２引き出し電極膜８７は、互いに噛合う櫛歯形状に形成されている。
第１パッド電極膜１４の各第１引き出し電極膜８６は、表面絶縁膜１３に形成された第１コンタクト孔８４を介して第２不純物領域８３Ａに電気的に接続されている。また、第２パッド電極膜１５の各第２引き出し電極膜８７は、表面絶縁膜１３に形成された第２コンタクト孔８５を介して第２不純物領域８３Ｂに電気的に接続されている。
本実施例に係るチップ部品１は、第１不純物領域８２および第２不純物領域８３Ａ，８３Ｂのｐｎ接合部によって形成されたダイオードＤを含む。より具体的には、ダイオードＤは、基板２の短手方向に沿って形成された複数の双方向ツェナーダイオード要素Ｄｅｌを一体的に有する１つの双方向ツェナーダイオードである。双方向ツェナーダイオード要素Ｄｅｌは、基板２の短手方向に互いに隣り合って形成された第１ツェナーダイオードＤＺ１および第２ツェナーダイオードＤＺ２によって形成されている。
第１ツェナーダイオードＤＺ１は、第１不純物領域８２（基板２）および第２不純物領域８３Ａのｐｎ接合部によって形成されている。第２ツェナーダイオードＤＺ２は、第１不純物領域８２（基板２）および第２不純物領域８３Ｂのｐｎ接合部によって形成されている。第１ツェナーダイオードＤＺ１および第２ツェナーダイオードＤＺ２は、第１不純物領域８２（基板２）を介して互いに電気的に接続されている。
本実施例に係るチップ部品１は、前述の図８Ａの工程および図８Ｂの工程において、ベース基板５２を準備する工程、機能素子１６を形成する工程、ならびに、第１パッド電極膜１４および第２パッド電極膜１５を形成する工程を次のように変更することによって製造できる。
まず、図８Ａの工程において、ｐ型のシリコンウエハからなるベース基板５２が準備される。次に、イオン注入マスクを介してｎ型不純物がベース基板５２の第１主面５３側の表層部に選択的に注入される。ｎ型不純物の注入後、イオン注入マスクは除去される。次に、熱処理によって、ｎ型不純物が拡散される。これにより、複数の第２不純物領域８３Ａ，８３Ｂが、ベース基板５２の第１主面５３側の表層部に形成される。
次に、複数の第２不純物領域８３Ａ，８３Ｂを被覆するように、表面絶縁膜１３が形成される。次に、マスクを介するエッチングにより、表面絶縁膜１３の不要な部分が除去されて、複数の第２不純物領域８３Ａ，８３Ｂを露出させる第１コンタクト孔８４および第２コンタクト孔８５が形成される。
次に、たとえばスパッタ法により、第１パッド電極膜１４、第２パッド電極膜１５、複数の第１引き出し電極膜８６および複数の第２引き出し電極膜８７のベースとなる電極膜が表面絶縁膜１３上に形成される。次に、第１パッド電極膜１４、第２パッド電極膜１５、複数の第１引き出し電極膜８６および複数の第２引き出し電極膜８７に対応するパターンで開口するマスクを介するエッチングにより、電極膜の不要な部分が除去される。これにより、第１パッド電極膜１４、第２パッド電極膜１５、複数の第１引き出し電極膜８６および複数の第２引き出し電極膜８７が表面絶縁膜１３上に形成される。その後、図８Ｃ〜図８Ｋの工程が順に実行されて、機能素子１６としてダイオードＤが採用された構造のチップ部品１を製造できる。
以上のように、第４実施例によれば、チップ部品１がダイオードＤを含むチップダイオードとして形成されている。これにより、円滑な外観検査に寄与できるチップダイオードを提供できる。本実施例では、ダイオードＤが双方向ツェナーダイオードである例について説明した。しかし、ダイオードＤが第１ツェナーダイオードＤＺ１および第２ツェナーダイオードＤＺ２のいずれか一方だけを含む構造のチップ部品１が採用されてもよい。
以上、第１実施例〜第４実施例では、機能素子１６が、抵抗Ｒ、コンデンサＣ、コイルＬまたはダイオードＤからなる構造のチップ部品１について説明した。しかし、機能素子１６が、抵抗Ｒ、コンデンサＣ、コイルＬおよびダイオードＤを含む群から選択される二種以上の素子を含み、当該二種以上の素子が共通の基板２に作り込まれた構造のチップ部品１が採用されてもよい。
たとえば、抵抗Ｒ、コンデンサＣ、コイルＬおよびダイオードＤを含む群から選択される任意の二種以上の素子が、第１パッド電極膜１４および第２パッド電極膜１５の間の基板２の第１主面３において、当該第１主面３に平行な方向に互いに隣り合うように形成されていてもよい。また、たとえば抵抗Ｒ、コンデンサＣ、コイルＬおよびダイオードＤを含む群から選択される任意の二種以上の素子が、第１パッド電極膜１４および第２パッド電極膜１５の間の基板２の第１主面３において、当該第１主面３の法線方向に積層配置された構造のチップ部品１が採用されてもよい。
＜変形例＞
次に、図１７を参照して、前述の光拡散反射構造６の変形例について説明する。図１７は、光拡散反射構造６の変形例を示す模式的な縦断面図である。図１７において、前述の実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
前述の実施形態では、基板２の第２主面４が複数の凹部７によって粗面化されており、当該粗面化された第２主面４によって、光拡散反射構造６が形成されている例について説明した。これに対して、本変形例では、基板２の第２主面４を被覆する絶縁膜８８が形成されており、当該絶縁膜８８に形成された複数の凹部８９によって、基板２の第２主面４に光拡散反射構造６が形成されている。絶縁膜８８は、酸化膜（ＳｉＯ２膜）を含んでいてもよいし、窒化膜（ＳｉＮ膜）を含んでいてもよい。
このような光拡散反射構造６は、前述の図８Ｋの工程を次のような工程に変更することによって形成できる。まず、たとえばＣＶＤ法によって、複数の基板２の第２主面４を被覆する絶縁膜８８が形成される。次に、たとえばマスクを介するエッチングにより、絶縁膜８８の不要な部分が選択的に除去されて、複数の凹部８９が絶縁膜８８に形成される。このようにして、基板２の第２主面４に光拡散反射構造６が形成される。
本変形例では、絶縁膜８８に複数の凹部８９が形成される例について説明したが、たとえばＣＶＤ法によって、基板２の第２主面４に絶縁性の粒子（たとえばＳｉＯ２粒子やＳｉＮ粒子）を付着させてもよい。基板２の第２主面４に複数の絶縁性の粒子を付着させることによって、当該基板２の第２主面４に複数の絶縁性の粒子によって微細な凹凸構造を形成できる。基板２の第２主面４に付着された絶縁性の粒子を含む微細な凹凸構造によって、基板２の第２主面４に光拡散反射構造６が形成される。
前述の実施形態において、基板２は、半導体基板（シリコン基板）であってもよいし、ガラス（ＳｉＯ２）や樹脂（たとえばエポキシ樹脂）からなる絶縁性基板であってもよい。基板が絶縁性基板からなる場合、側壁絶縁膜および表面絶縁膜を除くことができる。基板２が半導体基板（シリコン基板）からなる場合、前述の絶縁膜１０はシリコン酸化膜である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ チップ部品
２ 基板
３ 基板の第１主面
４ 基板の第２主面
７ 凹部
１０ 絶縁膜
１１ 絶縁膜の第１部分
１２ 絶縁膜の第２部分
１４ 第１パッド電極膜
１５ 第２パッド電極膜
１６ 機能素子
１７ 絶縁層
２０ 第１パッド開口
２１ 第２パッド開口
２２ 第１外部端子
２３ 第２外部端子
３１ 回路モジュール
３２ 配線
３３ 実装基板
５２ ベース基板
５３ 第１主面
５４ 第２主面
５５ 部品形成領域
６３ 溝
Ｒ 抵抗
Ｃ コンデンサ
Ｌ コイル
Ｄ ダイオード

Claims (13)

  1. 第１主面および第２主面を有する基板と、
    前記基板の前記第１主面側に形成された機能素子と、
    前記機能素子と電気的に接続されるように前記基板の前記第１主面上に配置された複数の外部端子とを含み、
    前記基板の前記第２主面には、当該第２主面に照射された光を拡散反射させるための光拡散反射構造が形成されており、
    前記光拡散反射構造は、前記基板の一辺沿いに一方方向に延びる凹部列が、当該一方方向の直交方向に沿って間隔を空けてストラップ状に配列された複数の凹部列を含み、各前記凹部列の内外には、不規則に形成された複数の凸部が存在している構造を含む、チップ部品。
  2. 前記基板の前記第２主面を被覆する絶縁膜をさらに含む、請求項１に記載のチップ部品。
  3. 前記絶縁膜は、前記凹部の内壁を被覆する第１部分と、前記凹部外の前記基板の前記第２主面を被覆する第２部分とを含み、
    前記絶縁膜の前記第１部分は、前記絶縁膜の前記第２部分の厚さよりも小さい厚さを有している、請求項２に記載のチップ部品。
  4. 前記機能素子と電気的に接続されるように前記基板の前記第１主面上に間隔を空けて配置された複数の電極膜と、
    前記基板の前記第１主面を被覆し、かつ前記複数の電極膜を露出させる複数のパッド開口が形成された絶縁層とをさらに含み、
    前記複数の外部端子は、前記複数のパッド開口内にそれぞれ配置されている、請求項１〜３のいずれか一項に記載のチップ部品。
  5. 前記機能素子は、抵抗、コンデンサ、コイルおよびダイオードを含む群から選択される少なくとも一種の素子を含む、請求項１〜４のいずれか一項に記載のチップ部品。
  6. 配線が形成された主面を有する実装基板と、
    前記基板の前記第１主面が前記実装基板の前記主面に対向した状態で前記実装基板に支持され、かつ、前記複数の外部端子が前記配線と電気的および機械的に接続された請求項１〜５のいずれか一項に記載のチップ部品とを含む、回路モジュール。
  7. 第１主面および第２主面を有し、前記第１主面側に機能素子が形成された基板を準備する工程と、
    前記基板の前記第２主面に照射された光を拡散反射させるための光拡散反射構造を形成する工程とを含み、
    前記光拡散反射構造を形成する工程は、レーザ光の照射によって、前記第２主面に、前記基板の一辺沿いに一方方向に延びる凹部列が、当該一方方向の直交方向に沿って間隔を空けてストラップ状に配列された複数の凹部列を形成する工程を含み、
    前記複数の凹部列を形成する際に、前記レーザ光の照射によって溶融した前記基板の材料の一部により、各前記凹部列の内外に不規則に複数の凸部が形成される、チップ部品の製造方法。
  8. 前記光拡散反射構造を形成する準備する工程において、前記機能素子と電気的に接続された複数の外部端子が前記第１主面上に形成された前記基板が準備される、請求項７に記載のチップ部品の製造方法。
  9. 前記光拡散反射構造を形成する工程後、前記基板の前記第１主面上に、前記機能素子と電気的に接続される複数の外部端子を形成する工程をさらに含む、請求項７または８に記載のチップ部品の製造方法。
  10. 前記基板を準備する工程は、
    前記基板の前記第１主面に対応する第３主面、および前記基板の前記第２主面に対応する第４主面を有するベース基板を準備する工程と、
    複数のチップ部品のそれぞれに対応する複数の部品形成領域を前記第３主面に設定し、前記複数の部品形成領域のそれぞれに機能素子を形成する工程と、
    前記複数の部品形成領域のそれぞれの周縁に沿って前記ベース基板を切断することにより、前記ベース基板の一部を前記第１主面および前記第２主面を有する前記基板として切り出す個片化工程とを含む、請求項７〜９のいずれか一項に記載のチップ部品の製造方法。
  11. 前記基板を準備する工程は、前記機能素子を形成する工程の後、前記個片化工程に先立って、前記複数の部品形成領域のそれぞれに、前記機能素子と電気的に接続される複数の外部端子を形成する工程を含む、請求項１０に記載のチップ部品の製造方法。
  12. 前記光拡散反射構造を形成する工程後、前記基板の前記第１主面上に、前記機能素子と電気的に接続される複数の外部端子を形成する工程をさらに含む、請求項１１に記載のチップ部品の製造方法。
  13. 前記個片化工程は、
    前記複数の部品形成領域のそれぞれの周縁に沿って前記ベース基板を前記第３主面から前記第４主面に向かって掘り下げることによって、前記複数の部品形成領域のそれぞれを区画する溝を形成する工程と、
    前記溝に連通するまで前記ベース基板を前記第４主面側から研削し、前記ベース基板の一部を前記第１主面および前記第２主面を有する前記基板として切り出す研削工程とを含み、
    前記光拡散反射構造を形成する工程は、前記研削工程後の前記基板の前記第２主面に対して実行される、請求項１０〜１２のいずれか一項に記載のチップ部品の製造方法。
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Publication number Priority date Publication date Assignee Title
US10431697B2 (en) * 2015-09-25 2019-10-01 Rohm Co., Ltd. Bi-directional Zener diode having a first and second impurity regions groups formed in surface portion of a substrate and a first electrode electrically connected to at least one first impurity regions, and not connected from at least another one
JP7099838B2 (ja) * 2018-03-16 2022-07-12 ローム株式会社 チップ部品およびチップ部品の製造方法
DE202018004354U1 (de) * 2018-09-19 2018-10-15 Heraeus Sensor Technology Gmbh Widerstandsbauelement zur Oberflächenmontage auf einer Leiterplatte und Leiterplatte mit zumindest einem darauf angeordneten Widerstandsbauelement
US20200098698A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Novel wafer level chip scale package (wlcsp), flip-chip chip scale package (fccsp), and fan out shielding concepts
JP7162487B2 (ja) * 2018-10-05 2022-10-28 ローム株式会社 チップ部品およびその製造方法
CN111066030B (zh) * 2019-10-29 2024-03-15 深圳市汇顶科技股份有限公司 屏下指纹识别装置及电子设备
US11088093B1 (en) 2020-05-28 2021-08-10 X-Celeprint Limited Micro-component anti-stiction structures

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3273910B2 (ja) * 1997-10-24 2002-04-15 シャープ株式会社 液晶表示装置の欠陥絵素修正方法
JP2000114129A (ja) * 1998-10-09 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2005197530A (ja) 2004-01-08 2005-07-21 Murata Mfg Co Ltd 積層セラミック電子部品
JP2006120888A (ja) * 2004-10-22 2006-05-11 Seiko Epson Corp 電子部品の製造方法
JP6245811B2 (ja) * 2013-02-19 2017-12-13 ローム株式会社 チップ部品およびその製造方法

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