JP5052630B2 - 表面実装型ダイオードとその製造方法 - Google Patents

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Description

本発明は、表面実装型ダイオードとその製造方法に関する。
近年、表面実装型ダイオードは、回路基板への実装を容易にするために、長方体のパッケージの一端にアノード電極を、また他端にカソード電極を設け、4つの側面のいずれの側面においても実装できるようにした構造となってきている。
しかしこのような構造の表面実装型ダイオードにおいては、アノード電極とカソード電極とが同形状となっており識別が困難で、回路基板上に実装する際にアノード電極とカソード電極との方向を間違えて実装する虞がある。そのため、外観上、アノード電極とカソード電極とを容易に識別できることが望まれている。
その要望に対して特許文献１に開示されるように、外観上、アノード電極とカソード電極の極性を容易に識別できるようにした表面実装型ダイオードが提案されている。
この特許文献１に記載された表面実装型ダイオード１０１は、図８に示すように、長方体のパッケージ１０２の両端にそれぞれ設けたカソード電極１０３とアノード電極１０４のいずれか一方、例えばアノード電極１０４の表面を凹状１０４ａに成形し、更にカソード電極１０３とアノード電極１０４とを異なる厚さに形成している。
特開２００６−２７９０６９号
しかし、特許文献１に記載の表面実装型ダイオードでは、凹状１０４ａを有するアノード電極１０４をプレス加工により成形しているが、近年、表面実装型ダイオードが小型化されてきている。そのため、凹状１０４ａをプレス加工により成形することが困難である。
また、表面実装型ダイオード１０１の回路基板への実装は、電極側面を回路基板に半田接合することにより行っているが、カソード電極１０３とアノード電極１０４の厚みが異なることにより、カソード電極１０３とアノード電極１０４に対する半田層の面積が異なる。そのため、電極の厚みの薄い方が回路基板から浮き上がってしまう、いわゆるチップ立ちが発生し、接続不良が発生する虞がある。
本発明では、チップ立ちを発生させることなく、外観から極性の識別が容易な表面実装型ダイオードとその製造方法を提供する。
上記目的を達成するために、本発明の表面実装型ダイオードは、相対向する第１及び第２主面を有するダイオードチップと、前記第１主面表面に設けられた内部電極部と前記内部電極部表面に設けられた外部電極部とを有するカソード電極と、前記第２主面表面に設けられた内部電極部と前記内部電極部表面に設けられ、且つ前記カソード電極の外部電極部と同じの厚みの外部電極部とを有するアノード電極と、前記カソード電極及び前記アノード電極のいずれか一方の前記内部電極部の外周面及び前記ダイオードチップの外周面を被覆する第１被覆部材と、前記カソード電極及び前記アノード電極のうちの他方の前記内部電極部の外周面を被覆し、前記第１被覆部材と異なる色を有する第２被覆部材とを備えることを特徴としている。
さらに、本発明の表面実装型ダイオードの製造方法は、相対向する第１及び第２主面を有するウェハの前記第１主面表面に互いに間隔を置いてカソード電極及びアノード電極のいずれか一方の内部電極部を複数形成する第１内部電極形成工程と、隣接する前記内部電極部間の前記ウェハ部分に溝をそれぞれ形成する溝形成工程と、隣接する前記内部電極部間及び前記溝内に第１被覆部材を形成する第１被覆部材形成工程と、前記ウェハの前記第２主面側の部分を除去して個々のダイオードチップに分割するウェハ分割工程と、前記ダイオードチップの前記第２主面表面及び前記第１被覆部材表面に、前記第２主面表面の一部を露出させる孔を有し、且つ前記第１被覆部材と異なる色の第２被覆部材を形成する第２被覆部材形成工程と、前記第２被覆部材の孔内に、前記カソード電極及び前記アノード電極のうちの他方の内部電極部をそれぞれ形成する第２内部電極形成工程と、前記カソード電極及び前記アノード電極のうちの他方の前記内部電極部表面に外部電極部をそれぞれ形成する第２外部電極形成工程と、前記カソード電極及び前記アノード電極の一方の前記内部電極部上に、前記カソード電極及び前記アノード電極の他方の前記外部電極部と同じ厚みを有する外部電極部をそれぞれ形成する第１外部電極形成工程と、隣接する前記ダイオードチップ間の前記第１及び第２被覆部材を切断して個々の表面実装型ダイオードに個片化する個片化工程とを含むことを特徴としている。
本発明では、チップ立ちを発生させることなく、外観から極性の識別が容易な表面実装型ダイオードとその製造方法を提供する。
本発明の実施形態に係る表面実装型ダイオードの斜視図。 図１のＡ−Ａ線に沿う表面実装型ダイオードの断面図。 本発明の実施形態に係る表面実装型ダイオードの製造方法を示す工程断面図。 本発明の実施形態に係る表面実装型ダイオードの製造方法を示す工程断面図。 本発明の実施形態に係る表面実装型ダイオードの製造方法を示す工程断面図。 本発明の実施形態に係る表面実装型ダイオードの製造方法を示す工程断面図。 本発明の他の実施形態に係る表面実装型ダイオードの製造方法を示す工程断面図。 従来の表面実装型ダイオードの概略構成を示す模式図。
以下、本発明の実施形態に係る表面実装型ダイオード及びその製造方法を、図面を参照して詳細に説明する。まず、本発明の実施形態に係る表面実装型ダイオードについて、図１及び図２を参照して説明する。
本実施形態における表面実装型ダイオード１は、図１及び図２に示すように、ダイオードチップ２、カソード電極３、アノード電極４、第１被覆部材５、第２被覆部材６とで構成され、略直方体の外観構造を有している。
ダイオードチップ２は、相対向する第１主面Ａ１及び第２主面Ａ２を有している。この実施形態では、第１主面Ａ１側に、例えばＮ型層が形成され、第２主面Ａ２側に、例えばＰ型層が形成され、そのＮ型層とＰ型層との間にはＰＮ接合が形成されたＰＮ接合型ダイオードとなっている。
カソード電極３は、金属、例えば銅（Ｃｕ）で構成され、内部電極３ａと外部電極３ｂとを有する。内部電極部３ａは、ダイオードチップ２の第１主面Ａ１の表面にシード層Ｓ１を介して形成されている。外部電極部３ｂは、内部電極部３ａより大きな寸法で、且つ長方体構造に有し、内部電極部３ａの表面に形成されている。
また、アノード電極４も、カソード電極３と同様に銅（Ｃｕ）で構成され、内部電極部４ａと外部電極部４ｂとを有する。内部電極部４ａは、ダイオードチップ２の第２主面Ａ２の表面に第２シード層Ｓ２を介して形成されている。この内部電極部４ａは、第２シード層Ｓ２を形成しやすくするために、第２主面Ａ２側の幅より外部電極部４ｂ側の幅が大きいテーパー形状に形成されている。また、外部電極部４ｂは、内部電極部４ａより大きな寸法で、且つ長方体構造を有し、内部電極部４ａの表面に形成されている。外部電極部４ｂは、カソード電極３の外部電極部３ｂとほぼ同じ形状及び厚みに形成されている。
第１被覆部材５は、ダイオードチップ２の外周面及びカソード電極３の内部電極３ａの外周面を覆うように設けられている。この第１被覆部材５は、熱硬化性樹脂からなり、本実施形態では、例えば黒色のエポキシ樹脂からなるが、これに限定されない。
第２被覆部材６は、アノード電極４側において露出されたダイオードチップ２の第２主面Ａ２部分及び第１被覆部材５の部分に接して、且つ内部電極部４ａの外周面を覆うように設けられている。この第２被覆部材６は、第１被覆部材５と異なる色の感光性レジストからなり、本実施形態では、例えば白色の現像型ソルダレジストからなるが、第１被覆部材５と異なる色であれば白色に限定されない。
なお、カソード電極３及びアノード電極４の外部電極部３ｂ、４ｂの外周面には、それぞれを覆うようにしてめっき膜７が成膜されている。このめっき膜７は、電極の酸化を防止し、回路基板への実装時の半田濡れ性を向上させるためのものであり、例えばニッケル（Ｎｉ）、錫（Ｓｎ）等からなる。
次に、上記構造の表面実装型ダイオード１の製造方法について、図３乃至図６を用いて説明する。表面実装型ダイオード１の製造方法としては、第１内部電極形成工程、溝形成工程、第１被覆部材形成工程、ウェハ分割工程、第２被覆部材形成工程、第２電極形成工程、第１外部電極形成工程、そして個片化工程からなる。
第１内部電極形成工程としては、まず図３（ａ）に示すように、相対向する第１及び第２主面Ａ１、Ａ２を有し、第１主面Ａ１側にＮ型層が形成され、第２主面側にＰ型層が形成され、その両層間にＰＮ接合を有するウェハＷを用意する。次に、このウェハＷの第１主面Ａ１の表面全面に第１シード層Ｓ１を、例えば周知のスパッタ法、蒸着法、無電解めっき法等により成膜する。この第１シード層Ｓ１は、例えばカソード電極３の内部電極３ａの材質に合わせて任意に選定することが可能で、本実施形態では銅（Ｃｕ）からなる。
次に、その第１シード層Ｓ１の表面全面に第１レジストＲ１を形成し、更にその第１レジストＲ１上に所定パターンを有する第１マスクＭ１を設ける。この第１レジストＲ１としては、例えばフィルム状のＤＦＲ（ドライフィルムレジスト：Ｄｒｙ Ｆｉｒｍ Ｒｅｓｉｓｔ）や液状のレジスト等が使用され、本実施形態ではＤＦＲを使用している。
しかる後、図３（ｂ）に示すように、第１マスクＭ１をマスクとして周知のフォトリソグラフィー法により、第１レジストＲ１を露光・現像して、第１レジストＲ１にカソード電極３の内部電極部３ａを形成するための複数の第１孔Ｈ１を、所定間隔を置いて形成し、第1シード層Ｓ１の表面部分をそれぞれ露出させる。
その後、第１レジストＲ１の第１孔Ｈ１内に、周知の電解銅めっき法により銅を充填した後、周知の化学的・機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化処理を行い、第１孔Ｈ１内に第１レジストＲ１と同一平面を有するカソード電極３の内部電極部３ａをそれぞれ形成する。
そして、図３（ｃ）に示すように、第１レジストＲ１を剥離した後、内部電極部３ａをマスクとして、例えば周知のウェットエッチング法により隣接する内部電極部３ａ間の第１シード層Ｓ１の部分を取り除く。この工程により、隣接するカソード電極３の内部電極部３ａがそれぞれ電気的に分離される。なお、本実施形態では、第１シード層Ｓ１の除去をウェットエッチング法により行っているが、これに限定されるものではなく、ドライエッチング法でもよい。
溝形成工程としては、図３（ｄ）に示すように、隣接する内部電極部３ａ間のウェハＷ部分を、例えばブレード等で所定深さにまで、それぞれ切削して溝Ｇを形成する。なお、溝Ｇは、ＰＮ接合を越え、ウェハＷの第２主面Ａ２に達しない深さであればよく、本実施形態では、約６２５μｍのウェハＷの厚さに対して約２５０μｍの深さに形成している。
第１被覆部材形成工程としては、軟化させた黒色のエポキシ樹脂を溝Ｇ内及び隣接する内部電極部３ａ間の空隙内に充填させて、内部電極部３ａ及びダイオードチップ２の外周面を第１被覆部材５で樹脂封止した後、図４（ｅ）に示すように、第１被覆部材５を、周知のＣＭＰ法により平坦化処理を行い、内部電極部３ａの表面と同一平面にして内部電極部３ａを第１被覆部材５から露出させる。
ウェハ分割工程としては、図４（ｆ）に示すように、ウェハＷの第２主面Ａ２側を、例えばグラインダ等で機械的研削を行い、個々のダイオードチップ２に分割すると共に所望の厚みに調整する。このウェハＷの研削は、溝Ｇに充填された第１被覆部材５が露出する程度に薄くする必要がある。例えば本実施形態では、溝Ｇが２５０μｍの厚みであるため、ダイオードチップ２の厚みが２００μｍになるまで研削する。これによりウェハＷは個々のダイオードチップ２に分割される。
第２被覆部材形成工程としては、まず図４（ｇ）に示すように、ウェハＷの第２主面Ａ２を上向きにし、ダイオードチップ２の第２主面Ａ２及び第１被覆部材５の表面に第２被覆部材６、例えば白色の現像型ソルダレジストを形成し、この第２被覆部材６の表面上に所定パターンを有する第２マスクＭ２を設ける。
しかる後、図４（ｈ）に示すように、第２マスクＭ２をマスクにして周知のフォトリソグラフィー法により第２被覆部材６を露光・現像して、第２被覆部材６にアノード電極４の内部電極部４ａを形成するための第２孔Ｈ２を形成し、ダイオードチップ２の第２主面Ａ２の一部をそれぞれ露出させる。第２孔Ｈ２は、内部電極部４ａとの密着性を向上させるために、ダイオードチップ２側の底部が狭く、上方の開口端側が広いテーパー状に形成される。このテーパー形状の第２孔Ｈ２は、第２被覆部材６に入射する光レーザの強度を第２主面Ａ２側に進むにしたがい弱くなるように調整することで形成される。
次に、第２電極形成工程として、まず第２孔Ｈ２内に露出されたダイオードチップ２の第２主面Ａ２の表面部分及び第２被覆部材６の表面に、第２シード層Ｓ２を、例えば周知のスパッタ法、蒸着法、無電解めっき法等により成膜する。この第２シード層Ｓ２は、例えばアノード電極４の内部電極部４ａの材質に合わせて任意に選定することが可能であり、本実施形態では銅（Ｃｕ）からなる。
次に、図５（ｉ）に示すように、第２シード層Ｓ２上に第２レジストＲ２を設け、その第２レジストＲ２上に所定パターンを有する第３マスクＭ３を設ける。この第２レジストＲ２は、第２被覆部材６とは異なる材質のレジストでなければならない。これは、第２レジストＲ２を剥離する際に、第２被覆部材６が同時に剥離しないようにするためである。
次に、図５（ｊ）に示すように、第３マスクＭ３をマスクにして周知のフォトリソグラフィー法により第２レジストＲ２を露光・現像して、第２レジストＲ２にアノード電極４の外部電極部４ｂを形成するための第３孔Ｈ３を形成する。この第３孔Ｈ３の形成時に、第２孔Ｈ２内の第２レジストＲ２が除去され、アノード電極４の内部電極部４ａを形成するための第２孔Ｈ２と外部電極部４ｂを形成するための第３孔Ｈ３とは、連通する。
しかる後、第２孔Ｈ２及び第３孔Ｈ３内に、周知の電解銅めっき法により銅を充填した後、周知のＣＭＰ法により平坦化処理行い、第３孔Ｈ３内の銅表面を第２レジストＲ２と同一平面に形成する。これにより、第２孔Ｈ２内にアノード電極４の内部電極部４ａが、また第３孔Ｈ３内にアノード電極４の外部電極部４ｂが同時に形成される。
そして、図５（ｋ）に示すように、第２レジストＲ２を剥離した後、アノード電極４の外部電極部４ｂをマスクにして隣接する外部電極部４ａ間の第２シード層Ｓ２をウェットエッチング法により取り除き、隣接するダイオードチップ２のアノード電極４をそれぞれ電気的に分離する。この工程により、ダイオードチップ２の第２主面にアノード電極４がそれぞれ形成されたことになる。なお、第２シード層Ｓ２のエッチングは、第１シード層Ｓ１と同様に、ウェットエッチング法に限定されるものではなく、ドライエッチング法でもよい。
第１外部電極形成工程は、まず図５（ｌ）に示すように、カソード電極４の内部電極部３ａ側を上向き（ダイオードチップ２の第１主面Ａ１を上向き）にして、第１被覆部材５及びカソード電極３の内部電極部３ａ上に、第３レジストＲ３を設け、その第３レジストＲ３上に所定パターンを有する第４マスクＭ４を設ける。
次に、図６（ｍ）に示すように、第４マスクＭ４をマスクにして周知のフォトリソグラフィー法により第３レジストＲ３を露光・現像して、第３レジストＲ３にカソード電極３の外部電極部３ｂを形成するための第４孔Ｈ４を形成し、カソード電極３の内部電極部３ａの表面をそれぞれ露出させる。
しかる後、第４孔Ｈ４内に、周知の電解銅めっき法により銅を充填した後、周知のＣＭＰ法により平坦化処理行い、第４孔Ｈ４内の銅表面を第３レジストＲ３と同一平面に形成する。これにより、カソード電極３の内部電極部３ａ表面に外部電極部３ｂがそれぞれ形成される。
そして、図６（ｎ）に示すように、第３レジストＲ３を剥離することで、内部電極部３ａと外部電極部３ｂを有するカソード電極３が形成されたことになる。
個片化工程は、図６（ｏ）に示すように、隣接するカソード及びアノード電極３、４間の第１被覆部材５及び第２被覆部材６を、例えばブレードＢで個々に切断分離することにより、図１及び図２に示す表面実装型ダイオード１が製造されたことになる。なお、ブレードＢは、隣接するカソード及びアノード電極３、４の外部電極部３ｂ、４ｂ間の幅と同一幅であると外部電極部に傷をつけるため、外部電極部間の幅より狭い幅のものを使用する。
電極めっき工程は、図２に示すように、個片化した表面実装型ダイオード１のカソード及びアノード電極３、４の外部電極部３ｂ、４ｂの表面に、例えば、周知のバレルめっき法によりめっき膜７をそれぞれ形成する。
なお、めっき膜７は、本実施形態では表面実装型ダイオード１を個片化した後に、めっき膜を形成しているが、個片化工程を行う前にめっき膜を形成することも可能である。また、切断分離時に生ずる第１及び第２被覆部材５、６の側面とカソード及びアノード電極３、４の外部電極部３ｂ、４ｂの側面との段差により、回路基板への実装において半田付不良の心配がある場合には、めっき膜７の厚さで調整することにより、面一にすることや、あるいは外部電極部３ｂ、４ｂの側面が第１及び第２被覆部材５、６の側面に対してわずかに外側に位置するように形成することも可能である。
上記第１実施形態の表面実装型ダイオードによれば、アノード電極４の内部電極部４ａが、カソード電極３の内部電極部３ａを被覆する黒色の第１被覆部材５と異なる白色の第２被覆部材６で被覆されている。そのため、外観上、白色側がアノード電極４、黒色側がカソード電極３として容易に極性の識別ができる。また、カソード電極３の外部電極部３ｂとアノード電極４の外部電極部４ｂとが、同じ厚みに形成されている。そのため、回路基板への実装において、カソード電極３及びアノード電極４に対する半田層が同面積となり、チップ立ちを防止することができる。
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々、変更して実施できることは勿論である。
例えば、上記実施形態では、アノード電極４の内部電極部４ａと外部電極部４ｂとを同一工程で形成したが、別工程で形成してもよい。すなわち、上記実施形態の図４（ｈ）の第２シート層Ｓ２を形成する工程後、図７（ａ）に示すように、第２孔Ｈ２内に銅を充填し、平坦化処理して内部電極部４ａを形成する。次に、図７（ｂ）に示すように、内部電極部４ａ及び第２被覆部材６の第２シード層Ｓ２上に第２レジストＲ２を設け、その第２レジストＲ２上に所定パターンを有する第３マスクＭ３を設ける。
次に、図７（ｃ）に示すように、第３マスクＭ３をマスクにして周知のフォトリソグラフィー法により第２レジストＲ２を露光・現像して、第２レジストＲ２にアノード電極４の外部電極部４ｂを形成するための第３孔Ｈ３を形成し、アノード電極４の内部電極部４ａ及びその近傍の第２被覆部材６部分を露出させる。
しかる後、第３孔Ｈ３内に、周知の電解銅めっき法により銅を充填した後、周知のＣＭＰ法により平坦化処理行い、第３孔Ｈ３内の銅表面を第２レジストＲ２と同一平面に形成する。これにより、内部電極部４ａの表面にアノード電極４の外部電極部４ｂが形成される。次に、上記実施形態の図５（ｋ）以降の工程を行う。
また、本発明は、上記実施形態のＰＮ接合型ダイオードに限定されるものではなく、ＰＩＮ型、ショットキー接合型、ツェナー型等のダイオードについても適用可能である。
１，１０１…表面実装型ダイオード
２…ダイオードチップ
３，１０３…カソード電極
３ａ…カソード電極の内部電極部
３ｂ…カソード電極の外部電極部
４，１０４…アノード電極
４ａ…アノード電極の内部電極部
４ｂ…アノード電極の外部電極部
１０４ａ…凹状
５…第１被覆部材
６…第２被覆部材
７…めっき膜
１０２…パッケージ
Ｗ…ウェハ
Ａ１…第１主面
Ａ２…第２主面
Ｓ１…第１シード層
Ｓ２…第２シード層
Ｒ１…第１レジスト
Ｒ２…第２レジスト
Ｒ３…第３レジスト
Ｍ１…第１マスク
Ｍ２…第２マスク
Ｍ３…第３マスク
Ｍ４…第４マスク
Ｈ１…第１孔
Ｈ２…第２孔
Ｈ３…第３孔
Ｈ４…第４孔
Ｇ…溝
Ｂ…ブレード

Claims (7)

  1. 相対向する第１及び第２主面を有するダイオードチップと、
    前記第１主面表面に設けられた内部電極部と前記内部電極部表面に設けられた外部電極部とを有するカソード電極と、
    前記第２主面表面に設けられた内部電極部と当該内部電極部表面に設けられ、且つ前記カソード電極の外部電極部と同じの厚みの外部電極部とを有するアノード電極と、
    前記カソード電極及び前記アノード電極のいずれか一方の前記内部電極部の外周面及び前記ダイオードチップの外周面を被覆し、前記ダイオードチップの第１主面表面及び第２主面表面のいずれか一方の主面表面と面一となるように形成されている第１被覆部材と、
    面一となるように形成されている前記第１被覆部材と接するように設けられ、前記カソード電極及び前記アノード電極のうちの他方の前記内部電極部の外周面を被覆し、前記第１被覆部材と異なる色を有する第２被覆部材と、
    を備えることを特徴とする表面実装型ダイオード。
  2. 前記第２被覆部材は、前記ダイオードチップの第１主面表面及び第２主面表面のいずれか一方の主面表面からの厚みと、前記第１被覆部材と接している領域からの厚みとがほぼ同じ厚みとなるように形成されていることを特徴とする請求項１に記載の表面実装型ダイオード。
  3. 前記カソード電極及び前記アノード電極のうちの他方の前記内部電極部は、前記ダイオードチップ側の幅が前記外部電極部側の幅よりも狭いテーパー形状を有することを特徴とする請求項１または請求項２に記載の表面実装型ダイオード。
  4. 前記第１被覆部材が、黒色の熱硬化性樹脂からなり、前記第２被覆部材が、白色レジストからなることを特徴とする請求項１乃至請求項３のいずれかに記載の表面実装型ダイオード。
  5. 相対向する第１及び第２主面を有するウェハの前記第１主面表面に互いに間隔を置いてカソード電極及びアノード電極の一方の内部電極部を複数形成する第１内部電極形成工程と、
    隣接する前記内部電極部間の前記ウェハ部分に溝をそれぞれ形成する溝形成工程と、
    隣接する前記内部電極部間及び前記溝内に第１被覆部材を形成する第１被覆部材形成工程と、
    前記ウェハの前記第２主面側の部分を除去して個々のダイオードチップに分割するウェハ分割工程と、
    前記ダイオードチップの前記第２主面表面及び前記第１被覆部材表面に、前記第２主面の一部を露出させる孔を有し、且つ前記第１被覆部材と異なる色の第２被覆部材を形成する第２被覆部材形成工程と、
    前記第２被覆部材の孔内に前記カソード電極及び前記アノード電極のうちの他方の内部電極部をそれぞれ形成する第２内部電極部形成工程と、
    前記カソード電極及び前記アノード電極のうちの他方の内部電極部の表面に外部電極部をそれぞれ形成する第２外部電極形成工程と、
    前記カソード電極及び前記アノード電極の一方の前記内部電極上に、前記カソード電極及び前記アノード電極のうちの他方の前記外部電極部と同じ厚みを有する外部電極部をそれぞれ形成する第１外部電極形成工程と、
    隣接する前記ダイオードチップ間の前記第１及び第２被覆部材を切断して個々の表面実装型ダイオードに個片化する個片化工程と、
    を含むことを特徴とする表面実装型ダイオードの製造方法。
  6. 前記第２内部電極形成工程と前記第２外部電極形成工程とが同一工程により行われることを特徴とする請求項５に記載の表面実装型ダイオードの製造方法。
  7. 前記カソード電極及び前記アノード電極のうちの他方の前記内部電極部は、前記ダイオードチップ側の幅が前記外部電極部側の幅よりも狭いテーパー形状に形成することを特徴とする請求項５または請求項６に記載の表面実装型ダイオードの製造方法。
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