CN102142464A - 表面安装型二极管及其制造方法 - Google Patents

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Abstract

本发明涉及表面安装型二极管及其制造方法。二极管具备：具有相对置的第一及第二主面；负极，具有设在上述第一主面的表面上的第一内部电极部和设在上述第一内部电极部的表面上的第一外部电极部；正极，具备第二内部电极部和第二外部电极部，该第二内部电极部设在上述第二主面的表面，该第二外部电极部设在该第二内部电极部的表面且具有与上述负极的第一外部电极部相同的厚度；第一被覆部件，对上述第一内部电极部及上述第二内部电极部的任一方的内部电极部的外周面及上述二极管芯片的外周面进行覆盖；及第二被覆部件，对上述第一内部电极部及上述第二内部电极部中的另一方的上述内部电极部的外周面进行覆盖，具有与上述第一被覆部件不同的颜色。

Description

表面安装型二极管及其制造方法
技术领域
本实施例涉及表面安装型二极管及其制造方法。
背景技术
近年来，为了容易安装到电路板上，表面安装型二极管的结构如下：在长方体封装的一端设置正极，并在另一端设置负极，从而构成为能够在4个侧面中的任一侧面进行安装。
但是，在这种结构的表面安装型二极管中，正极和负极形成为相同形状，因此很难予以识别，在安装到电路板上时，有可能把正极和负极的方向错误地进行安装。
因此，希望在外观上容易识别正极和负极。
针对该需求，如在现有技术中所公开的那样，提出了一种在外观上容易识别正极和负极的极性的表面安装型二极管。
在现有例中所记载的表面安装型二极管101示于图8。
在分别设在长方体封装102的两端的负极103和正极104的任一方上，例如将正极104的表面成形为凹状104A，并将负极103和正极104形成为不同的厚度。
发明内容
在本实施例中，提供一种在不产生芯片翘起的情况下、从外观上容易识别极性的表面安装型二极管及其制造方法。
为了实现上述目的，本发明的表面安装型二极管，其特征在于，具备：二极管芯片，具有相对置的第一及第二主面；负极，具有设在上述第一主面的表面上的第一内部电极部和设在上述第一内部电极部的表面上的第一外部电极部；正极，具备第二内部电极部和第二外部电极部，该第二内部电极部设在上述第二主面的表面，该第二外部电极部设在该第二内部电极部的表面、且具有与上述负极的第一外部电极部相同的厚度；第一被覆部件，对上述第一内部电极部及上述第二内部电极部的任一方的内部电极部的外周面及上述二极管芯片的外周面进行覆盖；及第二被覆部件，对上述第一内部电极部及上述第二内部电极部中的另一方的上述内部电极部的外周面进行覆盖，并具有与上述第一被覆部件不同的颜色。
此外，本发明的表面安装型二极管的制造方法，其特征在于，包括：第一内部电极形成工序，在具有相对置的第一及第二主面的晶片的上述第一主面的表面，相互隔着间隔形成负极及正极中一方的多个第一内部电极部；槽形成工序，在相邻的上述内部电极部之间的上述晶片部分各形成槽；第一被覆部件形成工序，在相邻的上述第一内部电极部之间及上述槽内形成第一被覆部件，晶片分离工序，除去上述晶片的上述第二主面侧的部分来分离各个二极管芯片；第二被覆部件形成工序，在上述二极管芯片的上述第二主面的表面及上述第一被覆部件的表面形成第二被覆部件，该第二被覆部件具有使上述第二主面的一部分露出的孔、并且具有与上述第一被覆部件不同的颜色；第二内部电极部形成工序，在上述第二被覆部件的孔内各形成上述负极及上述正极中的另一方的第二内部电极部；第二外部电极形成工序，在上述第二内部电极部的表面各形成第二外部电极部；第一外部电极形成工序，在上述第一内部电极上各形成具有与上述第二外部电极部相同的厚度的第一外部电极部；及单片化工序，切断相邻的上述二极管芯片之间的上述第一及第二被覆部件，来单片化为各个表面安装型二极管。
附图说明
图1是本发明的实施方式的表面安装型二极管的立体图。
图2是沿着图1的A-A线的表面安装型二极管的截面图。
图3是示出本发明的实施方式的表面安装型二极管的制造方法的工序截面图。
图4是示出本发明的实施方式的表面安装型二极管的制造方法的工序截面图。
图5是示出本发明的实施方式的表面安装型二极管的制造方法的工序截面图。
图6是示出本发明的实施方式的表面安装型二极管的制造方法的工序截面图。
图7是示出本发明的其他实施方式的表面安装型二极管的制造方法的工序截面图。
图8是示出现有技术的表面安装型二极管的概略结构的示意图。
具体实施方式
下面，参照附图，对本发明的实施方式的表面安装型二极管及其制造方法进行详细说明。
首先，参照图1及图2，对本发明的实施方式的表面安装型二极管进行说明。
如图1及图2所示，本实施方式的表面安装型二极管1具备二极管芯片2、负极3、正极4、第一被覆部件5、第二被覆部件6，具有大致正方体的外观结构。
二极管芯片2具有相对置的第一主面A1及第二主面A2。
在该实施方式中，作成如下的PN结型二极管：在第一主面A1侧形成例如N型层，在第二主面A2侧例如形成P型层，在该N型层和P型层之间形成了PN结。
负极3由金属例如铜(Cu)构成，具有内部电极3a和外部电极3b。内部电极部3a隔着种子层S1形成在二极管芯片2的第一主面A1的表面上。外部电极部3b具有比内部电极部3a大的尺寸、且为长方体结构，形成在内部电极部3a的表面上。
此外，正极4也与负极3同样由铜(Cu)构成，具有内部电极部4a和外部电极部4b。内部电极部4a隔着第二种子层S2，形成在二极管芯片2的第二主面A2的表面上。该内部电极部4a为了容易形成第二种子层S2，形成为外部电极部4b侧的宽度比第二主面A2侧的宽度大的锥形。此外，外部电极部4b具有比内部电极部4a大的尺寸、且为长方体结构，形成在内部电极部4a的表面上。外部电极部4b形成为与负极3的外部电极部3b大致相同的形状及厚度。
第一被覆部件5被设置成覆盖二极管芯片2的外周面及负极3的内部电极3a的外周面。该第一被覆部件5由热固化性树脂构成，在本实施方式中，例如由黑色的环氧树脂构成，但是不限定于此。
第二被覆部件6设置成，与在正极4侧露出的二极管芯片2的第二主面A2部分及第一被覆部件5的部分相接，并且覆盖内部电极部4a的外周面。该第二被覆部件6由与第一被覆部件5不同的颜色的感光性抗蚀剂构成，在本实施方式中，例如由白色的剂构成，但是只要颜色与第一被覆部件5不同即可，不限定于白色。
此外，在负极3及正极4的外部电极部3b、4b的外周面，分别覆盖它们以形成镀膜7。该镀膜7用于防止电极的氧化，提高安装到电路板上时的焊料渗透性，由例如镍(Ni)，锡(Sn)等构成。
接着，使用图3～图6，对上述结构的表面安装型二极管1的制造方法进行说明。作为表面安装型二极管1的制造方法，包括：第一内部电极形成工序，槽形成工序，第一被覆部件形成工序，晶片分割工序，第二被覆部件形成工序，第二电极形成工序，第一外部电极形成工序，及单片化工序。
首先，如图3(a)所示，作为第一内部电极形成工序，准备如下的晶片W：具有相对置的第一及第二主面A1、A2，在第一主面A1侧形成N型层，在第二主面侧形成P型层，在该两层之间具有PN结。接着，在该晶片W的第一主面A1的整个表面上，通过例如公知的溅射法、蒸渡法、无电解镀金法等成膜第一种子层S1。该第一种子层S1能够根据例如负极3的内部电极3a的材质来任意地选择，在本实施方式中，由铜(Cu)构成。
接着，在该第一种子层S1的整个表面上形成第一抗蚀剂R1，且在该第一抗蚀剂R1上设置具有规定图案的第一掩模M1。作为该第一抗蚀剂R1，例如使用薄膜状的DFR(干膜抗蚀剂：Dry Film Resist)或液状的抗蚀剂等，在本实施方式中，使用DFR。
之后，如图3(b)所示，以第一掩模M1作为掩模，通过公知的光刻法，对第一抗蚀剂R1进行曝光和显影，来在第一抗蚀剂R1上以规定间隔形成多个第一孔H1，从而分别露出第一种子层S1的表面部分，其中，上述多个第一孔H1用于形成负极3的内部电极部3a，。
之后，在第一抗蚀剂R1的第一孔H1内，通过公知的电解镀铜法填充铜之后，通过公知的化学机械研磨(CMP：ChemicAl Mechanical Polishing)法进行平坦化处理，并分别在第一孔H1内形成具有与第一抗蚀剂R1相同的平面的负极3的内部电极部3a。
此外，如图3(c)所示，在剥离了第一抗蚀剂R1之后，将内部电极部3a作为掩模，例如，通过公知的湿蚀刻法，除去相邻的内部电极部3a之间的第一种子层S1的部分。通过该工序，相邻的负极3的内部电极部3a分别电分离。此外，在本实施方式中，通过湿蚀刻法除去了第一种子层S1，但是不限定于此，也可以利用干蚀刻法除去第一种子层S1。
作为槽形成工序，如图3(d)所示，例如利用刀具等，将相邻的内部电极部3a之间的晶片W部分分别切削到规定深度，来形成槽G。此外，槽G只要跨过PN结而不到达晶片W的第二主面A2的深度就可以，在本实施方式中，针对厚度约为625μm的晶片W，形成为大约250μm的深度。
作为第一被覆部件形成工序，将软化的黑色环氧树脂填充到槽G内及相邻的内部电极部3a之间的空隙内，从而将内部电极部3a及二极管芯片2的外周面用第一被覆部件5进行树脂密封之后，如图4(e)所示，利用公知的CMP法，对第一被覆部件5进行平坦化处理，来作成与内部电极部3a的表面相同的平面，从而从第一被覆部件5露出内部电极部3a。
作为晶片分割工序，如图4(f)所示，例如通过磨床等，对晶片W的第二主面A2侧进行机械性磨削，从而分割为各个二极管芯片2、并调整为所希望的厚度。该晶片W需要磨薄到作成使填充到槽G中的第一被覆部件5露出的程度。例如，在本实施方式中，由于槽G为250μm的厚度，所以将二极管芯片2的厚度磨削到200μm。由此，晶片W被分割为各个二极管芯片2。
作为第二被覆部件形成工序，首先，如图4(g)所示，使晶片W的第二主面A2朝上，在二极管芯片2的第二主面A2及第一被覆部件5的表面形成第二被覆部件6，例如白色的显影型焊料抗蚀剂，并在该第二被覆部件6的表面上设置具有规定图案的第二掩模M2。
之后，如图4(h)所示，以第二掩模M2作为掩模，通过公知的光刻法，对第二被覆部件6进行曝光和显影，来在第二被覆部件6上形成第二孔H2，从而分别露出二极管芯片2的第二主面A2的一部分，其中，该第二孔H2用于形成正极4的内部电极部4a。第二孔H2为了提高与内部电极部4a的紧贴性，形成为二极管芯片2侧的底部狭窄、上方的开口端侧较宽的锥状。通过将入射到第二被覆部件6的激光的强度调整为随着靠近第二主面A2侧而减弱，来形成该锥形的第二孔H2。
接着，作为第二电极形成工序，首先，在露出于第二孔H2内的二极管芯片2的第二主面A2的表面部分及第二被覆部件6的表面，例如通过公知的溅射法、蒸渡法、无电解镀金等，成膜第二种子层S2。该第二种子层S2能够根据例如正极4的内部电极部4a的材质来任意地选择，在本实施方式中，由铜(Cu)构成。
接着，如图5(i)所示，在第二种子层S2上设置第二抗蚀剂R2，在该第二抗蚀剂R2上设置具有规图案的第三掩模M3。该第二抗蚀剂R2必须是与第二被覆部件6不同的材质的抗蚀剂。这是为了在剥离第二抗蚀剂R2时，不会使得第二被覆部件6同时剥离。
接着，如图5(j)所示，以第三掩模M3作为掩模，通过公知的光刻法，对第二抗蚀剂R2进行曝光和显影，来在第二抗蚀剂R2上形成第三孔H3，该第三孔H3用于形成正极4的外部电极部4b。在形成该第三孔H3时，除去第二孔H2内的第二抗蚀剂R2，用于形成正极4的内部电极部4a的第二孔H2和用于形成外部电极部4b的第三孔H3连通。
之后，在通过公知的电解镀铜法向第二孔H2及第三孔H3内填充铜之后，通过公知的CMP法进行平坦化处理，将第三孔H3内的铜表面形成为与第二抗蚀剂R2相同的平面。由此，同时地在第二孔H2内形成正极4的内部电极部4a，并在第三孔H3内形成正极4的外部电极部4b。
此外，如图5(k)所示，在剥离了第二抗蚀剂R2之后，以正极4的外部电极部4b作为掩模，通过湿蚀刻法除去相邻的外部电极部4A之间的第二种子层S2，使相邻的二极管芯片2的正极4分别电分离。通过该工序，在二极管芯片2的第二主面各形成正极4。此外，第二种子层S2的蚀刻与第一种子层S1同样，不限定于湿蚀刻法，也可以是干蚀刻法。
第一外部电极形成工序，首先，如图5(1)所示，使负极4的内部电极部3a侧朝上(使二极管芯片2的第一主面A1朝上)，在第一被覆部件5及负极3的内部电极部3a上设置第三抗蚀剂R3，在该第三抗蚀剂R3上设置具有规定图案的第4掩模M4。
接着，如图6(m)所示，以第4掩模M4作为掩模，通过公知的光刻法对第三抗蚀剂R3进行曝光和显影，在第三抗蚀剂R3上形成第4孔H4，该第4孔H4用于形成负极3的外部电极部3b，由此分别使负极3的内部电极部3a的表面露出。
之后，通过公知的电解镀铜法，向第4孔H4内填充了铜之后，通过公知的CMP法进行平坦化处理，将第4孔H4内的铜表面形成为与第三抗蚀剂R3为同一平面。由此，在负极3的内部电极部3a表面各形成外部电极部3b。
此外。如图6(n)所示，通过剥离第三抗蚀剂R3，形成具有内部电极部3a和外部电极部3b的负极3。
如图6(o)所示，单片化工序例如利用刀具B，分别切断分离相邻的负极及正极3、4之间的第一被覆部件5及第二被覆部件6，由此制造图1及图2所示的表面安装型二极管1。此外，由于当刀具B的宽度与相邻的负极及正极3、4的外部电极部3b、4b之间的宽度相同时，刀具B对外部电极部造成损伤，所以使用宽度比外部电极部之间的宽度窄的刀具B。
如图2所示，电极电镀工序在单片化了的表面安装型二极管1的负极及正极3、4的外部电极部3b、4b的表面，例如，通过公知的桶镀法各形成镀膜7。
此外，关于镀膜7，在本实施方式中是在将表面安装型二极管1单片化之后形成了镀膜，但是也能够在进行单片化工序之前形成镀膜。此外，通过在切断分离时所产生的第一及第二被覆部件5、6的侧面和负极及正极3、4的外部电极部3b、4b的侧面之间的段差，在安装到电路板上时担心焊接不良的情况下，能够通过镀膜7的厚度进行调整，成为一个面，或者使外部电极部3b、4b的侧面形成在相对于第一及第二被覆部件5、6的侧面稍微偏向外侧。
根据上述第一实施方式的表面安装型二极管，正极4的内部电极部4a被与覆盖负极3的内部电极部3a的黑色的第一被覆部件5不同的白色的第二被覆部件6所被覆。因此，在外观上，以白色侧为正极4，黑色侧为负极3，容易识别极性。此外，负极3的外部电极部3b和正极4的外部电极部4b形成为相同的厚度。因此，在安装到电路板上的安装中，针对负极3及正极4的焊料层成为相同的面积，能够防止芯片翘起。
本实施例不限定于上述实施方式，在不脱离其宗旨的范围内，当然能够进行各种变化来实施。
例如，在上述实施方式中，在同一工序中形成了正极4的内部电极部4a和外部电极部4b，但是也可以在其他工序中形成。即，在上述实施方式的图4(h)的形成第二种子层S2的工序之后，如图7(a)所示，在第二孔H2内填充铜，并进行平坦化处理来形成内部电极部4a。接着，如图7(b)所示，在内部电极部4a及第二被覆部件6的第二种子层S2上设置第二抗蚀剂R2，在该第二抗蚀剂R2上设置具有规定图案的第三掩模M3。
接着，如图7(c)所示，以第三掩模M3作为掩模，通过公知的光刻法，对第二抗蚀剂R2进行曝光和显影，来在第二抗蚀剂R2上形成第三孔H3，并露出正极4的内部电极部4a及其附近的第二被覆部件6部分，其中，该第三孔H3用于形成正极4的外部电极部4b。
之后，在通过公知的电解镀铜法，在第三孔H3内填充铜之后，通过公知的CMP法进行平坦化处理，并将第三孔H3内的铜表面形成为与第二抗蚀剂R2为同一平面。由此，在内部电极部4a的表面上形成正极4的外部电极部4b。接着，进行上述实施方式的图5(k)以后的工序。
此外，本发明不限定于上述实施方式的PN结型二极管，也能够应用于PIN型、肖特基结型、齐纳型等的二极管。

Claims (8)

1.一种表面安装型二极管，其特征在于，具备：
二极管芯片，具有相对置的第一及第二主面；
负极，具有设在上述第一主面的表面上的第一内部电极部和设在上述第一内部电极部的表面上的第一外部电极部；
正极，具备第二内部电极部和第二外部电极部，该第二内部电极部设在上述第二主面的表面，该第二外部电极部设在该第二内部电极部的表面、且具有与上述负极的第一外部电极部相同的厚度；
第一被覆部件，对上述第一内部电极部及上述第二内部电极部的任一方的内部电极部的外周面及上述二极管芯片的外周面进行覆盖；及
第二被覆部件，对上述第一内部电极部及上述第二内部电极部中的另一方的上述内部电极部的外周面进行覆盖，并具有与上述第一被覆部件不同的颜色。
2.根据权利要求1所述的表面安装型二极管，其特征在于，
上述负极及上述正极中的另一方的上述内部电极部，具有上述二极管芯片侧的宽度比上述外部电极部侧的宽度窄的锥形。
3.根据权利要求1所述的表面安装型二极管，其特征在于，
上述第一被覆部件由黑色的热固化性树脂构成，上述第二被覆部件由白色抗蚀剂构成。
4.根据权利要求2所述的表面安装型二极管，其特征在于，
上述第一被覆部件由黑色的热固化性树脂构成，上述第二被覆部件由白色抗蚀剂构成。
5.一种表面安装型二极管的制造方法，其特征在于，包括：
第一内部电极形成工序，在具有相对置的第一及第二主面的晶片的上述第一主面的表面，相互隔着间隔形成负极及正极中一方的多个第一内部电极部；
槽形成工序，在相邻的上述内部电极部之间的上述晶片部分各形成槽；
第一被覆部件形成工序，在相邻的上述第一内部电极部之间及上述槽内形成第一被覆部件，
晶片分离工序，除去上述晶片的上述第二主面侧的部分来分离各个二极管芯片；
第二被覆部件形成工序，在上述二极管芯片的上述第二主面的表面及上述第一被覆部件的表面形成第二被覆部件，该第二被覆部件具有使上述第二主面的一部分露出的孔、并且具有与上述第一被覆部件不同的颜色；
第二内部电极部形成工序，在上述第二被覆部件的孔内各形成上述负极及上述正极中的另一方的第二内部电极部；
第二外部电极形成工序，在上述第二内部电极部的表面各形成第二外部电极部；
第一外部电极形成工序，在上述第一内部电极上各形成具有与上述第二外部电极部相同的厚度的第一外部电极部；及
单片化工序，切断相邻的上述二极管芯片之间的上述第一及第二被覆部件，来单片化为各个表面安装型二极管。
6.根据权利要求5所述的表面安装型二极管的制造方法，其特征在于，
上述第二内部电极形成工序和上述第二外部电极形成工序通过同一工序进行。
7.根据权利要求5所述的表面安装型二极管的制造方法，其特征在于，
上述第二内部电极部形成为上述二极管芯片侧的宽度比上述第二外部电极部侧的宽度窄的锥形。
8.根据权利要求6所述的表面安装型二极管的制造方法，其特征在于，
上述第二内部电极部形成为上述二极管芯片侧的宽度比上述第二外部电极部侧的宽度窄的锥形。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373609B2 (en) 2012-10-18 2016-06-21 Infineon Technologies Ag Bump package and methods of formation thereof
DE102019116103B4 (de) * 2019-06-13 2021-04-22 Notion Systems GmbH Verfahren zum Beschriften einer Leiterplatte durch Erzeugen von Schattierungen in einer funktionalen Lackschicht

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186478A (ja) * 2002-12-04 2004-07-02 Matsushita Electric Ind Co Ltd 超小型半導体装置およびその製造方法
CN1550047A (zh) * 2001-06-29 2004-11-24 奥斯兰姆奥普托半导体有限责任公司 可表面安装的辐射构件与其制造方法
JP2005217166A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 電子素子とその製造方法
JP2006279069A (ja) * 2006-06-09 2006-10-12 Citizen Electronics Co Ltd 表面実装型発光ダイオ−ド
US20080296760A1 (en) * 2007-05-30 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor apparatus and method for manufacturing same
JP2009152408A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077450A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置およびその製造方法
JP2001257211A (ja) * 2000-03-14 2001-09-21 Hitachi Ltd ダイオードの製造方法
KR100444228B1 (ko) * 2001-12-27 2004-08-16 삼성전기주식회사 칩 패키지 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1550047A (zh) * 2001-06-29 2004-11-24 奥斯兰姆奥普托半导体有限责任公司 可表面安装的辐射构件与其制造方法
JP2004186478A (ja) * 2002-12-04 2004-07-02 Matsushita Electric Ind Co Ltd 超小型半導体装置およびその製造方法
JP2005217166A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 電子素子とその製造方法
JP2006279069A (ja) * 2006-06-09 2006-10-12 Citizen Electronics Co Ltd 表面実装型発光ダイオ−ド
US20080296760A1 (en) * 2007-05-30 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor apparatus and method for manufacturing same
JP2009152408A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置およびその製造方法

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