TW201143103A - Surface mounting type diode and method for manufacturing the same - Google Patents

Surface mounting type diode and method for manufacturing the same Download PDF

Info

Publication number
TW201143103A
TW201143103A TW100102859A TW100102859A TW201143103A TW 201143103 A TW201143103 A TW 201143103A TW 100102859 A TW100102859 A TW 100102859A TW 100102859 A TW100102859 A TW 100102859A TW 201143103 A TW201143103 A TW 201143103A
Authority
TW
Taiwan
Prior art keywords
electrode
electrode portion
covering member
diode
internal electrode
Prior art date
Application number
TW100102859A
Other languages
English (en)
Inventor
Tomoyuki Kitani
Akira Tojo
Takao Nogi
Kazuhito Higuchi
Tomohiro Iguchi
Masako Fukumitsu
Susumu Obata
Yusaku Asano
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201143103A publication Critical patent/TW201143103A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Led Device Packages (AREA)

Description

201143103 六、發明說明: 【發明所屬之技術領域】 本實施例係有關表面安裝型二極體與其製造方法。 【先前技術】 近年來表面安裝型二極體係爲了容易進行對於電路基 板的安裝,而作爲於長方體的封裝之一端設置陽極電極’ 另外於另一端設置陰極電極,呈在4個側面任一側面均可 安裝之構造。 但在如此構造之表面安裝型二極體中’陽極電極與陰 極電極則成爲同形狀而識別困難,在安裝於電路基板上時 ,有著錯裝陽極電極與陰極電極之方向之虞。 因此,外觀上,可容易識別陽極電極與陰極電極爲佳 0 對此要求,如以往技術所揭示地,外觀上,提案有做 成可容易識別陽極電極與陰極電極之極性的表面安裝型二 極體。 圖8顯示記載於以往例之表面安裝型二極體101。 各設置於長方體之封裝102的兩端之陰極電極103與 陽極電極104之任一方,例如將陽極電極104之表面成形 爲凹狀104a,更且將陰極電極103與陽極電極104形成爲 不同之厚度。 【發明內容】 -5- 201143103 [發明欲解決之課題] 在本實施例中,提供未有使晶片冒出,從外觀容易識 別極性之表面安裝型二極體與其製造方法。 [爲解決課題之手段] 爲了達成上述目的,本發明之表面安裝型二極體,其 特徵爲具備:具有相對向之第1及第2主面之二極體晶片 ;和具有設置於前述第1主面表面之內部電極部與設置於 前述內部電極部表面之外部m極部之陰極電極;和具有設 置於前述第2主面表面之內部電極部與設置於前述內部電 極部表面,且與前述陰極電極之外部電極部相同厚度之外 部電極部之陽極電極;和被覆前述陰極電極及前述陽極電 極之任一方的前述內部電極部之外周面及前述二極體晶片 之外周面的第1被覆構件;和被覆前述陰極電極及前述陽 極電極之中之另一方的前述內部電極部之外周面,具有與 前述第1被覆構件不同色之第2被覆構件。 更且,本發明之表面安裝型二極體之製造方法,其特 徵爲含有;於具有相對向之第1及第2主面之晶圓的前述 第1主面表面,相互隔開間隔,複數形成陰極電極及陽極 電極任一方之內部電極部之第1內部電極形成工程;和於 鄰接之前述內部電極部間之前述晶圓部分,各形成溝的溝 形成工程;和於鄰接之前述內部電極部間及前述溝內,形 成第1被覆構件之第1被覆構件形成工程;和除去前述晶 圓的前述第2主面側之部分而分割呈各個二極體晶片之晶 -6- 201143103 圓分割工程;和於前述二極體晶片之前述第2主面表面及 前述第1被覆構件表面,形成具有使前述第2主面表面之 一部分露出的孔,且與前述第1被覆構件不同色之第2被 覆構件的第2被覆構件形成工程;和於前述第2被覆構件 的孔內,各形成前述陰極電極及前述陽極電極之中之另一 方的內部電極部之第2內部電極形成工程;和於前述陰極 電極及前述陽極電極之中之另一方的前述內部電極部表面 ,各形成外部電極部之第2外部電極形成工程;和於前述 陰極電極及前述陽極電極之一方的前述內部電極部上,各 形成具有與前述陰極電極及前述陽極電極之另一方的前述 外部電極部相同厚度之外部電極部的第1外部電極形成工 程;和切斷鄰接之前述二極體晶片間的前述第1及第2被 覆構件而個片化呈各個表面安裝型二極體的個片化工程。 【實施方式】 以下,將有關本發明之實施形態的表面安裝型二極體 及其製造方法,參照圖面而加以詳細說明。 首先,對於有關本發明之實施形態的表面安裝型二極 體,參照圖1及圖2加以說明。 在本實施形態之表面安裝型二極體1係如圖1及圖2 所示,由二極體晶片2,陰極電極3,陽極電極4,第1被 覆構件5,第2被覆構件6所構成,具有略直方體之外觀 構造。 二極體晶片2係具有相對向之第1主面A1及第2主 201143103 面A2。 在此實施形態中,成爲於第1主面A1側, 有N型層,於第2主面A2側,例如形成有P型 其N型層與P型層之間係形成有pn接合之PN 極體。 陰極電極3係由金屬,例如銅(Cu)所構成, 電極3a與外部電極3b。內部電極3a係於二極體 第1主面A1的表面,藉由種子層S1加以形成。 部3b係較內部電極部3a爲大尺寸,且具有長方 形成於內部電極部3a之表面。 另外,陽極電極4亦與陰極電極3同樣地, 所構成,具有內部電極部4a與外部電極部4b。 部4a係於二極體晶片2之第2主面A2的表面, 種子層S2加以形成。其內部電極部4a係爲了容 2種子層S2,形成爲較第2主面A2側的寬度, 部4b側的寬度爲大之推拔形狀。另外,外部電崔 較內部電極部4a爲大尺寸,且具有長方體構造 內部電極部4a之表面。外部電極部4b係形成爲 極3之外部電極部3b略相同形狀及厚度。 第1被覆構件5係呈被覆二極體晶片2之外 極電極3之內部電極3a之外周面地加以設置。 覆構件5係由熱硬化性樹脂所成,在本實施形態 由黑色的環氧樹脂所成,但並不限定於此。 第2被覆構件6係接合於在陽極電極4側所 例如形成 層,對於 接合型二 具有內部 晶片2之 外部電極 體構造, 由銅(Cu) 內部電極 藉由第2 易形成第 外部電極 丨部4b係 ,形成於 與陰極電 周面及陰 笔第1被 中,例如 露出的二 201143103 極體晶片2之第2主面A2部分及第1被覆構件5之部分 ’且呈被覆內部電極部4a之外周面地加以設置。其第2 被覆構件6係與第1被覆構件5不同色之感光性光阻劑所 成,在本實施形態中,例如由白色的顯像型抗焊劑所成, 但如爲與第1被覆構件5不同色,不限定爲白色。 然而,對於陰極電極3及陽極電極4之外部電極部3b ’ 4b之外周面,係作爲呈被覆各自而成膜電鍍膜7。其電 鍍膜7係爲了防止電極之氧化,使對於電路基板之安裝時 的焊料潤濕性提昇的構成,例如由鎳(Ni),錫(Sn)等所成 〇 接著,對於上述構造之表面安裝型二極體1之製造方 法,使用圖3乃至圖6加以說明。作爲表面安裝型二極體 1之製造方法,係由第1內部電極形成工程、溝形成工程 、第1被覆構件形成工程、晶圓分割工程、第2被覆構件 形成工程、第2電極形成工程、第1外部電極形成工程, 並且個片化工程所成。 作爲第1內部電極形成工程,首先如圖3(a)所示,具 有相對(½之第1及第2主面Al,A2,於第1主面A1側形 成有N型層,於第2主面側形成有P型層,準備於其兩層 間具有PN接合之晶圓W。接著,於其晶圓W之第1主面 A1的表面全面,將第1種子層S1,例如經由周知之濺鍍 法,蒸鍍法,無電解電鍍法等而進行成膜。其第1種子層 S 1係例如可配合陰極電極3之內部電極3 a的材質而任意 地做選定,在本實施形態中,由銅(Cu)所成。 201143103 接著,於其第1種子層S1之表面全面,形成第1光 阻劑R1,更且於其第1光阻劑R1上,設置具有特定圖案 之第1光罩Μ 1。作爲其第1光阻劑R1,使用例如薄膜狀 之DFR(乾膜光阻劑:Dry Firm Resist)或液狀之光阻劑等 ,在本實施形態中,使用DFR。 然後,如圖3(b)所示,將第1光罩Ml作爲光罩,經 由周知之光微影法,將第1光阻劑R1進行曝光.顯像,將 爲了形成陰極電極3之內部電極部3a於第1光阻劑R1之 複數的第1孔Η 1,隔開特定間隔而加以形成,各露出第1 種子層S1之表面部分。 之後,於第1光阻劑R1之第1孔Η1內,經由周知之 電解鍍銅法而塡充銅之後,經由周知的化學性.機械性硏 磨(CMP: Chemical Mechanical Polishing)法進行平坦化處 理,於第1孔H1內,各形成具有與第1光阻劑R1同一平 面之陰極電極3之內部電極部3a。 並且,如圖3(c)所示,在剝離第1光阻劑R1之後, 將內部電極部3 a作爲光罩,例如經由周知之濕蝕刻法而 去除鄰接內部電極部3a間之第1種子層S1的部分。經由 此工程,各電性分離鄰接之陰極電極3之內部電極部3a。 然而’在本實施形態中,經由濕蝕刻法而進行第1種子層 S 1之除去,但並不限定於此,亦可以乾蝕刻法進行。 作爲溝形成工程,如圖3 (d)所示,將鄰接之內部電極 部3 a間之晶回W部分,例如以刀片等至特定深度,各進 行切削而形成溝G。然而,溝G係超過PN接合,未達至 -10- 201143103 晶圓W之第2主面A2的深度即可,在本實施形態中,對 於約625μιη之晶圓W的厚度而言,形成爲約25〇μιη之深 度。 作爲第1被覆構件形成工程,係將軟化之黑色的環氧 樹脂’塡充於溝G內及鄰接之內部電極部3a間的空隙內 ’以第1被覆構件5樹脂封閉內部電極部3a及二極體晶 片2之外周面之後,如圖4(e)所示,將第1被覆構件5, 經由周知之CMP法而進行平坦化處理,作爲與內部電極 部3a之表面同一平面,從第丨被覆構件5露出內部電極 部3 a。 作爲晶圓分割工程,係如圖4(f)所示,將晶圓W之第 2主面A2側’例如以硏磨機等進行機械性硏削,分割成 各個二極體晶片2之同時,調整爲所期望之厚度。其晶圓 W的硏削係有必要薄化成塡充於溝G之第1被覆構件5呈 露出程度。例如在本實施形態中,溝G爲250μιη的厚度 之故,二極體晶片2之厚度則成爲200μπι爲止進行硏削。 由此,晶圓W係分割呈各個二極體晶片2。 作爲第2被覆構件形成工程,首先如圖4(g)所示,將 晶圓W之第2主面Α2做成朝上,於二極體晶片2之第2 主面Α2及第1被覆構件5之表面,形成第2被覆構件6 ,.例如白色顯像型抗焊劑,於其第2被覆構件6的表面上 設置具有特定圖案之第2光罩M2。 然後,如圖4(h)所示,將第2光罩M2做成光罩,經 由周知之光微影法而將第2被覆構件6進行曝光·顯像, -11 - 201143103 於第2被覆構件6,形成爲了形成陽極電極4之內部電極 部4a的第2孔H2,各露出二極體晶片2之第2主面A2 之一部分。第2孔H2係爲了使與內部電極部4a的密著性 提昇,而形成爲二極體晶片2側的底部爲窄,上方之開口 端側爲寬之推拔狀。其推拔狀之第2孔H2係由將入射至 第2被覆構件6之光雷射的強度,隨著前進至第2主面 A2側而變弱地進行調整加以形成。 接著,作爲第2電極形成工程,首先於露出於第2孔 H2內之二極體晶片2之第2主面A2之表面部分及第2被 覆構件6的表面,將第2種子層S2,例如經由周知之濺 鍍法,蒸鍍法,無電解電鍍法等而加以成膜。其第2種子 層S2係例如可配合陽極電極4之內部電極部4a的材質而 任意地做選定,在本實施形態中,由銅(Cu)所成。 接著,如圖5(i)所示,於第2種子層S2上設置第2 光阻劑R2,於其第2光阻劑R2上,設置具有特定圖案之 第3光罩M3。此第2光阻劑R2係必須爲與第2被覆構件 6不同材質之光阻劑。此係在剝離第2光阻劑R2時,作 爲爲了不會同時剝離第2被覆構件6。 接著,如圖5(j)所示,將第3光罩M3作爲光罩,經 由周知之光微影法,將第2光阻劑R2進行曝光·顯像,於 第2光阻劑R2,形成爲了形成陽極電極4之外部電極部 4b的第3孔H3。在此第3孔H3之形成時,除去第2孔 H2內之第2光阻劑R2,爲了形成陽極電極4之內部電極 部4a的第2孔H2與爲了形成外部電極部4b的第3孔H3 -12- 201143103 係連通。 然後’於第2孔H2及第3孔H3內,經由周知之電 解鍍銅法而塡充銅之後,經由周知之CMP法而進行平坦 化處理’將第3孔H3內之銅表面形成於與第2光阻劑R2 同一平面。由此’於第2孔H2內形成陽極電極4之內部 電極部4a,另外於第3孔H3內同時形成陽極電極4之外 部電極部4b。 並且,如圖5(k)所示,在剝離第2光阻劑R2之後, 將陽極電極4之外部電極部4b作爲光罩,將鄰接之外部 電極部4a間之第2種子層S2,經由濕蝕刻法去除,各電 性分離鄰接之二極體晶片2之陽極電極4。經由此工程, 成爲於二極體晶片2之第2主面,各形成陽極電極4。然 而,第2種子層S2之蝕刻係與第1種子層S1同樣地,不 限定於濕蝕刻法,而亦可爲乾蝕刻法。 第1外部電極形成工程,首先如圖5(1)所示,將陰極 電極4之內部電極部3a側做成朝上(將二極體晶片2之第 1主面A1朝上),於第1被覆構件5及陰極電極3之內部 電極部3 a上,設置第3光阻劑R3,於其第3光阻劑R3 上,設置具有特定圖案之第4光罩M4。 接著,如圖6(m)所示,將第4光罩M4作爲光罩,經 由周知之光微影法,將第3光阻劑R3進行曝光·顯像,於 第3光阻劑R3,形成爲了形成陰極電極3之外部電極部 3b的第4孔H4,各露出陰極電極3之內部電極部3a的表 面。 -13- 201143103 然後,於第4孔H4內,經由周知之 充銅之後,經由周知之CMP法而進行平挂 孔H4內之銅表面形成於與第3光阻劑R3 ,於陰極電極3之內部電極部3a表面, 部3b。 並且,如圖6(n)所示,由剝離第3光 成具有內部電極部3a與外部電極部3b之 個片化工程係如圖6(〇)所示,將鄰接 極3,4間的第1被覆構件5及第2被覆精 以刀片B切斷分離成各個之時,製造圖1 面安裝型二極體1。然而,刀片B係與鄰 電極3,4的外部電極部3b,4b間的寬度 傷及外部電極部之故,而使用較外部電極 寬度之構成。 電極電鍍工程係如圖2所示,於個片 二極體1之陰極及陽極電極3,4的外部1 表面,例如經由周知之鍍金法而各形成電 然而,電鍍膜7係在本實施形態中, 二極體1進行個片化之後,形成電鍍膜, 片化工程之前,形成電鍍膜。另外,對於 分離時之第1及第2被覆構件5,6之側 電極3,4的外部電極部3b,4b的側面之 路基板之安裝中有焊料附著不良之擔心情 膜7之厚度進行調整之時,可做成整面, 電解鍍銅法而塡 i化處理,將第4 同一平面。由此 各形成外部電極 :阻劑R3者,形 陰極電極3。 之陰極及陽極電 I件6,經由例如 及圖2所示之表 接之陰極及陽極 同一寬度時,因 部間的寬度爲窄 化之表面安裝型 霞極部3b,4b的 鍍膜7。 在將表面安裝型 但亦可於進行個 經由產生於切斷 面與陰極及陽極 階差,在對於電 況,經由以電鍍 或外部電極部3b -14- 201143103 ,4b之側面亦可對於第1及第2被覆構件5,6的 言,呈僅位置於外側地形成。 如根據上述第1實施形態之表面安裝型二極體 電極4之內部電極部4a則由與被覆陰極電極3之 極部3a的黑色之第1被覆構件5不同之白色的第 構件6加以被覆。因此,外觀上,白色側則作爲陽 4,黑色側則作爲陰極電極3,可容易地識別極性。 陰極電極3之外部電極部3b與陽極電極4之外部 4b則形成爲相同厚度。因此,在對於電路基板之安 對於陰極電極3及陽極電極4而言之焊料層則成爲 ,可防止晶片冒出。 本實施例係並不限定於上述實施形態,而在不 內容範圍,當然可實施種種變更。 例如,在上述實施形態中,以同一工程而形成 極4之內部電極部4a與外部電極部4b,但亦可以 程而形成。即,在形成上述實施形態之圖4(h)之第 層S2的工程後,如圖7(a)所示,於第2孔H2內塡 進行平坦化處理而形成內部電極部4a。接著,如圖 示,於內部電極部4a及第2被覆構件6之第2種_ 上,設置第2光阻劑R2,於其第2光阻劑R2上, 有特定圖案之第·3光罩M3。 接著,如圖7(c)所示,將第3光罩M3作爲光 由周知之光微影法,將第2光阻劑R2進行曝光·顯 第2光阻劑R2,形成爲了形成陽極電極4之外部 側面而 ,陽極 內部電 2被覆 極電極 另外, 電極部 裝中, 同面積 脫離其 陽極電 其他工 2種子 充銅, 7(b)所 F層S2 設置具 罩,經 像,於 電極部 -15- 201143103 4b的第3孔H3,露出陽極電極4之內部電極部4a及其近 旁之第2被覆構件6部分。 然後,於第3孔H3內,經由周知之電解鍍銅法而塡 充銅之後,經由周知之CMP法而進行平坦化處理,將第3 孔H3內之銅表面形成於與第2光阻劑R2同一平面。由此 ,於內部電極部4a的表面,形成陽極電極4之外部電極 部4b。接著,進行上述實施形態之圖5(k)之後的工程。 另外,本發明係並不限於上述實施形態之PN接合型 二極體之構成,而對於PIN型、肖特基接合型、齊納型等 之二極體亦可適用。 【圖式簡單說明】 [圖1]係有關本發明之實施形態的表面安裝型二極體 之斜視圖。 [圖2]係沿著圖1之A-A線之表面安裝型二極體的剖 面圖。 [圖3 ]係顯示有關本發明之實施形態的表面安裝型二 極體之製造方法的工程剖面圖。 [圖4]係顯示有關本發明之實施形態的表面安裝型二 極體之製造方法的工程剖面圖。 [圖5]係顯示有關本發明之實施形態的表面安裝型二 極體之製造方法的工程剖面圖。 [圖6 ]係顯示有關本發明之實施形態的表面安裝型二 極體之製造方法的工程剖面圖。 -16- 201143103 [圖7]係顯示有關本發明之其他實施形態的表面安裝 型二極體之製造方法的工程剖面圖。 [圖8]係顯示以往之表面安裝型二極體的槪略構成之 模式圖。 【主要元件符號說明】 1 :表面安裝型二極體 2 · 一極體晶片 3 :陰極電極 3a :內部電極部 3 b :外部電極部 4 :陽極電極 4 a :內部電極部 4b :外部電極部 5 :第1被覆構件 6 :第2被覆構件 S 1 :第1種子層 Ml :第1光罩 R1 :第1光阻劑 H1 :第1孔 S2 :第2種子層 M2 :第2光罩 R2 :第2光阻劑 H2 :第2孔 -17- 201143103 S3 :第3種子層 M3 :第3光罩 R3 :第3光阻劑 H3 :第3孔 S 4 :第4種子層 M4 :第4光罩 R4 :第4光阻劑 H4 :第4孔 G :溝 W :晶圓

Claims (1)

  1. 201143103 七、申請專利範圍: 1. —種表面安裝型二極體,其特徵爲具 向之第1及第2主面之二極體晶片; 和具有設置於前述第1主面表面之第1 設置於前述第1內部電極部表面之第1外部 電極; 和具有設置於前述第2主面表面之第2 設置於該第2內部電極部表面,且與前述陰 外部電極部相同厚度之第2外部電極部之陽] 和被覆前述第1內部電極及前述第2內 —方的內部電極部之外周面及前述二極體晶 第1被覆構件; 和被覆前述第1內部電極部及前述第2 中之另一方的前述內部電極部之外周面,具 被覆構件不同色之第2被覆構件。 2. 如申請專利範圍第1項記載之表面安 其中,前述陰極電極及前述陽極電極之中之 內部電極部係具有前述二極體晶片側的寬度 電極部側之寬度爲窄之推拔形狀。 3 .如申請專利範圍第1項記載之表面安 其中’前述第1被覆構件則由黑色之熱硬化 前述第2被覆構件則由白色光阻劑所成。 4·如申請專利範圍第2項記載之表面安 其中’前述第1被覆構件則由黑色之熱硬化 備:具有相對 內部電極部與 電極部之陰極 內部電極部與 極電極之第1 龜電極; 部電極部之任 片之外周面的 內部電極部之 有與前述第1 裝型二極體’ 另一方的前述 則較前述外部 裝型二極體’ 性樹脂所成’ 裝型二極體’ 性樹脂所成’ -19 · 201143103 前述第2被覆構件則由白色光阻劑所成。 5.—種表面安裝型二極體之製造方法,其特徵爲含有 :於具有相對向之第1及第2主面之晶圓的前述第1主面 表面,相互隔開間隔,複數形成陰極電極及陽極電極一方 之第1內部電極部之第1內部電極形成工程; 和於鄰接之前述內部電極部間之前述晶圓部分,各形 成溝的溝形成工程; 和於鄰接之前述第1內部電極部間及前述溝內,形成 第1被覆構件之第1被覆構件形成工程; 和除去前述晶圆的前述第2主面側之部分而分離呈各 個二極體晶片之晶圓分離工程; 和於前述二極體晶片之前述第2主面表面及前述第1 被覆構件表面,形成具有使前述第2主面之一部分露出的 孔,且與前述第1被覆構件不同色之第2被覆構件的第2 被覆構件形成工程; 和於前述第2被覆構件的孔內,各形成前述陰極電極 及前述陽極電極之中之另一方的第2內部電極部之第2內 部電極部形成工程; 和於前述第2內部電極部之表面,各形成第2外部電 極部之第2外部電極形成工程; 和於前述第1內部電極上,各形成具有與前述第2外 部電極部相同厚度之第1外部電極部的第1外部電極形成 工程; 和切斷鄰接之前述二極體晶片間的前述第1及第2被 -20- 201143103 覆構件而個片化呈各個表面安裝型二極體的個片化工程。 6.如申請專利範圍第5項記載之表面安裝型二極體之 製造方法’其中,前述第2內部電極形成工程與前述第2 外部電極形成工程則經由同一工程加以進行。 7·如申請專利範圍第5項記載之表面安裝型二極體之 製造方法,其中,前述第2內部電極部係形成爲前述二極 體晶片側之寬度較前述第2外部電極部側的寬度爲窄之推 拔形狀。 8·如申請專利範圍第6項記載之表面安裝型二極體之 製造方法,其中,前述第2內部電極部係形成爲前述二極 體晶片側之寬度較前述第2外部電極部側的寬度爲窄之推 拔形狀。 -21 -
TW100102859A 2010-01-29 2011-01-26 Surface mounting type diode and method for manufacturing the same TW201143103A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010019681A JP5052630B2 (ja) 2010-01-29 2010-01-29 表面実装型ダイオードとその製造方法

Publications (1)

Publication Number Publication Date
TW201143103A true TW201143103A (en) 2011-12-01

Family

ID=44340890

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100102859A TW201143103A (en) 2010-01-29 2011-01-26 Surface mounting type diode and method for manufacturing the same

Country Status (5)

Country Link
US (1) US20110186982A1 (zh)
JP (1) JP5052630B2 (zh)
KR (1) KR20110089085A (zh)
CN (1) CN102142464A (zh)
TW (1) TW201143103A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373609B2 (en) 2012-10-18 2016-06-21 Infineon Technologies Ag Bump package and methods of formation thereof
DE102019116103B4 (de) * 2019-06-13 2021-04-22 Notion Systems GmbH Verfahren zum Beschriften einer Leiterplatte durch Erzeugen von Schattierungen in einer funktionalen Lackschicht

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077450A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置およびその製造方法
JP2001257211A (ja) * 2000-03-14 2001-09-21 Hitachi Ltd ダイオードの製造方法
DE10131698A1 (de) * 2001-06-29 2003-01-30 Osram Opto Semiconductors Gmbh Oberflächenmontierbares strahlungsemittierendes Bauelement und Verfahren zu dessen Herstellung
KR100444228B1 (ko) * 2001-12-27 2004-08-16 삼성전기주식회사 칩 패키지 및 그 제조방법
JP2004186478A (ja) * 2002-12-04 2004-07-02 Matsushita Electric Ind Co Ltd 超小型半導体装置およびその製造方法
JP2005217166A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 電子素子とその製造方法
JP3886054B2 (ja) * 2006-06-09 2007-02-28 シチズン電子株式会社 表面実装型発光ダイオ−ド
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
JP2009152408A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20110089085A (ko) 2011-08-04
CN102142464A (zh) 2011-08-03
US20110186982A1 (en) 2011-08-04
JP2011159761A (ja) 2011-08-18
JP5052630B2 (ja) 2012-10-17

Similar Documents

Publication Publication Date Title
KR102540522B1 (ko) 반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법
TWI480996B (zh) 多功能及遮蔽之三維互連
US10141198B2 (en) Electronic package and manufacturing method thereof
TWI755652B (zh) 封裝方法、面板組件以及晶片封裝體
US7932616B2 (en) Semiconductor device sealed in a resin section and method for manufacturing the same
US20080081398A1 (en) Cap Wafer for Wafer Bonded Packaging and Method for Manufacturing the Same
US20120276733A1 (en) Method for manufacturing semiconductor device
KR20200135837A (ko) 완전 몰딩된 전력 소자용 반도체 패키지 및 그 제조 방법
CN102299082A (zh) 半导体承载元件的制造方法及应用其的封装件的制造方法
US10410944B2 (en) Semiconductor device
TW201732959A (zh) 導線架、電子零件裝置及其製造方法
CN117133750A (zh) 带有可湿润侧翼的晶圆级半导体装置
TWI635579B (zh) 封裝結構及其製造方法
TW201143103A (en) Surface mounting type diode and method for manufacturing the same
KR20160013650A (ko) 반도체 디바이스 및 그 제조 방법
US9293402B2 (en) Device with pillar-shaped components
KR101411734B1 (ko) 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP6005853B2 (ja) 半導体構造物(semiconductorconstruction)および半導体構造物を形成する方法
US10651374B2 (en) Semiconductor device, and method for manufacturing the same
JP2012033624A (ja) ウエハレベルパッケージ構造およびその製造方法
JP2010287648A (ja) 半導体装置の製造方法
CN211017006U (zh) 面板组件、晶圆封装体以及芯片封装体
CN114613684A (zh) 半导体封装方法
US8563405B2 (en) Method for manufacturing semiconductor device
JP2009032754A (ja) 半導体装置及びその製造方法