KR20110089085A - 표면 실장형 다이오드와 그 제조 방법 - Google Patents

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Abstract

서로 대향하는 제1 및 제2 주면(A1, A2)을 갖는 다이오드 칩(2)과, 상기 제1 주면(A1)에 설치된 내부 전극부(3a)와 상기 내부 전극부(3a) 표면에 설치된 외부 전극부(3b)를 갖는 캐소드 전극(3)과, 상기 제2 주면(A2) 표면에 설치된 내부 전극부(4a)와 당해 내부 전극부(4a) 표면에 설치되고, 또한 상기 캐소드 전극의 상기 외부 전극부(3b)와 동일한 두께의 외부 전극부(4b)를 갖는 애노드 전극(4)과, 상기 캐소드 전극 및 상기 애노드 전극 중 어느 한쪽의 상기 내부 전극부(3a)의 외주면 및 상기 다이오드 칩(2)의 외주면을 피복하는 제1 피복 부재(5)와, 상기 캐소드 전극 및 상기 애노드 전극 중 다른쪽의 상기 내부 전극부(4a)의 외주면을 피복하고, 상기 제1 피복 부재(5)와 다른 색을 갖는 제2 피복 부재(6)를 구비하는 것을 특징으로 한다.

Description

표면 실장형 다이오드와 그 제조 방법{SURFACE MOUNTING TYPE DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 실시예는 표면 실장형 다이오드와 그 제조 방법에 관한 것이다.
최근, 표면 실장형 다이오드는, 회로 기판에의 실장을 용이하게 하기 위하여, 직육면체의 패키지의 일단부에 애노드 전극을, 또한 타단부에 캐소드 전극을 설치하여, 4개의 측면 중 어느 측면에 있어서도 실장할 수 있도록 한 구조로 되어 오고 있다.
그러나, 이러한 구조의 표면 실장형 다이오드에 있어서는, 애노드 전극과 캐소드 전극이 동일 형상으로 되어 있어 식별이 곤란하여, 회로 기판 상에 실장할 때에 애노드 전극과 캐소드 전극의 방향을 잘못해서 실장할 우려가 있다.
그로 인해, 외관상, 애노드 전극과 캐소드 전극을 용이하게 식별할 수 있는 것이 요망되고 있다.
그 요망에 대하여 종래 기술에 개시된 바와 같이, 외관상, 애노드 전극과 캐소드 전극의 극성을 용이하게 식별할 수 있도록 한 표면 실장형 다이오드가 제안되어 있다.
종래예에 기재된 표면 실장형 다이오드(101)를 도 8에 도시한다.
직육면체의 패키지(102)의 양단부에 각각 설치한 캐소드 전극(103)과 애노드 전극(104) 중 어느 한쪽, 예를 들어 애노드 전극(104)의 표면을 오목 형상(104a)으로 성형하고, 또한 캐소드 전극(103)과 애노드 전극(104)을 다른 두께로 형성하고 있다.
본 실시예에서는 칩 기립을 발생시키지 않고, 외관으로부터 극성의 식별이 용이한 표면 실장형 다이오드와 그 제조 방법을 제공한다.
상기 목적을 달성하기 위하여, 본 발명의 표면 실장형 다이오드는, 서로 대향하는 제1 및 제2 주면을 갖는 다이오드 칩과, 상기 제1 주면 표면에 설치된 내부 전극부와 상기 내부 전극부 표면에 설치된 외부 전극부를 갖는 캐소드 전극과, 상기 제2 주면 표면에 설치된 내부 전극부와 상기 내부 전극부 표면에 설치되고, 또한 상기 캐소드 전극의 외부 전극부와 동일한 두께의 외부 전극부를 갖는 애노드 전극과, 상기 캐소드 전극 및 상기 애노드 전극 중 어느 한쪽의 상기 내부 전극부의 외주면 및 상기 다이오드 칩의 외주면을 피복하는 제1 피복 부재와, 상기 캐소드 전극 및 상기 애노드 전극 중 다른쪽의 상기 내부 전극부의 외주면을 피복하고, 상기 제1 피복 부재와 다른 색을 갖는 제2 피복 부재를 구비하는 것을 특징으로 하고 있다.
또한, 본 발명의 표면 실장형 다이오드의 제조 방법은, 서로 대향하는 제1 및 제2 주면을 갖는 웨이퍼의 상기 제1 주면 표면에 서로 간격을 두고 캐소드 전극 및 애노드 전극 중 어느 한쪽의 내부 전극부를 복수 형성하는 제1 내부 전극 형성 공정과, 인접하는 상기 내부 전극부간의 상기 웨이퍼 부분에 홈을 각각 형성하는 홈 형성 공정과, 인접하는 상기 내부 전극부간 및 상기 홈 내에 제1 피복 부재를 형성하는 제1 피복 부재 형성 공정과, 상기 웨이퍼의 상기 제2 주면측의 부분을 제거하여 개개의 다이오드 칩으로 분할하는 웨이퍼 분할 공정과, 상기 다이오드 칩의 상기 제2 주면 표면 및 상기 제1 피복 부재 표면에, 상기 제2 주면 표면의 일부를 노출시키는 구멍을 갖고, 또한 상기 제1 피복 부재와 다른 색의 제2 피복 부재를 형성하는 제2 피복 부재 형성 공정과, 상기 제2 피복 부재의 구멍 내에, 상기 캐소드 전극 및 상기 애노드 전극 중 다른쪽의 내부 전극부를 각각 형성하는 제2 내부 전극 형성 공정과, 상기 캐소드 전극 및 상기 애노드 전극 중 다른쪽의 상기 내부 전극부 표면에 외부 전극부를 각각 형성하는 제2 외부 전극 형성 공정과, 상기 캐소드 전극 및 상기 애노드 전극의 한쪽의 상기 내부 전극부 상에, 상기 캐소드 전극 및 상기 애노드 전극의 다른쪽의 상기 외부 전극부와 동일한 두께를 갖는 외부 전극부를 각각 형성하는 제1 외부 전극 형성 공정과, 인접하는 상기 다이오드 칩간의 상기 제1 및 제2 피복 부재를 절단하여 개개의 표면 실장형 다이오드로 개별 조각화하는 개별 조각화 공정을 포함하는 것을 특징으로 하고 있다.
도 1은 본 발명의 실시 형태에 관한 표면 실장형 다이오드의 사시도.
도 2는 도 1의 A-A선을 따른 표면 실장형 다이오드의 단면도.
도 3은 본 발명의 실시 형태에 관한 표면 실장형 다이오드의 제조 방법을 도시하는 공정 단면도.
도 4는 본 발명의 실시 형태에 관한 표면 실장형 다이오드의 제조 방법을 도시하는 공정 단면도.
도 5는 본 발명의 실시 형태에 관한 표면 실장형 다이오드의 제조 방법을 도시하는 공정 단면도.
도 6은 본 발명의 실시 형태에 관한 표면 실장형 다이오드의 제조 방법을 도시하는 공정 단면도.
도 7은 본 발명의 다른 실시 형태에 관한 표면 실장형 다이오드의 제조 방법을 도시하는 공정 단면도.
도 8은 종래의 표면 실장형 다이오드의 개략 구성을 도시하는 모식도.
이하, 본 발명의 실시 형태에 관한 표면 실장형 다이오드 및 그 제조 방법을 도면을 참조하여 상세하게 설명한다.
우선, 본 발명의 실시 형태에 관한 표면 실장형 다이오드에 대하여, 도 1 및 도 2를 참조하여 설명한다.
본 실시 형태에서의 표면 실장형 다이오드(1)는, 도 1 및 도 2에 도시한 바와 같이 다이오드 칩(2), 캐소드 전극(3), 애노드 전극(4), 제1 피복 부재(5), 제2 피복 부재(6)로 구성되며, 대략 직육면체의 외관 구조를 갖고 있다.
다이오드 칩(2)은 서로 대향하는 제1 주면(A1) 및 제2 주면(A2)을 갖고 있다.
이 실시 형태에서는 제1 주면(A1)측에, 예를 들어 N형층이 형성되고, 제2 주면(A2)측에, 예를 들어 P형층이 형성되며, 그 N형층과 P형층의 사이에는 PN 접합이 형성된 PN 접합형 다이오드로 되어 있다.
캐소드 전극(3)은, 금속, 예를 들어 구리(Cu)로 구성되며, 내부 전극부(3a)와 외부 전극부(3b)를 갖는다. 내부 전극부(3a)는 다이오드 칩(2)의 제1 주면(A1)의 표면에 시드층(S1)을 개재하여 형성되어 있다. 외부 전극부(3b)는 내부 전극부(3a)보다 큰 치수이며, 또한 직육면체 구조를 갖고, 내부 전극부(3a)의 표면에 형성되어 있다.
또한, 애노드 전극(4)도 캐소드 전극(3)과 마찬가지로 구리(Cu)로 구성되며, 내부 전극부(4a)와 외부 전극부(4b)를 갖는다. 내부 전극부(4a)는 다이오드 칩(2)의 제2 주면(A2)의 표면에 제2 시드층(S2)을 개재하여 형성되어 있다. 이 내부 전극부(4a)는, 제2 시드층(S2)을 형성하기 쉽게 하기 위하여, 제2 주면(A2)측의 폭보다 외부 전극부(4b)측의 폭이 큰 테이퍼 형상으로 형성되어 있다. 또한, 외부 전극부(4b)는, 내부 전극부(4a)보다 큰 치수이며, 또한 직육면체 구조를 갖고, 내부 전극부(4a)의 표면에 형성되어 있다. 외부 전극부(4b)는 캐소드 전극(3)의 외부 전극부(3b)와 거의 동일한 형상 및 두께로 형성되어 있다.
제1 피복 부재(5)는 다이오드 칩(2)의 외주면 및 캐소드 전극(3)의 내부 전극(3a)의 외주면을 덮도록 설치되어 있다. 이 제1 피복 부재(5)는 열경화성 수지로 이루어지며, 본 실시 형태에서는, 예를 들어 흑색의 에폭시 수지로 이루어지지만, 이것에 한정되지 않는다.
제2 피복 부재(6)는, 애노드 전극(4)측에 있어서 노출된 다이오드 칩(2)의 제2 주면(A2) 부분 및 제1 피복 부재(5)의 부분에 접하며, 또한 내부 전극부(4a)의 외주면을 덮도록 설치되어 있다. 이 제2 피복 부재(6)는, 제1 피복 부재(5)와 다른 색의 감광성 레지스트로 이루어지며, 본 실시 형태에서는, 예를 들어 백색의 현상형 솔더 레지스트로 이루어지지만, 제1 피복 부재(5)와 다른 색이면 백색에 한정되지 않는다.
또한, 캐소드 전극(3) 및 애노드 전극(4)의 외부 전극부(3b, 4b)의 외주면에는, 각각을 덮도록 하여 도금막(7)이 성막되어 있다. 이 도금막(7)은 전극의 산화를 방지하고, 회로 기판에의 실장시의 땜납 습윤성(wettability)을 향상시키기 위한 것이며, 예를 들어 니켈(Ni), 주석(Sn) 등으로 이루어진다.
이어서, 상기 구조의 표면 실장형 다이오드(1)의 제조 방법에 대하여, 도 3 내지 도 6을 사용하여 설명한다. 표면 실장형 다이오드(1)의 제조 방법으로서는, 제1 내부 전극 형성 공정, 홈 형성 공정, 제1 피복 부재 형성 공정, 웨이퍼 분할 공정, 제2 피복 부재 형성 공정, 제2 전극 형성 공정, 제1 외부 전극 형성 공정, 그리고 개별 조각화 공정으로 이루어진다.
제1 내부 전극 형성 공정으로서는, 우선 도 3의 (a)에 도시한 바와 같이, 서로 대향하는 제1 및 제2 주면(A1, A2)을 갖고, 제1 주면(A1)측에 N형층이 형성되고, 제2 주면측에 P형층이 형성되며, 그 양쪽 층간에 PN 접합을 갖는 웨이퍼(W)를 준비한다. 이어서, 이 웨이퍼(W)의 제1 주면(A1)의 표면 전체면에 제1 시드층(S1)을, 예를 들어 주지의 스퍼터링법, 증착법, 무전해 도금법 등에 의해 성막한다. 이 제1 시드층(S1)은, 예를 들어 캐소드 전극(3)의 내부 전극(3a)의 재질에 맞추어 임의로 선정하는 것이 가능하며, 본 실시 형태에서는 구리(Cu)로 이루어진다.
이어서, 그 제1 시드층(S1)의 표면 전체면에 제1 레지스트(R1)를 형성하고, 또한 그 제1 레지스트(R1) 상에 소정 패턴을 갖는 제1 마스크(M1)를 설치한다. 이 제1 레지스트(R1)로서는, 예를 들어 필름 형상의 DFR(드라이 필름 레지스트: Dry Film Resist)이나 액상의 레지스트 등이 사용되며, 본 실시 형태에서는 DFR을 사용하고 있다.
그 후, 도 3의 (b)에 도시한 바와 같이, 제1 마스크(M1)를 마스크로 하여 주지의 포토리소그래피법에 의해 제1 레지스트(R1)를 노광ㆍ현상하여, 제1 레지스트(R1)에 캐소드 전극(3)의 내부 전극부(3a)를 형성하기 위한 복수의 제1 구멍(H1)을 소정 간격을 두고 형성하여, 제1 시드층(S1)의 표면 부분을 각각 노출시킨다.
그 후, 제1 레지스트(R1)의 제1 구멍(H1) 내에, 주지의 전해 구리 도금법에 의해 구리를 충전한 후, 주지의 화학적ㆍ기계적 연마(CMP: Chemical Mechanical Polishing)법에 의해 평탄화 처리를 행하여, 제1 구멍(H1) 내에 제1 레지스트(R1)과 동일 평면을 갖는 캐소드 전극(3)의 내부 전극부(3a)를 각각 형성한다.
그리고, 도 3의 (c)에 도시한 바와 같이, 제1 레지스트(R1)를 박리한 후, 내부 전극부(3a)를 마스크로 하여, 예를 들어 주지의 습식 에칭법에 의해 인접하는 내부 전극부(3a)간의 제1 시드층(S1)의 부분을 제거한다. 이 공정에 의해, 인접하는 캐소드 전극(3)의 내부 전극부(3a)가 각각 전기적으로 분리된다. 또한, 본 실시 형태에서는 제1 시드층(S1)의 제거를 습식 에칭법에 의해 행하고 있지만, 이것에 한정되는 것이 아니며, 건식 에칭법이어도 된다.
홈 형성 공정으로서는, 도 3의 (d)에 도시한 바와 같이, 인접하는 내부 전극부(3a)간의 웨이퍼(W) 부분을, 예를 들어 블레이드 등에 의해 소정 깊이까지 각각 절삭하여 홈(G)을 형성한다. 또한, 홈(G)은 PN 접합을 초과하고, 웨이퍼(W)의 제2 주면(A2)에 도달하지 않는 깊이이면 되며, 본 실시 형태에서는 약 625㎛의 웨이퍼(W)의 두께에 대하여 약 250㎛의 깊이로 형성되어 있다.
제1 피복 부재 형성 공정으로서는, 연화시킨 흑색의 에폭시 수지를 홈(G) 내 및 인접하는 내부 전극부(3a)간의 공극 내에 충전시켜, 내부 전극부(3a) 및 다이오드 칩(2)의 외주면을 제1 피복 부재(5)로 수지 밀봉한 후, 도 4의 (e)에 도시한 바와 같이, 제1 피복 부재(5)를 주지의 CMP법에 의해 평탄화 처리를 행하여, 내부 전극부(3a)의 표면과 동일 평면으로 하여 내부 전극부(3a)를 제1 피복 부재(5)로부터 노출시킨다.
웨이퍼 분할 공정으로서는, 도 4의 (f)에 도시한 바와 같이, 웨이퍼(W)의 제2 주면(A2)측을, 예를 들어 그라인더 등에 의해 기계적 연삭을 행하여, 개개의 다이오드 칩(2)으로 분할함과 함께 원하는 두께로 조정한다. 이 웨이퍼(W)의 연삭은 홈(G)에 충전된 제1 피복 부재(5)가 노출될 정도로 얇게 할 필요가 있다. 예를 들어 본 실시 형태에서는 홈(G)이 250㎛의 두께이기 때문에, 다이오드 칩(2)의 두께가 200㎛가 될 때까지 연삭한다. 이에 의해 웨이퍼(W)는 개개의 다이오드 칩(2)으로 분할된다.
제2 피복 부재 형성 공정으로서는, 우선 도 4의 (g)에 도시한 바와 같이, 웨이퍼(W)의 제2 주면(A2)을 상향으로 하여, 다이오드 칩(2)의 제2 주면(A2) 및 제1 피복 부재(5)의 표면에 제2 피복 부재(6), 예를 들어 백색의 현상형 솔더 레지스트를 형성하고, 이 제2 피복 부재(6)의 표면 상에 소정 패턴을 갖는 제2 마스크(M2)를 설치한다.
그 후, 도 4의 (h)에 도시한 바와 같이, 제2 마스크(M2)를 마스크로 하여 주지의 포토리소그래피법에 의해 제2 피복 부재(6)를 노광ㆍ현상하여, 제2 피복 부재(6)에 애노드 전극(4)의 내부 전극부(4a)를 형성하기 위한 제2 구멍(H2)을 형성하여, 다이오드 칩(2)의 제2 주면(A2)의 일부를 각각 노출시킨다. 제2 구멍(H2)은 내부 전극부(4a)와의 밀착성을 향상시키기 위하여, 다이오드 칩(2)측의 저부가 좁고, 상방의 개구 단부측이 넓은 테이퍼 형상으로 형성된다. 이 테이퍼 형상의 제2 구멍(H2)은, 제2 피복 부재(6)에 입사하는 광 레이저의 강도를 제2 주면(A2)측으로 진행함에 따라서 약해지도록 조정함으로써 형성된다.
이어서, 제2 전극 형성 공정으로서, 우선 제2 구멍(H2) 내에 노출된 다이오드 칩(2)의 제2 주면(A2)의 표면 부분 및 제2 피복 부재(6)의 표면에, 제2 시드층(S2)을, 예를 들어 주지의 스퍼터링법, 증착법, 무전해 도금법 등에 의해 성막한다. 이 제2 시드층(S2)은, 예를 들어 애노드 전극(4)의 내부 전극부(4a)의 재질에 맞추어 임의로 선정하는 것이 가능하며, 본 실시 형태에서는 구리(Cu)로 이루어진다.
이어서, 도 5의 (i)에 도시한 바와 같이, 제2 시드층(S2) 상에 제2 레지스트(R2)를 설치하고, 그 제2 레지스트(R2) 상에 소정 패턴을 갖는 제3 마스크(M3)를 설치한다. 이 제2 레지스트(R2)는, 제2 피복 부재(6)와는 다른 재질의 레지스트이어야 한다. 이것은 제2 레지스트(R2)를 박리할 때에 제2 피복 부재(6)가 동시에 박리되지 않도록 하기 위해서이다.
이어서, 도 5의 (j)에 도시한 바와 같이, 제3 마스크(M3)를 마스크로 하여 주지의 포토리소그래피법에 의해 제2 레지스트(R2)를 노광ㆍ현상하여, 제2 레지스트(R2)에 애노드 전극(4)의 외부 전극부(4b)를 형성하기 위한 제3 구멍(H3)을 형성한다. 이 제3 구멍(H3)의 형성시에, 제2 구멍(H2) 내의 제2 레지스트(R2)가 제거되고, 애노드 전극(4)의 내부 전극부(4a)를 형성하기 위한 제2 구멍(H2)과 외부 전극부(4b)를 형성하기 위한 제3 구멍(H3)은 연통된다.
그 후, 제2 구멍(H2) 및 제3 구멍(H3) 내에, 주지의 전해 구리 도금법에 의해 구리를 충전한 후, 주지의 CMP법에 의해 평탄화 처리를 행하여, 제3 구멍(H3) 내의 구리 표면을 제2 레지스트(R2)와 동일 평면에 형성한다. 이에 의해, 제2 구멍(H2) 내에 애노드 전극(4)의 내부 전극부(4a)가, 또한 제3 구멍(H3) 내에 애노드 전극(4)의 외부 전극부(4b)가 동시에 형성된다.
그리고, 도 5의 (k)에 도시한 바와 같이, 제2 레지스트(R2)를 박리한 후, 애노드 전극(4)의 외부 전극부(4b)를 마스크로 하여 인접하는 외부 전극부(4a)간의 제2 시드층(S2)을 습식 에칭법에 의해 제거하여, 인접하는 다이오드 칩(2)의 애노드 전극(4)을 각각 전기적으로 분리한다. 이 공정에 의해 다이오드 칩(2)의 제2 주면에 애노드 전극(4)이 각각 형성되게 된다. 또한, 제2 시드층(S2)의 에칭은, 제1 시드층(S1)과 마찬가지로 습식 에칭법에 한정되는 것이 아니며, 건식 에칭법이어도 된다.
제1 외부 전극 형성 공정은, 우선 도 5의 (l)에 도시한 바와 같이, 캐소드 전극(4)의 내부 전극부(3a)측을 상향(다이오드 칩(2)의 제1 주면(A1)을 상향)으로 하여, 제1 피복 부재(5) 및 캐소드 전극(3)의 내부 전극부(3a) 상에 제3 레지스트(R3)를 설치하고, 그 제3 레지스트(R3) 상에 소정 패턴을 갖는 제4 마스크(M4)를 설치한다.
이어서, 도 6의 (m)에 도시한 바와 같이, 제4 마스크(M4)를 마스크로 하여 주지의 포토리소그래피법에 의해 제3 레지스트(R3)를 노광ㆍ현상하여, 제3 레지스트(R3)에 캐소드 전극(3)의 외부 전극부(3b)를 형성하기 위한 제4 구멍(H4)을 형성하여, 캐소드 전극(3)의 내부 전극부(3a)의 표면을 각각 노출시킨다.
그 후, 제4 구멍(H4) 내에, 주지의 전해 구리 도금법에 의해 구리를 충전한 후, 주지의 CMP법에 의해 평탄화 처리를 행하여, 제4 구멍(H4) 내의 구리 표면을 제3 레지스트(R3)와 동일 평면에 형성한다. 이에 의해, 캐소드 전극(3)의 내부 전극부(3a) 표면에 외부 전극부(3b)가 각각 형성된다.
그리고, 도 6의 (n)에 도시한 바와 같이, 제3 레지스트(R3)를 박리함으로써 내부 전극부(3a)와 외부 전극부(3b)를 갖는 캐소드 전극(3)이 형성되게 된다.
개별 조각화 공정은, 도 6의 (o)에 도시한 바와 같이, 인접하는 캐소드 및 애노드 전극(3, 4)간의 제1 피복 부재(5) 및 제2 피복 부재(6)를, 예를 들어 블레이드(B)에 의해 개별적으로 절단 분리함으로써, 도 1 및 도 2에 도시하는 표면 실장형 다이오드(1)가 제조되게 된다. 또한, 블레이드(B)는 인접하는 캐소드 및 애노드 전극(3, 4)의 외부 전극부(3b, 4b)간의 폭과 동일 폭이면 외부 전극부에 흠집을 내기 때문에, 외부 전극부간의 폭보다 좁은 폭의 것을 사용한다.
전극 도금 공정은, 도 2에 도시한 바와 같이, 개별 조각화한 표면 실장형 다이오드(1)의 캐소드 및 애노드 전극(3, 4)의 외부 전극부(3b, 4b)의 표면에, 예를 들어 주지의 배럴 도금법에 의해 도금막(7)을 각각 형성한다.
또한, 도금막(7)은, 본 실시 형태에서는 표면 실장형 다이오드(1)를 개별 조각화한 후에, 도금막을 형성하고 있지만, 개별 조각화 공정을 행하기 전에 도금막을 형성하는 것도 가능하다. 또한, 절단 분리시에 발생하는 제1 및 제2 피복 부재(5, 6)의 측면과 캐소드 및 애노드 전극(3, 4)의 외부 전극부(3b, 4b)의 측면의 단차에 의해, 회로 기판에의 실장에 있어서 땜납 불량의 우려가 있는 경우에는, 도금막(7)의 두께로 조정함으로써 편평하게 하는 것이나, 혹은 외부 전극부(3b, 4b)의 측면이 제1 및 제2 피복 부재(5, 6)의 측면에 대하여 약간 외측에 위치하도록 형성하는 것도 가능하다.
상기 제1 실시 형태의 표면 실장형 다이오드에 따르면, 애노드 전극(4)의 내부 전극부(4a)가, 캐소드 전극(3)의 내부 전극부(3a)를 피복하는 흑색의 제1 피복 부재(5)와 다른 백색의 제2 피복 부재(6)로 피복되어 있다. 그로 인해, 외관상, 백색측이 애노드 전극(4), 흑색측이 캐소드 전극(3)으로서 용이하게 극성의 식별이 가능하다. 또한, 캐소드 전극(3)의 외부 전극부(3b)와 애노드 전극(4)의 외부 전극부(4b)가 동일한 두께로 형성되어 있다. 그로 인해, 회로 기판에의 실장에 있어서, 캐소드 전극(3) 및 애노드 전극(4)에 대한 땜납층이 동일 면적으로 되어, 칩 기립을 방지할 수 있다.
본 실시예는 상기 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경하여 실시할 수 있는 것은 물론이다.
예를 들어, 상기 실시 형태에서는 애노드 전극(4)의 내부 전극부(4a)와 외부 전극부(4b)를 동일 공정에서 형성하였지만, 다른 공정에서 형성하여도 된다. 즉, 상기 실시 형태의 도 4의 (h)의 제2 시트층(S2)을 형성하는 공정 후, 도 7의 (a)에 도시한 바와 같이, 제2 구멍(H2) 내에 구리를 충전하고, 평탄화 처리하여 내부 전극부(4a)를 형성한다. 이어서, 도 7의 (b)에 도시한 바와 같이, 내부 전극부(4a) 및 제2 피복 부재(6)의 제2 시드층(S2) 상에 제2 레지스트(R2)를 설치하고, 그 제2 레지스트(R2) 상에 소정 패턴을 갖는 제3 마스크(M3)를 설치한다.
이어서, 도 7의 (c)에 도시한 바와 같이, 제3 마스크(M3)를 마스크로 하여 주지의 포토리소그래피법에 의해 제2 레지스트(R2)를 노광ㆍ현상하여, 제2 레지스트(R2)에 애노드 전극(4)의 외부 전극부(4b)를 형성하기 위한 제3 구멍(H3)을 형성하여, 애노드 전극(4)의 내부 전극부(4a) 및 그 근방의 제2 피복 부재(6) 부분을 노출시킨다.
그 후, 제3 구멍(H3) 내에, 주지의 전해 구리 도금법에 의해 구리를 충전한 후, 주지의 CMP법에 의해 평탄화 처리를 행하여, 제3 구멍(H3) 내의 구리 표면을 제2 레지스트(R2)와 동일 평면에 형성한다. 이에 의해, 내부 전극부(4a)의 표면에 애노드 전극(4)의 외부 전극부(4b)가 형성된다. 이어서, 상기 실시 형태의 도 5의 (k) 이후의 공정을 행한다.
또한, 본 발명은 상기 실시 형태의 PN 접합형 다이오드에 한정되는 것이 아니며, PIN형, 쇼트키 접합형, 제너형 등의 다이오드에 대해서도 적용 가능하다.
1: 표면 실장형 다이오드
2: 다이오드 칩
3: 캐소드 전극
4: 애노드 전극
5: 제1 피복 부재
6: 제2 피복 부재
7: 도금막

Claims (8)

  1. 표면 실장형 다이오드로서,
    서로 대향하는 제1 및 제2 주면을 갖는 다이오드 칩과,
    상기 제1 주면 표면에 설치된 제1 내부 전극부와 상기 제1 내부 전극부의 표면에 설치된 제1 외부 전극부를 갖는 캐소드 전극과,
    상기 제2 주면 표면에 설치된 제2 내부 전극부와 당해 제2 내부 전극부의 표면에 설치되고, 또한 상기 캐소드 전극의 제1 외부 전극부와 동일한 두께의 제2 외부 전극부를 갖는 애노드 전극과,
    상기 제1 내부 전극부 및 상기 제2 내부 전극부 중 어느 한쪽의 내부 전극부의 외주면 및 상기 다이오드 칩의 외주면을 피복하는 제1 피복 부재와,
    상기 제1 내부 전극부 및 상기 제2 내부 전극부 중 다른쪽의 상기 내부 전극부의 외주면을 피복하고, 상기 제1 피복 부재와 다른 색을 갖는 제2 피복 부재를 구비하는 것을 특징으로 하는 표면 실장형 다이오드.
  2. 제1항에 있어서,
    상기 캐소드 전극 및 상기 애노드 전극 중 다른쪽의 상기 내부 전극부는, 상기 다이오드 칩측의 폭이 상기 외부 전극부측의 폭보다도 좁은 테이퍼 형상을 갖는 것을 특징으로 하는 표면 실장형 다이오드.
  3. 제1항에 있어서,
    상기 제1 피복 부재가 흑색의 열경화성 수지로 이루어지고, 상기 제2 피복 부재가 백색 레지스트로 이루어지는 것을 특징으로 하는 표면 실장형 다이오드.
  4. 제2항에 있어서,
    상기 제1 피복 부재가 흑색의 열경화성 수지로 이루어지고, 상기 제2 피복 부재가 백색 레지스트로 이루어지는 것을 특징으로 하는 표면 실장형 다이오드.
  5. 표면 실장형 다이오드의 제조 방법으로서,
    서로 대향하는 제1 및 제2 주면을 갖는 웨이퍼의 상기 제1 주면 표면에, 서로 간격을 두고 캐소드 전극 및 애노드 전극의 한쪽의 제1 내부 전극부를 복수 형성하는 제1 내부 전극 형성 공정과,
    인접하는 상기 내부 전극부간의 상기 웨이퍼 부분에 홈을 각각 형성하는 홈 형성 공정과,
    인접하는 상기 제1 내부 전극부간 및 상기 홈 내에 제1 피복 부재를 형성하는 제1 피복 부재 형성 공정과,
    상기 웨이퍼의 상기 제2 주면측의 부분을 제거하여 개개의 다이오드 칩으로 분리하는 웨이퍼 분리 공정과,
    상기 다이오드 칩의 상기 제2 주면 표면 및 상기 제1 피복 부재 표면에, 상기 제2 주면의 일부를 노출시키는 구멍을 갖고, 또한 상기 제1 피복 부재와 다른 색의 제2 피복 부재를 형성하는 제2 피복 부재 형성 공정과,
    상기 제2 피복 부재의 구멍 내에 상기 캐소드 전극 및 상기 애노드 전극 중 다른쪽의 제2 내부 전극부를 각각 형성하는 제2 내부 전극부 형성 공정과,
    상기 제2 내부 전극부의 표면에 제2 외부 전극부를 각각 형성하는 제2 외부 전극 형성 공정과,
    상기 제1 내부 전극 상에 상기 제2 외부 전극부와 동일한 두께를 갖는 제1 외부 전극부를 각각 형성하는 제1 외부 전극 형성 공정과,
    인접하는 상기 다이오드 칩간의 상기 제1 및 제2 피복 부재를 절단하여 개개의 표면 실장형 다이오드로 개별 조각화하는 개별 조각화 공정을 포함하는 것을 특징으로 하는 표면 실장형 다이오드의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 내부 전극 형성 공정과 상기 제2 외부 전극 형성 공정이 동일 공정에 의해 행해지는 것을 특징으로 하는 표면 실장형 다이오드의 제조 방법.
  7. 제5항에 있어서,
    상기 제2 내부 전극부는, 상기 다이오드 칩 측의 폭이 상기 제2 외부 전극부측의 폭보다도 좁은 테이퍼 형상으로 형성되는 것을 특징으로 하는 표면 실장형 다이오드의 제조 방법.
  8. 제6항에 있어서,
    상기 제2 내부 전극부는, 상기 다이오드 칩 측의 폭이 상기 제2 외부 전극부측의 폭보다도 좁은 테이퍼 형상으로 형성되는 것을 특징으로 하는 표면 실장형 다이오드의 제조 방법.
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