CN112151439A - 晶圆及其制作方法、半导体器件 - Google Patents

晶圆及其制作方法、半导体器件 Download PDF

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Abstract

本公开是关于一种晶圆及其制作方法、半导体器件,所述晶圆制作方法包括:提供晶圆本体,所述晶圆本体上设置有用于切割的切割道;在所述切割道的侧部形成止裂硅通孔,所述硅通孔内填充有保护材料。通过在切割道两侧设置填充有保护材料的止裂硅通孔,在进行晶圆切割时,防止切割应力对晶粒区造成破坏,通过止裂硅通孔能够有效地减小切割道的宽度,有利于切割道的微缩,提高晶圆的有效利用率。

Description

晶圆及其制作方法、半导体器件
技术领域
本公开涉及半导体技术领域,具体而言,涉及一种晶圆及其制作方法、半导体器件。
背景技术
随着技术的发展和进步,集成电路芯片的集成度越来越高,单层芯片已无法满足使用需求,多层堆叠式芯片的应用越来越广泛,堆叠式芯片通过多层堆叠的晶圆切割得到。
多层堆叠的晶圆包括晶粒区和切割区,在切割切割区时,由于切割应力等的影响可能导致晶粒区损坏,为了保证在切割时不损坏晶粒区,通常会设置较大面积的切割区,切割区面积过大导致晶圆的有效利用率降低进而导致芯片成本升高。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种晶圆及其制作方法、半导体器件,进而至少在一定程度上克服由于相关技术中晶圆切割区面积较大,导致的晶圆有效利用率低的问题。
根据本公开的第一方面,提供一种晶圆制作方法,所述晶圆制作方法包括:
提供一晶圆本体,所述晶圆本体上设置有用于切割的切割道;
在所述切割道的侧部形成止裂硅通孔,所述硅通孔内填充有保护材料。
根据本公开的一实施方式,所述在所述切割道的侧部形成止裂硅通孔,包括:
在所述晶圆本体的第一面所述切割道的侧部形成盲孔;
在所述盲孔内填充保护材料;
对所述晶圆本体的第二面进行减薄,直至暴露所述盲孔,所述第二面和所述第一面相对。
根据本公开的一实施方式,所述在所述切割道的侧部形成止裂硅通孔,包括:
在第一晶圆本体上切割道侧部形成第一止裂硅通孔;
在所述第一止裂硅通孔内填充保护材料;
在第二晶圆本体上切割道侧部和第一止裂硅通孔对应的位置形成第二止裂硅通孔,所述第一晶圆本体和所述第二晶圆本体堆叠设置;
在所述第二止裂硅通孔填充所述保护材料。
根据本公开的一实施方式,在所述切割道的侧部形成止裂硅通孔,包括:
在所述切割道延伸方向的两侧形成止裂硅通孔。
根据本公开的一实施方式,所述止裂硅通孔包括连续分布的硅通孔或者离散分布的硅通孔。
根据本公开的一实施方式,所述切割道的一侧形成有多行止裂硅通孔。
根据本公开的一实施方式,所述止裂硅通孔的宽度为2微米-20微米,所述止裂硅通孔的深度为15微米-150微米。
根据本公开的一实施方式,所述保护材料包括:铜、钨、铝、钽、钛、氮化钽、氮化钛、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯中的一种或多种。
根据本公开的一实施方式,所述止裂硅通孔中设置有气隙孔。
根据本公开的第二方面,提供一种晶圆,所述晶圆包括:
晶圆本体,所述晶圆本体上设置有用于切割的切割道;
止裂硅通孔,设于所述切割道的侧部,所述止裂硅通孔内填充有保护材料。
根据本公开的一实施方式,所述止裂硅通孔形成于所述切割道延伸方向的两侧。
根据本公开的一实施方式,所述止裂硅通孔包括连续分布的硅通孔或者离散分布的硅通孔。
根据本公开的一实施方式,所述切割道的一侧形成有多行止裂硅通孔。
根据本公开的一实施方式,所述止裂硅通孔的宽度为2微米-20微米,所述止裂硅通孔的深度为15微米-150微米。
根据本公开的一实施方式,所述保护材料包括:铜、钨、铝、钽、钛、氮化钽、氮化钛、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯中的一种或多种。
根据本公开的一实施方式,所述止裂硅通孔中设置有气隙孔。
根据本公开的第三方面,提供一种半导体器件,所述半导体器件包括多层上所述的晶圆,多层所述晶圆堆叠设置。
本公开提供的晶圆制作方法,通过在切割道两侧设置填充有保护材料的止裂硅通孔,在进行晶圆切割时,防止切割应力对晶粒区造成破坏,通过止裂硅通孔能够有效地减小切割道的宽度,有利于切割道的微缩,提高晶圆的有效利用率。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本公开示例性实施方式提供的第一种晶圆制作方法的流程图。
图2为本公开示例性实施方式提供的第二种晶圆制作方法的流程图。
图3为本公开示例性实施方式提供的第三种晶圆制作方法的流程图。
图4为本公开示例性实施方式提供的一种晶圆的俯视示意图。
图5为本公开示例性实施方式提供的一种晶圆的剖视示意图。
图6至图9为本公开示例性实施方式提供的一种止裂硅通孔形成工艺图。
图10至图11为本公开示例性实施方式提供的另一种止裂硅通孔形成工艺图。
图12为本公开示例性实施方式提供的一种止裂硅通孔分布示意图。
图13为本公开示例性实施方式提供的一种止裂硅通孔的示意图。
图14为本公开示例性实施方式提供的另一种止裂硅通孔分布示意图。
图中:
100、晶圆本体;110、晶粒;120、切割道;200、止裂硅通孔;210、盲孔;230、第一止裂硅通孔;240、第二止裂硅通孔;250、气隙孔;20、保护材料层;300、第一晶圆本体;400、第二晶圆本体。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本发明将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等;用语“第一”、“第二”和“第三”等仅作为标记使用,不是对其对象的数量限制。
本示例实施方式中首先提供了一种晶圆制作方法,如图1所示,该晶圆制作方法可以包括如下步骤:
步骤S110,提供一晶圆本体100,所述晶圆本体100上设置有用于切割的切割道120;
步骤S120,在所述切割道120的侧部形成止裂硅通孔200,所述硅通孔内填充有保护材料。
本公开实施例提供的晶圆制作方法,通过在切割道120两侧设置填充有保护材料的止裂硅通孔200,在进行晶圆切割时,防止切割应力对晶粒区110造成破坏,通过止裂硅通孔200能够有效地减小切割道120的宽度,有利于切割道120的微缩,提高晶圆的有效利用率。
在步骤S110中,晶圆本体100可以被划分为切割道120和晶粒区110,切割时切割刀作用于切割道120,晶粒区110被保留。晶圆本体100可以包括硅外延片、绝缘层上硅等硅衬底,也可以为GaN等其他半导体材料的衬底,而且所述衬底可以是本征半导体衬底,或者N型掺杂或者P型掺杂的半导体衬底,本公开实施例中对此不做限定。衬底上可以设有介质层,介质层的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或多种。在具体实施时,可以通过化学气相沉积、原子层沉积等方法形成所述介质层。可以理解的是,所述介质层可以为一层绝缘材料层,也可以是多层相同或不同的绝缘材料层层叠而成。
在本公开实施例提供的一种可行的实施方式中,如图2所示,步骤S120可以包括:
步骤S210,在所述晶圆本体100的第一面所述切割道120的侧部形成盲孔210;
步骤S220,在所述盲孔210内填充保护材料;
步骤S230,对所述晶圆本体100的第二面进行减薄,直至暴露所述盲孔210,所述第二面和所述第一面相对。
在步骤S210中,如图6所示,在所述晶圆本体100的第一面所述切割道120的侧部形成盲孔210。其中,可以通过干法刻蚀、湿法刻蚀、激光刻蚀或者干湿结合刻蚀的方式形成盲孔210。比如,干法刻蚀可以是反应离子刻蚀或者感应耦合等离子体刻蚀,湿法刻蚀可以是氢氟酸溶液、氢氟酸缓冲蚀刻液或氢氧化钾溶液、TMAH溶液刻蚀。盲孔210位于切割道120的侧部,盲孔210的截面可以是矩形或者梯形。
需要说明的是,可以通过光刻胶定义盲孔210的位置,在晶圆本体100的第一面涂覆光刻胶,通过相应的掩膜板进行曝光,将掩膜板的图案转移到光刻胶层上;通过显影,使光刻胶层暴露出待开设止裂硅通孔200的区域;通过刻蚀形成盲孔210。
在步骤S220中,如图7所示,可以在所述盲孔210内填充保护材料。保护材料可以是铜、钨、铝、钽、钛、氮化钽和氮化钛等导电材料中的一种或者多种,此时在填充保护材料可以先在盲孔210壁以及晶圆本体100的第一面形成绝缘层。比如可以通过化学气相沉积、物理气相沉积或者热生长的方式形成绝缘层。将上述导电材料填充于盲孔210中,比如通过电镀的方式将上述导电材料填充于盲孔210中。首先在绝缘层上沉积晶种层,在晶种层上电镀填充金属保护层。在电镀过程中,会在晶圆本体100的第一面上形成金属层,需要将该金属层移除,比如通过刻蚀或者化学机械抛光移除该金属层。
当填充材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯等中的一种或多种时,可以通过化学气相沉积、物理气相沉积或者热生长的方式填充保护材料。与此同时,如图7所示,会在晶圆本体100的第一表面形成保护材料层20,此时可以根据实际需求移除或者不移除保护材料层20。进一步的,如图13所示,填充于盲孔210内的保护材料之间可以设置有气隙孔250。
在步骤S230中,如图9所示,对所述晶圆本体100的第二面进行减薄,直至暴露所述盲孔210。可以通过刻蚀或者化学机械抛光对晶圆本体100的第二面进行减薄,其中,晶圆本体100的第二面和所述第一面相对,比如,晶圆本体100第一面可以是晶圆本体100的背面,则第二面为晶圆本体100的正面。
在本公开实施例提供的一种可行的实施方式中,如图3所示,步骤S120可以包括:
步骤S310,在第一晶圆本体300上切割道120侧部形成第一止裂硅通孔230;
步骤S320,在所述第一止裂硅通孔230内填充保护材料;
步骤S330,在第二晶圆本体400上切割道120侧部和第一止裂硅通孔230对应的位置形成第二止裂硅通孔240,所述第一晶圆本体300和所述第二晶圆本体400堆叠设置;
步骤S340,在所述第二止裂硅通孔240填充所述保护材料。
在步骤S310中,如图10所示,可以在第一晶圆本体300上切割道120侧部形成第一止裂硅通孔230。在多层晶圆堆叠的情况下,通过在每层晶圆本体上先形成盲孔210,填充后再对晶圆本体100进行减薄,然后键合多层晶圆,工艺复杂。因此可以采用先形成双层堆叠结构,然后再分别在每层晶圆本体100上形成止裂硅通孔,能够简化制作工艺,提高生产效率。比如,该堆叠结构包括堆叠设置的第一晶圆本体300和第二晶圆本体400,可以在第一晶圆本体300的表面形成第一止裂硅通孔230,暴露出第二晶圆400,对第一止裂硅通孔230进行填充;然后在第二晶圆本体400表面和第一止裂硅通孔230对应的位置形成第二止裂硅通孔240,暴露出第一切割硅通孔230,对第二切割硅通孔240进行填充,省去了减薄步骤,简化了制作工艺。
其中,可以通过干法刻蚀、湿法刻蚀、激光刻蚀或者干湿结合刻蚀的方式形成第一止裂硅通孔230。比如,干法刻蚀可以是反应离子刻蚀或者感应耦合等离子体刻蚀,湿法刻蚀可以是氢氟酸溶液、氢氟酸缓冲蚀刻液或氢氧化钾溶液、TMAH溶液刻蚀。第一止裂硅通孔230位于切割道120的侧部,第一止裂硅通孔230的截面可以是矩形或者梯形。
需要说明的是,可以通过光刻胶定义第一止裂硅通孔230的位置,在第一晶圆本体300的表面涂覆光刻胶,通过相应的掩膜板进行曝光,将掩膜板的图案转移到光刻胶层上;通过显影,使光刻胶层暴露出待开设止裂硅通孔200的区域;通过刻蚀形成第一止裂硅通孔230。
在步骤S320中,可以在所述第一止裂硅通孔230内填充保护材料。保护材料可以是铜、钨、铝、钽、钛、氮化钽和氮化钛等导电材料中的一种或者多种,此时在填充保护材料可以先在第一止裂硅通孔230壁以及晶圆本体100的表面形成绝缘层。比如可以通过化学气相沉积、物理气相沉积或者热生长的方式形成绝缘层。将上述导电材料填充于第一止裂硅通孔230中,比如通过电镀的方式将上述导电材料填充于第一止裂硅通孔230中。首先在绝缘层上沉积晶种层,在晶种层上电镀填充金属保护层。在电镀过程中,会在晶圆本体100的表面上形成金属层,需要将该金属层移除,比如通过刻蚀或者化学机械抛光移除该金属层。
当填充材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯等中的一种或多种时,可以通过化学气相沉积、物理气相沉积或者热生长的方式填充保护材料。与此同时会在第一晶圆本体300的表面形成保护材料层20,此时可以根据实际需求移除或者不移除保护材料层20。进一步地,填充于第一止裂硅通孔230内的保护材料之间可以设置有气隙孔250。
在步骤S330中,如图11所示,可以在第二晶圆本体400上切割道120侧部和第一止裂硅通孔230对应的位置形成第二止裂硅通孔240。其中,可以通过干法刻蚀、湿法刻蚀、激光刻蚀或者干湿结合刻蚀的方式形成第二止裂硅通孔240。比如,干法刻蚀可以是反应离子刻蚀或者感应耦合等离子体刻蚀,湿法刻蚀可以是氢氧化钾溶液刻蚀。第二止裂硅通孔240位于切割道120的侧部,第二止裂硅通孔240的截面可以是矩形或者梯形。
需要说明的是,可以通过光刻胶定义第二止裂硅通孔240的位置,在第二晶圆本体400的表面涂覆光刻胶,通过相应的掩膜板进行曝光,将掩膜板的图案转移到光刻胶层上;通过显影,使光刻胶层暴露出待开设止裂硅通孔200的区域;通过刻蚀形成第二止裂硅通孔240。
在步骤S340中,在所述第二止裂硅通孔240填充所述保护材料,保护材料可以是铜、钨、铝、钽、钛、氮化钽和氮化钛等导电材料中的一种或者多种,此时在填充保护材料可以先在第二止裂硅通孔240壁以及晶圆本体100的表面形成绝缘层。比如可以通过化学气相沉积、物理气相沉积或者热生长的方式形成绝缘层。将上述导电材料填充于第二止裂硅通孔240中,比如通过电镀的方式将上述导电材料填充于第二止裂硅通孔240中。首先在绝缘层上沉积晶种层,在晶种层上电镀填充金属保护层。在电镀过程中,会在晶圆本体100的表面上形成金属层,需要将该金属层移除,比如通过刻蚀或者化学机械抛光移除该金属层。
当填充材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯等中的一种或多种时,可以通过化学气相沉积、物理气相沉积或者热生长的方式填充保护材料。与此同时会在第二晶圆本体400的表面形成保护材料层20,此时可以根据实际需求移除或者不移除保护材料层20。进一步的,如图13所示,填充于第二止裂硅通孔240内的保护材料之间可以设置有气隙孔250。
而对于更多层晶圆堆叠的结构,在已形成完第一止裂硅通孔230和第二止裂硅通孔240的双层堆叠结构的基础上,增加的每层晶圆均可采用先堆叠再形成止裂硅通孔的方法制作,能够简化制作工艺,提高生产效率。
如图12所示,在所述切割道120延伸方向的两侧形成止裂硅通孔200,当然在实际应用中也可以在切割道120的一侧设置止裂硅通孔200,本公开实施例并不以此为限。所述止裂硅通孔200包括连续分布的硅通孔或者离散分布的硅通孔。所述切割道120的一侧形成有多行止裂硅通孔200。所述止裂硅通孔200的宽度L为2微米-20微米,所述止裂硅通孔200的深度S为15微米-150微米。当所述切割道120一侧具有多行止裂硅通孔200时,整个硅通孔的区域的宽度L为2微米-20微米。止裂硅通孔200的宽度是指止裂硅通孔200和切割道120平行的两个侧壁之间的距离。
其中,如图14所示,切割道120一侧可以设置多行切割硅通孔200,并且多行切割硅通孔200可以在切割道120内平行设置,通过多行止裂硅通孔进一步缓解切割应力。
本公开实施例提供的晶圆制作方法,通过在切割道120两侧设置填充有保护材料的止裂硅通孔200,在进行晶圆切割时,防止切割应力对晶粒区110造成破坏,通过止裂硅通孔200能够有效地减小切割道120的宽度,有利于切割道120的微缩,提高晶圆的有效利用率,降低芯片的成本。
本示例实施方式中还提供了一种晶圆,如图4所示,所述晶圆包括晶圆本体100和止裂硅通孔200,所述晶圆本体100上设置有用于切割的切割道120;止裂硅通孔200设于所述切割道120的侧部,所述止裂硅通孔200内填充有保护材料。
本公开实施例提供的晶圆,通过在切割道120两侧设置填充有保护材料的止裂硅通孔200,在进行晶圆切割时,防止切割应力对晶粒区110造成破坏,通过止裂硅通孔200能够有效地减小切割道120的宽度,有利于切割道120的微缩,提高晶圆的有效利用率。
晶圆本体100可以被划分为切割道120和晶粒区110,切割时切割刀作用于切割道120,晶粒区110被保留。晶圆本体100可以包括硅外延片、绝缘层上硅等硅衬底,也可以为GaN等其他半导体材料的衬底,而且所述衬底可以是本征半导体衬底,或者N型掺杂或者P型掺杂的半导体衬底,本公开实施例中对此不做限定。衬底上可以设有介质层,介质层的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或多种。在具体实施时,可以通过化学气相沉积、原子层沉积等方法形成所述介质层。可以理解的是,所述介质层可以为一层绝缘材料层,也可以是多层相同或不同的绝缘材料层层叠而成。
在所述切割道120延伸方向的两侧形成止裂硅通孔200,当然在实际应用中也可以在切割道120的一侧设置止裂硅通孔200,本公开实施例并不以此为限。所述止裂硅通孔200包括连续分布的硅通孔或者离散分布的硅通孔。所述切割道120的一侧形成有多行止裂硅通孔200。所述止裂硅通孔200的宽度L为2微米-20微米,所述止裂硅通孔200的深度S为15微米-150微米。当所述切割道120一侧具有多行止裂硅通孔200时,整个硅通孔的区域的宽度L为2微米-20微米。止裂硅通孔200的宽度是指止裂硅通孔200和切割道120平行的两个侧壁之间的距离。
保护材料可以包括:铜、钨、铝、钽、钛、氮化钽、氮化钛、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯中的一种或多种。进一步的,所述止裂硅通孔200中设置有气隙孔250。
当保护材料是铜、钨、铝、钽、钛、氮化钽和氮化钛等导电材料中的一种或者多种,此时,止裂硅通孔200可以包括绝缘层和保护材料层,绝缘层位于晶圆本体100上的通孔和保护材料之间。在填充保护材料可以先在通孔壁以及晶圆本体100的第一面形成绝缘层。比如可以通过化学气相沉积、物理气相沉积或者热生长的方式形成绝缘层。将上述导电材料填充于通孔中,比如通过电镀的方式将上述导电材料填充于通孔中。首先在绝缘层上沉积晶种层,在晶种层上电镀填充金属保护层。
当填充材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯等中的一种或多种时,可以通过化学气相沉积、物理气相沉积或者热生长的方式填充保护材料。与此同时会在晶圆本体100的第一表面形成保护材料层20,此时可以根据实际需求移除或者不移除保护材料层。进一步的,填充于盲孔210内的保护材料之间可以设置有气隙孔250。
本公开实施例提供的晶圆,通过在切割道120两侧设置填充有保护材料的止裂硅通孔200,在进行晶圆切割时,防止切割应力对晶粒区110造成破坏,通过止裂硅通孔200能够有效地减小切割道120的宽度,有利于切割道120的微缩,提高晶圆的有效利用率,降低芯片成本。
本示例实施方式中还提供了一种半导体器件,该半导体器件包括多层上述的晶圆,多层所述晶圆堆叠设置。每层晶圆的切割道120的两侧设有止裂硅通孔200,多层晶圆的切割道120的位置对应,多层晶圆堆叠后,多层晶圆的切割道120在任一层晶圆上的投影重合。沿切割道120切割晶圆,获得多个堆叠的晶粒。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由所附的权利要求指出。

Claims (17)

1.一种晶圆制作方法,其特征在于,所述晶圆制作方法包括:
提供晶圆本体,所述晶圆本体上设置有用于切割的切割道;
在所述切割道的侧部形成止裂硅通孔,所述硅通孔内填充有保护材料。
2.如权利要求1所述的晶圆制作方法,其特征在于,所述在所述切割道的侧部形成止裂硅通孔,包括:
在所述晶圆本体的第一面所述切割道的侧部形成盲孔;
在所述盲孔内填充保护材料;
对所述晶圆本体的第二面进行减薄,直至暴露所述盲孔,所述第二面和所述第一面相对。
3.如权利要求1所述的晶圆制作方法,其特征在于,所述在所述切割道的侧部形成止裂硅通孔,包括:
在第一晶圆本体上切割道侧部形成第一止裂硅通孔;
在所述第一止裂硅通孔内填充保护材料;
在第二晶圆本体上切割道侧部和所述第一止裂硅通孔对应的位置形成第二止裂硅通孔,所述第一晶圆本体和所述第二晶圆本体堆叠设置;
在所述第二止裂硅通孔填充所述保护材料。
4.如权利要求1-3任一项所述的晶圆制作方法,其特征在于,在所述切割道的侧部形成止裂硅通孔,包括:
在所述切割道延伸方向的两侧形成止裂硅通孔。
5.如权利要求4所述的晶圆制作方法,其特征在于,所述止裂硅通孔包括连续分布的硅通孔或者离散分布的硅通孔。
6.如权利要求4所述的晶圆制作方法,其特征在于,所述切割道的一侧形成有多行止裂硅通孔。
7.如权利要求1所述的晶圆制作方法,其特征在于,所述止裂硅通孔的宽度为2微米-20微米,所述止裂硅通孔的深度为15微米-150微米。
8.如权利要求1所述的晶圆制作方法,其特征在于,所述保护材料包括:铜、钨、铝、钽、钛、氮化钽、氮化钛、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯中的一种或多种。
9.如权利要求8所述的晶圆制作方法,其特征在于,所述止裂硅通孔中设置有气隙孔。
10.一种晶圆,其特征在于,所述晶圆包括:
晶圆本体,所述晶圆本体上设置有用于切割的切割道;
止裂硅通孔,设于所述切割道的侧部,所述止裂硅通孔内填充有保护材料。
11.如权利要求10所述的晶圆,其特征在于,所述止裂硅通孔形成于所述切割道延伸方向的两侧。
12.如权利要求11所述的晶圆,其特征在于,所述止裂硅通孔包括连续分布的硅通孔或者离散分布的硅通孔。
13.如权利要求11所述的晶圆,其特征在于,所述切割道的一侧形成有多行止裂硅通孔。
14.如权利要求10所述的晶圆,其特征在于,所述止裂硅通孔的宽度为2微米-20微米,所述止裂硅通孔的深度为15微米-150微米。
15.如权利要求10所述的晶圆,其特征在于,所述保护材料包括:铜、钨、铝、钽、钛、氮化钽、氮化钛、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、聚酰亚胺和正硅酸乙酯中的一种或多种。
16.如权利要求15所述的晶圆,其特征在于,所述止裂硅通孔中设置有气隙孔。
17.一种半导体器件,其特征在于,包括多层如权利要求10-16任一项所述的晶圆,多层所述晶圆堆叠设置。
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* Cited by examiner, † Cited by third party
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GB2609636A (en) * 2021-08-11 2023-02-15 Ligentec Sa Stress-relief structure for photonic integrated circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395241B2 (en) * 2009-11-25 2013-03-12 Intel Corporation Through silicon via guard ring
JP5532867B2 (ja) * 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP2012256749A (ja) * 2011-06-09 2012-12-27 Disco Abrasive Syst Ltd 切削装置
CN103137584B (zh) * 2011-12-05 2015-12-16 昆山西钛微电子科技有限公司 半导体芯片的tsv封装结构及其封装方法
US20150069609A1 (en) * 2013-09-12 2015-03-12 International Business Machines Corporation 3d chip crackstop
CN203553140U (zh) * 2013-11-05 2014-04-16 昆山西钛微电子科技有限公司 晶圆级芯片tsv封装结构
CN105845559A (zh) * 2015-01-14 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
JP6640780B2 (ja) * 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
TWI637462B (zh) * 2017-11-15 2018-10-01 奕力科技股份有限公司 晶圓結構
CN109849201A (zh) * 2017-11-30 2019-06-07 北京中科镭特电子有限公司 一种晶圆劈裂装置及其方法

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