KR20210076990A - 웨이퍼들의 접합 조립체로부터 벌크 기판을 제거하기 위한 방법 - Google Patents

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KR20210076990A
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제임스 카이
머쉐드 초우드허리
코이찌 마쯔노
조한 알스메이어
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샌디스크 테크놀로지스 엘엘씨
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Abstract

제1 기판, 제1 기판 위에 놓이는 제1 반도체 디바이스들, 및 제1 반도체 디바이스들 위에 놓이는 제1 유전체 재료 층들을 포함하는 제1 웨이퍼가 제공된다. 제2 기판을 포함하는 제2 웨이퍼의 상부 표면 위에 희생 재료 층이 형성된다. 제2 반도체 디바이스들 및 제2 유전체 재료 층들은 희생 재료 층의 상부 표면 위에 형성된다. 제2 웨이퍼는, 제2 유전체 재료 층들이 제1 유전체 재료 층들과 대면하도록 제1 웨이퍼에 부착된다. 복수의 공극들이 제2 기판을 통해 형성된다. 희생 재료 층은 복수의 공극들을 통해 희생 재료 층의 재료를 에칭하는 에천트를 제공함으로써 제거된다. 기판은 희생 재료 층의 제거 시에 제1 웨이퍼, 제2 반도체 디바이스들, 및 제2 유전체 재료 층들을 포함하는 접합 조립체로부터 분리된다.

Description

웨이퍼들의 접합 조립체로부터 벌크 기판을 제거하기 위한 방법
관련 출원
본 출원은 2019년 5월 10일자로 출원된 미국 정규 특허 출원 제16/409,593호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 디바이스들의 분야에 관한 것이며, 특히 웨이퍼들의 접합 조립체로부터 벌크 기판(bulk substrate)을 제거하는 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 디바이스는 논문[T. Endoh et al., titled "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 발명의 일 실시예에 따르면, 반도체 구조물을 형성하는 방법은 제1 기판, 제1 기판 위에 놓이는 제1 반도체 디바이스들, 및 제1 반도체 디바이스들 위에 놓이는 제1 유전체 재료 층들 및 제1 금속 접합 패드들을 포함하는 제1 웨이퍼를 제공하는 단계, 제2 기판을 포함하는 제2 웨이퍼의 상부 표면 위에 희생 재료 층을 형성하는 단계, 희생 재료 층의 상부 표면 위에 제2 반도체 디바이스들, 제2 유전체 재료 층들 및 제2 금속 접합 패드들을 형성하는 단계, 제2 유전체 재료 층들이 제1 유전체 재료 층들과 대면하고 제1 접합 패드들이 제2 접합 패드들에 접합되도록 제2 웨이퍼를 제1 웨이퍼에 부착하는 단계, 복수의 공극들을, 복수의 공극들 아래에 희생 재료 층의 표면들이 물리적으로 노출되도록, 제2 기판을 통해 형성하는 단계, 및 복수의 공극들을 통해 희생 재료 층의 재료를 에칭하는 에천트를 제공함으로써 희생 재료 층을 제거하는 단계를 포함하고, 제2 기판은 희생 재료 층의 제거 시에 제1 웨이퍼, 제2 반도체 디바이스들, 제2 접합 패드들, 및 제2 유전체 재료 층들을 포함하는 접합 조립체로부터 분리된다.
도 1a는 본 발명의 일 실시예에 따른 제1 웨이퍼에 제공될 수 있는 제1 다이의 수직 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 도 1a의 복수의 제1 다이를 포함할 수 있는 제1 웨이퍼의 수직 단면도이다.
도 1c는 도 1b의 제1 웨이퍼의 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 제2 웨이퍼에 제공될 수 있는 제2 다이의 수직 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 도 2a의 복수의 제2 다이를 포함할 수 있는 제2 웨이퍼의 수직 단면도이다.
도 2c는 도 2b의 제2 웨이퍼의 평면도이다.
도 3은 본 발명의 일 실시예에 따른, 제2 기판을 제1 기판에 접합하기 전 제1 웨이퍼 및 제2 웨이퍼를 포함하는 예시적인 구조물의 사시도이다.
도 4는 본 발명의 일 실시예에 따른, 제2 기판을 제1 기판에 접합한 후 제1 웨이퍼와 제2 웨이퍼의 접합 조립체를 포함하는 예시적인 구조물의 사시도이다.
도 5a는 본 발명의 제1 실시예에 따른 웨이퍼의 제2 기판을 통해 연장되는 공극들로서 트렌치들을 형성한 후 접합 조립체의 제1 구성의 사시도이다.
도 5b는 도 5a의 접합 조립체의 제1 구성의 수직 단면도이다.
도 5c는 도 5a 및 도 5b의 접합 조립체의 제1 구성의 평면도이다.
도 6은 본 발명의 제1 실시예에 따른, 희생 재료 층을 제거하고 제2 기판으로부터 도출된 기판 재료 스트립들을 분리한 후 접합 조립체의 제1 구성의 사시도이다.
도 7a는 본 발명의 제2 실시예에 따른 웨이퍼의 제2 기판을 통해 연장되는 공극들로서 트렌치들을 형성한 후 접합 조립체의 제2 구성의 사시도이다.
도 7b는 도 7a의 접합 조립체의 제2 구성의 수직 단면도이다.
도 7c는 도 7a 및 도 7b의 접합 조립체의 제2 구성의 평면도이다.
도 8은 본 발명의 제2 실시예에 따른, 희생 재료 층을 제거하고 제2 기판으로부터 도출된 기판 재료 스트립들을 분리한 후 접합 조립체의 제2 구성의 사시도이다.
도 9는 본 발명의 일 실시예에 따른, 도 6의 프로세싱 단계들 후 또는 도 8의 프로세싱 단계들 후 제공되는 접합 조립체 내에 존재하는 접합 다이의 수직 단면도이다.
도 10은 본 발명의 일 실시예에 따른, 외부 접합 패드들, 솔더 재료 부분들, 및 접합 와이어들의 형성 후 접합 다이의 수직 단면도이다.
고성능 반도체 칩들은, 메모리 다이들을 포함하는 제1 웨이퍼와 지지 다이들을 포함하는 제2 웨이퍼 사이의 웨이퍼 접합을 사용함으로써 제공될 수 있는데, 지지 다이들은 메모리 다이들의 각각의 메모리 다이를 동작시키도록 구성된 로직 디바이스들을 포함하는 다이들이다. 제1 웨이퍼가 제2 웨이퍼에 접합되는 그러한 경우에, 2개의 웨이퍼들 중 하나의 웨이퍼의 벌크 기판은, 기판 접촉 비아 구조물들이 나중에 관통하여 형성될 더 얇은 층을 제공하기 위해 제거될 필요가 있다. 전형적으로 벌크 기판을 박화하기 위해 그라인딩이 사용된다. 그러나, 그라인딩은 전형적으로 500 마이크로미터 내지 1 mm 범위의 두께를 가질 수 있는 기판 재료의 두꺼운 층의 제거를 수반한다. 이와 같이, 그라인딩은 시간 소모적이고, 고비용이며, 제거 및 관리가 곤란한 미세 입자들을 생성한다. 따라서, 2개의 웨이퍼들의 접합 조립체로부터 벌크 기판을 제거하는 더욱 경제적인 방법이 요구된다.
위에서 논의된 바와 같이, 본 발명은 웨이퍼들의 접합 조립체로부터 벌크 기판을 제거하는 방법에 관한 것이며, 그의 다양한 실시예들이 본 명세서에서 상세히 논의된다.
도면은 축척대로 도시되지 않는다. 요소들이 중복되지 않는다는 것이 명백히 설명되거나 명확하게 그와 다르게 지시되지 않는 한, 요소의 하나의 인스턴스가 예시되는 경우, 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 다르게 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제1 표면과 제2 표면은 제2 표면이 제1 표면 위에 놓이거나 또는 그 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 후속하는 수직 평면이 존재하는 경우, 서로 "수직으로 일치"한다. 실질적으로 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직 평면은 수직 방향 또는 실질적으로 수직 방향을 따라 직선형이고, 수직 방향 또는 실질적으로 수직 방향에 대해 수직인 방향을 따르는 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상부 표면들을 포함하는 제1 수평 평면(즉, 기판의 상부 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하부 표면들을 포함하는 제2 수평 평면 사이의 일반 영역에 대응하는 레벨을 지칭한다. 본 명세서에서 사용되는 바와 같이, "관통 스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정들은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 기판 상에 제조된 집적 회로들, 예컨대, 메모리 디바이스를 위한 드라이버 회로들을 포함할 수 있다.
본 발명의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀이 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀 위에 위치된다.
대체적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩 (또는 "칩") 또는, 예를 들어, 플립 칩 접합 또는 다른 칩 대 칩 접합에 의해 전체에 걸쳐서 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 리포트할 수 있는 최소 단위다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 내부의 평면들의 총 수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이들은 단일 소거 동작에 의해 소거될 수 있는 최소 단위이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이들은 프로그래밍을 위해 선택될 수 있는 최소 단위들이다. 페이지는 또한 판독 동작을 위해 선택될 수 있는 최소 단위이다.
도 1a 내지 도 1c를 참조하면, 제1 반도체 다이들(950)의 2차원 어레이를 포함하는 제1 웨이퍼(900)가 예시된다. 제1 웨이퍼(900)는 제1 기판(908)을 제공함으로써, 그리고 제1 반도체 디바이스들(920), 제1 유전체 재료 층들(960), 및 제1 유전체 재료 층들(960) 내에 형성된 제1 금속 상호접속 구조물들(980)을 형성함으로써 형성될 수 있다. 제1 기판(908)은 300 마이크로미터 내지 2,000 마이크로미터 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 일 실시예에서, 제1 기판(908)은 구매가능한 반도체 기판을 포함할 수 있다.
제1 기판(908)은, 제1 기판(908)의 전체 또는 제1 기판(908)의 상부 부분일 수 있는 제1 기판 반도체 층(909)을 포함할 수 있다. 일 실시예에서, 제1 반도체 디바이스들(920)은 3차원 NAND 메모리 어레이와 같은 메모리 요소들의 3차원 어레이를 포함할 수 있다. 대안으로, 제1 반도체 디바이스들(920)은 다른 반도체 다이에 제공될 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 주연 회로부를 포함할 수 있다.
예시적인 예에서, 제1 반도체 디바이스들(920)은, 제1 기판 반도체 층(909)의 상부 표면 상에 위치된 평면 절연 스페이서(910), 절연 층들(32) 및 전기 전도성 층들(46)의 적어도 하나의 교번 스택, 및 적어도 하나의 교번 스택(32, 46)을 통해 수직으로 연장되는 메모리 스택 구조물들(58)을 포함할 수 있다. 각각의 메모리 스택 구조물(58)은 메모리 필름, 메모리 필름과 접촉하는 수직 반도체 채널, 및 수직 반도체 채널의 상부 단부와 접촉하는 드레인 영역을 포함할 수 있다. 역단차형 유전체 재료 부분(65)이 적어도 하나의 교번 스택(32, 46)의 단차형 표면들 위에 위치될 수 있다. 제1 유전체 재료 층들(960)은 적어도 하나의 교번 스택(32, 46) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 제1 반도체 디바이스들(920)의 다양한 노드들에 대한 전기적 접촉을 제공하도록 다양한 접촉 비아 구조물들(86, 88)이 형성될 수 있다. 예를 들어, 다양한 접촉 비아 구조물들(86, 88)은, 메모리 스택 구조물들(58) 내에 위치된 메모리 요소들의 3차원 어레이를 위한 워드 라인들로서 기능할 수 있는 전기 전도성 층들(46)과 접촉하는 워드 라인 접촉 비아 구조물들(86)을 포함할 수 있다. 접촉 비아 구조물들(86, 88)은 드레인 영역들의 각각의 드레인 영역과 접촉하는 드레인 접촉 비아 구조물들(88)을 포함할 수 있다. 제1 금속 상호접속 구조물들(980)은 드레인 접촉 비아 구조물들(88)의 각각의 서브세트에 접속되는 비트 라인들(98)을 포함할 수 있다. 제1 금속 접합 패드들(988)은 제1 유전체 재료 층들(960) 내에서 그의 표면 부분에 형성된다. 제1 반도체 다이들(950) 각각은 제1 반도체 디바이스들(920)의 각각의 서브세트를 포함할 수 있다. 각각의 제1 반도체 다이(950)는 물리적으로 노출되는 제1 금속 접합 패드들(988)의 세트를 포함할 수 있다. 제1 반도체 다이들(950) 각각은 메모리 다이 또는 메모리 다이에 접합될 수 있는 지지 다이를 포함할 수 있다.
도 2a 내지 도 2c를 참조하면, 제2 반도체 다이들(750)의 2차원 어레이를 포함하는 제2 웨이퍼(700)가 예시된다. 제2 웨이퍼(700)는 제2 기판(708)을 제공함으로써, 그리고 제2 반도체 디바이스들(710), 제2 유전체 재료 층들(760), 및 제2 유전체 재료 층들(760) 내에 형성된 제2 금속 상호접속 구조물들(780)을 형성함으로써 형성될 수 있다. 제2 기판(708)은 300 마이크로미터 내지 2,000 마이크로미터 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 일 실시예에서, 제2 기판(708)은 구매가능한 반도체 기판을 포함할 수 있다. 제2 기판(708)은, 제2 기판(708)의 전체 또는 제2 기판(708)의 상부 부분일 수 있는 제2 기판 반도체 층(709)을 포함할 수 있다.
희생 재료 층(703)이 제2 기판(708)의 상부 표면 위에 형성될 수 있다. 희생 재료 층(703)은, 제2 기판 반도체 층(709)의 재료에 대해 선택적으로 후속하여 제거될 수 있는 재료를 포함할 수 있다. 예를 들어, 제2 기판 반도체 층(709)이 단결정 실리콘을 포함하는 경우, 희생 재료 층(703)은 실리콘 질화물, 실리콘-게르마늄 합금, 또는 보로실리케이트 유리를 포함할 수 있다. 희생 재료 층(703)은 100 nm 내지 5,000 nm 범위의 두께를 가질 수 있다. 희생 재료 층(703)이 컨포멀 침착 공정(conformal deposition process) 또는 비-컨포멀 침착 공정에 의해 침착될 수 있다.
에치 베리어 층(704)이 희생 재료 층(703)의 상부 표면 상에 선택적으로 형성될 수 있다. 에치 베리어 층(704)은 희생 재료 층(703)을 제거하기 위해 후속적으로 사용될 에천트에 저항성인 재료를 포함할 수 있다. 예를 들어, 에치 베리어 층(704)은 실리콘 산화물 또는 유전체 금속 산화물 재료, 이를 테면, 알루미늄 산화물을 포함할 수 있다. 에치 베리어 층(704)의 두께는 50 nm 내지 500 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 일 실시예에서, 에치 베리어 층(704)은, 본 명세서에서 제1 실리콘 산화물 층으로 지칭되는, 실리콘 산화물 층을 포함할 수 있다.
반도체 재료 층(706)이 희생 재료 층(703) 위에 형성될 수 있다. 반도체 재료 층(706)은 에치 베리어 층(704)의 상부 표면 상에 직접 형성될 수 있거나, 또는 에치 베리어 층(704)이 사용되지 않는 경우에 희생 재료 층(703)의 상부 표면 상에 직접 형성될 수 있다.
일 실시예에서, 반도체 재료 층(706)은 제2 실리콘 산화물 층을 상부 부분 상에 갖는 단결정 반도체 웨이퍼를 제공함으로써 형성될 수 있다. 제2 실리콘 산화물 층을 통해 수소 원자들을 주입함으로써 수소 주입 층이 단결정 반도체 웨이퍼 내에 형성될 수 있다. 수소 주입 층의 깊이는 단결정 반도체 웨이퍼와 제2 실리콘 산화물 층 사이의 계면으로부터 50 nm 내지 1,000 nm의 범위에 있을 수 있다. 제2 실리콘 산화물 층은, 섭씨 400 도 내지 섭씨 1,000 도의 범위에 있을 수 있는 승온에서 열 어닐링을 사용할 수 있는 산화물 대 산화물 접합에 의해 제1 실리콘 산화물 층에 접합될 수 있다. 단결정 반도체 웨이퍼는, 수소 주입 층이 접합 계면에 대해 근위에 있는 것보다 접합 계면에 대해 더 근위에 있는 근위 부분, 및 수소 주입 층이 접합 계면으로부터 원위에 있는 것보다 접합 계면으로부터 더 원위에 있는 원위 부분을 포함할 수 있다. 단결정 반도체 웨이퍼는 단결정 반도체 층의 근위 부분을 제2 실리콘 산화물 층을 통해 제1 실리콘 산화물 층에 접합하는 동안, 또는 접합한 후에, 수소 주입 층에서 벽개될 수 있다. 단결정 반도체 층의 원위 부분은 단결정 반도체 층의 근위 부분으로부터 벽개된다. 제2 실리콘 산화물 층에 부착되는 단결정 반도체 층의 근위 부분은 반도체 재료 층(706)을 구성한다. 이러한 경우에, 반도체 재료 층(706)은 단결정 반도체 재료를 포함할 수 있다.
다른 실시예에서, 반도체 재료 층(706)은 다결정 반도체 재료 층을 포함할 수 있다. 이러한 경우에, 반도체 재료 층(706)은 에치 베리어 층(704)의 상부 표면 상의 (또는 희생 재료 층(703)의 상부 표면 상의) 다결정 반도체 재료의 침착에 의해 또는 에치 베리어 층(704)의 상부 표면 상의 (또는 희생 재료 층(703)의 상부 표면 상의) 비정질 반도체 재료의 침착 및 비정질 반도체 재료를 다결정 반도체 재료로 변환시키는 후속 열 어닐링 공정에 의해 형성될 수 있다. 반도체 재료 층(706)의 반도체 재료는, 예를 들어, 화학 증착에 의해 침착될 수 있다. 반도체 재료 층(706)의 두께는 50 nm 내지 1,000 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다.
제2 반도체 디바이스들(710) 및 제2 유전체 재료 층들(760)은 희생 재료 층(703)의 상부 표면 위에 형성될 수 있다. 제2 반도체 디바이스들(710) 및 제2 유전체 재료 층들(760)은 반도체 재료 층(706)의 상부 표면 상에 형성될 수 있다. 제2 금속 상호접속 구조물들(780)은 제2 유전체 재료 층(760) 내에 형성될 수 있다. 제2 금속 상호접속 구조물들(780)은 제2 반도체 디바이스들(710)의 다양한 노드들에 대해 전기적 상호접속을 제공할 수 있다. 제2 금속 접합 패드들(788)은 제2 유전체 재료 층들(760) 내에서 그의 표면 부분에 형성된다.
복수의 제2 반도체 다이들(750)이 제2 웨이퍼(700) 상에 형성될 수 있다. 제2 반도체 다이들(750) 각각은 제2 반도체 디바이스들(710)의 각각의 서브세트를 포함할 수 있다. 제2 반도체 다이들(750) 각각은 메모리 다이 또는 메모리 다이에 접합될 수 있는 지지 다이를 포함할 수 있다. 각각의 제2 반도체 다이(750)는 물리적으로 노출되는 제2 금속 접합 패드들(788)의 세트를 포함할 수 있다. 제2 금속 접합 패드들(788)의 세트는 각각의 제1 반도체 다이(950) 상의 제1 금속 접합 패드들(988)의 세트의 패턴의 미러 이미지 패턴을 가질 수 있다.
일 실시예에서, 제1 웨이퍼(900) 상의 제1 반도체 디바이스들(920)은 메모리 요소들의 3차원 어레이를 포함할 수 있고, 제2 웨이퍼(700) 상의 제2 반도체 디바이스들(710)은 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 주연 회로부를 포함할 수 있다. 다른 실시예에서, 제2 웨이퍼(700)의 제2 반도체 디바이스들(710)은 메모리 요소들의 3차원 어레이를 포함할 수 있고, 제1 웨이퍼(900)의 제1 반도체 디바이스들(920)은 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 주연 회로부를 포함할 수 있다.
도 3을 참조하면, 제1 웨이퍼(900) 및 제2 웨이퍼(700)는 제1 웨이퍼(900)의 제1 유전체 재료 층들(960)의 물리적으로 노출된 표면이 제2 웨이퍼(700)의 제2 유전체 재료 층들(760)의 물리적으로 노출된 표면을 대면하도록 위치 및 배향될 수 있다. 제1 웨이퍼(900) 및 제2 웨이퍼(700)는 제1 반도체 다이(950) 상의 제1 금속 접합 패드들(988)의 각각의 세트가 제2 반도체 다이(750) 상의 제2 금속 접합 패드들(788)의 각각의 세트를 대면하도록 배향될 수 있다.
도 4를 참조하면, 제1 반도체 다이(950)의 제1 금속 접합 패드들(988)의 각각의 세트는 구리 대 구리 접합과 같은 금속 대 금속 접합에 의해 제2 반도체 다이(750)의 제2 금속 접합 패드들(788)의 각각의 세트에 접합될 수 있다.
제2 웨이퍼(700)는 제2 유전체 재료 층들(760)이 제1 유전체 재료 층들(960)을 대면하도록 제1 웨이퍼(900)에 부착되어 접합 조립체(900, 700)를 형성할 수 있다.
도 5a 내지 도 5c를 참조하면, 제2 기판(708)을 제거하는 데 사용될 수 있는 접합 조립체의 제1 구성이 예시된다. 복수의 공극들이, 복수의 공극들 아래에 희생 재료 층(703)의 표면들이 물리적으로 노출되도록 제2 기판(708)을 통해 형성될 수 있다. 일 실시예에서, 복수의 공극들로부터 선택되는 각각의 이웃하는 쌍의 공극들 사이의 최대 측방향 거리는 1 mm 내지 25 mm의 범위에 있을 수 있다.
일 실시예에서, 복수의 공극들은 제2 기판(708)의 주연부의 일 측부로부터 제2 기판(708)의 주연부의 다른 측부로 측방향으로 연장되는 직선형 에지들의 각각의 쌍을 갖는 복수의 트렌치들(707)로서 형성될 수 있다. 각각의 트렌치(707)는 제2 기판(708)의 전체 두께를 통해 수직으로 연장될 수 있고, 전체에 걸쳐 균일한 폭을 가질 수 있다. 일 실시예에서, 복수의 트렌치들(707)의 직선형 에지들은 실질적으로 수직일 수 있고 서로 평행할 수 있다.
일 실시예에서, 복수의 트렌치들(707)은 제2 기판(708)을 통해 다이싱함으로써 형성될 수 있다. 이러한 경우에, 복수의 트렌치들(707)은 다이싱 톱을 사용하여 제2 기판(708)을 다수의 분리된 기판 재료 스트립들(709')로 다이싱함으로써 형성될 수 있다. 희생 재료 층(703)의 한 쌍의 측벽들 및 수평 표면이 각각의 트렌치(707) 내에서 물리적으로 노출될 수 있다. 각각의 트렌치(707)의 폭은 다이싱 톱의 블레이드의 폭과 동일할 수 있고, 50 마이크로미터 내지 2 mm의 범위에 있을 수 있지만, 더 작은 폭 및 더 큰 폭도 또한 사용될 수 있다.
다른 실시예에서, 복수의 트렌치들(707)은, 제2 웨이퍼(700)가 제1 웨이퍼(900) 위에 놓이도록 제1 웨이퍼(900)와 제2 웨이퍼(700)의 조립체를 배치함으로써, 제2 웨이퍼(700)의 상부 표면을 라인 형상의 개구들을 포함하는 패턴화된 에치 마스크 층(예를 들어, 리소그래피로 패턴화된 포토레지스트 층)으로 커버함으로써, 그리고 에치 공정을 사용하여 라인 형상의 개구들의 패턴을 제2 기판(708)을 통해 전사함으로써 형성될 수 있다. 에치 공정은 건식 에치 공정(예를 들어, 이방성 에치 공정) 또는 습식 에치 공정을 사용할 수 있다. 예를 들어, KOH 용액을 사용한 습식 에치 공정은 복수의 트렌치들(707)을 형성하는 데 사용될 수 있다. 이러한 경우에, 복수의 트렌치들(707)은 테이퍼 각도가 20 도 내지 70 도 범위에 있는 테이퍼진 측벽들 또는 윤곽형성된 측벽들을 가질 수 있다. 각각의 트렌치(707)의 폭은 50 마이크로미터 내지 2 mm의 범위에 있을 수 있지만, 더 작은 폭 및 더 큰 폭도 또한 사용될 수 있다.
도 6을 참조하면, 희생 재료 층(703)의 재료를 제2 기판(708)을 통해 복수의 공극들로, 즉 복수의 트렌치들(707)들로 에칭하는 등방성 에천트를 적용하기 위해 등방성 에치 공정이 수행될 수 있다. 일 실시예에서, 등방성 에천트가 습식 에치 공정에서 습식 에치 화학물질로서 복수의 공극들로 제공될 수 있다. 예를 들어, 희생 재료 층(703)이 실리콘 질화물을 포함하는 경우, 등방성 에천트는 고온 인산을 포함할 수 있다. 등방성 에천트는 희생 재료 층(703)의 재료를 에치 베리어 층(704)의 재료에 대해 선택적으로 에칭할 수 있다. 희생 재료 층(703)은 등방성 에치 공정에 의해 제거될 수 있고, 제2 기판(708)으로부터 도출된 분리된 기판 재료 스트립들(709')은 희생 재료 층(703)의 제거 시에 제1 웨이퍼(900), 제2 반도체 디바이스들(710), 및 제2 유전체 재료 층들(760)을 포함하는 접합 조립체의 나머지 부분들로부터 분리될 수 있다.
도 7a 내지 도 7c를 참조하면, 제2 기판(708)을 제거하는 데 사용될 수 있는 접합 조립체의 제2 실시예 구성이 예시된다. 복수의 공극들이, 복수의 공극들 아래에 희생 재료 층(703)의 표면들이 물리적으로 노출될 수 있도록 제2 기판(708)을 통해 형성될 수 있다. 일 실시예에서, 복수의 공극들로부터 선택되는 각각의 이웃하는 쌍의 공극들 사이의 최대 측방향 거리는 1 mm 내지 25 mm의 범위에 있을 수 있다.
그러한 실시예에서, 복수의 공극들은 서로로부터 측방향으로 이격되는 복수의 기둥 형상의 개별 공동들(717)로서 형성될 수 있다. 일 실시예에서, 복수의 기둥 형상의 개별 공동들(717)은 기둥 형상의 개별 공동들(717)의 주기적인 2차원 어레이로서 형성될 수 있다. 각각의 기둥 형상의 개별 공동(717)은 제2 기판(708)의 전체 두께를 통해 수직으로 연장될 수 있다. 일 실시예에서, 기둥 형상의 개별 공동들(717)은 실질적으로 수직 측벽들을 가질 수 있다.
일 실시예에서, 복수의 기둥 형상의 개별 공동들(717)은, 제2 웨이퍼(700)가 제1 웨이퍼(900) 위에 놓이도록 제1 웨이퍼(900)와 제2 웨이퍼(700)의 조립체를 배치함으로써, 제2 웨이퍼의 상부 표면을 개별 개구들을 포함하는 패턴화된 에치 마스크 층(예를 들어, 리소그래피로 패턴화된 포토레지스트 층)으로 커버함으로써, 그리고 개별 개구들의 패턴을 제2 기판(708)을 통해 전사하여 기둥 형상의 개별 공동들(717)을 형성함으로써 형성될 수 있다. 에치 공정은 건식 에치 공정(예를 들어, 이방성 에치 공정) 또는 습식 에치 공정을 사용할 수 있다. 예를 들어, KOH 용액을 사용한 습식 에치 공정은 복수의 트렌치들(707)을 형성하는 데 사용될 수 있다. 이러한 경우에, 복수의 기둥 형상의 개별 공동들(717)은 테이퍼 각도가 20 도 내지 70 도 범위에 있는 테이퍼진 측벽들 또는 윤곽형성된 측벽들을 가질 수 있다. 각각의 트렌치(707)의 최대 측방향 치수(직경일 수 있음)는 50 마이크로미터 내지 2 mm의 범위에 있을 수 있지만, 더 작은 폭 및 더 큰 폭도 또한 사용될 수 있다.
도 8을 참조하면, 희생 재료 층(703)의 재료를 제2 기판(708)을 통해 복수의 공극들로, 즉 복수의 기둥 형상의 개별 공동들(717)들로 에칭하는 등방성 에천트를 적용하기 위해 등방성 에치 공정이 수행될 수 있다. 일 실시예에서, 등방성 에천트가 습식 에치 공정에서 습식 에치 화학물질로서 복수의 공극들로 제공될 수 있다. 예를 들어, 희생 재료 층(703)이 실리콘 질화물을 포함하는 경우, 등방성 에천트는 고온 인산을 포함할 수 있다. 등방성 에천트는 희생 재료 층(703)의 재료를 에치 베리어 층(704)의 재료에 대해 선택적으로 에칭할 수 있다. 희생 재료 층(703)은 등방성 에치 공정에 의해 제거될 수 있고, 제2 기판 반도체 층(709)으로부터 도출된 천공된 기판 반도체 층(709'')은 희생 재료 층(703)의 제거 시에 제1 웨이퍼(900), 제2 반도체 디바이스들(710), 및 제2 유전체 재료 층들(760)을 포함하는 접합 조립체의 나머지 부분들로부터 분리될 수 있다.
접합 조립체는 제1 반도체 다이(950)의 각각의 쌍 및 제2 반도체 다이(750)의 나머지 부분을 포함하는 복수의 반도체 칩들을 포함한다.
도 9를 참조하면, 제1 웨이퍼(900)의 접합 조립체 및 제2 웨이퍼(700)의 나머지 부분들 내의 반도체 칩이 예시된다. 도 9의 구조물은 도 6의 구조로부터 또는 도 8의 구조물로부터 도출될 수 있다. 제1 유전체 재료 층들(960)과 제2 유전체 재료 층들(760) 사이의 계면에 대해 근위에 있는 에치 베리어 층(704)의 근위 표면이 반도체 재료 층(706)과 접촉할 수 있고, 에치 베리어 층(704)의 원위 표면은 물리적으로 노출될 수 있다.
도 10을 참조하면, 기판 관통 비아 공동들이 에치 베리어 층(704), 반도체 재료 층(706), 및 제2 유전체 재료 층들(760) 내의 층들의 서브세트를 통해 제2 금속 상호접속 구조물들(780)의 각각의 제2 금속 상호접속 구조물의 수평 표면에 형성될 수 있다. 일 실시예에서, 기판 관통 비아 공동들이 연장되어 있는 제2 금속 상호접속 구조물들(780)의 서브세트는 상부에 전도성 비아 구조물들을 형성하는 것을 용이하게 하는 패드 구조물들을 가질 수 있다. 절연 스페이서(711)가, 컨포멀 유전체 재료 층의 컨포멀 침착에 의해서 그리고 컨포멀 유전체 재료 층의 수평 부분들을 제거하는 이방성 에치 공정에 의해서 각각의 기판 관통 비아 공동의 주연부에 형성될 수 있다. 적어도 하나의 전도성 재료가 기판 관통 비아 구조물(712)을 형성하도록 절연 스페이서(711)에 의해 측방향으로 둘러싸이는 각각의 공극 내의 제2 금속 상호접속 구조물의 하부의 물리적으로 노출된 표면 상에 직접 침착될 수 있다.
UBM(underbump metallurgy) 층 스택이 적어도 하나의 전도성 재료의 수평 부분 위에 후속적으로 침착될 수 있다. UBM 층 스택 및 적어도 하나의 전도성 재료는 외부 접합 패드들(716)을 형성하기 위해 에치 베리어 층(704) 위에 패턴화될 수 있다. 솔더 재료 부분들(718)이 외부 접합 패드들(716) 상에 형성될 수 있다. 접합 와이어(719)가 외부 접합 패드들(716)을 패키징 기판 또는 인쇄 회로 보드와 같은 외부 구조물의 전기 노드들에 전기적으로 접속시키기 위해 솔더 재료 부분들(718) 각각에 부착된다.
본 발명의 다양한 방법들은 제2 기판 반도체 층(709)을 통해 연장되는 복수의 공극들(707, 717)의 사용을 통한 제2 기판 반도체 층(709)의 용이한 제거를 제공한다. 제2 기판 반도체 층(709)의 상당한 부분은 기판 재료 스트립들(709')과 같은 고체 구조물로서 또는 천공된 기판 반도체 층(709")으로서 제거될 수 있다. 일 실시예에서, 제2 기판 반도체 층(709)의 전체 체적의 90% 초과, 예를 들어 95% 초과 및/또는 98% 초과가 기판 재료 스트립들(709')로서 또는 천공된 기판 반도체 층(709")으로서 제거될 수 있다. 따라서, 에치 공정에 의해 제거되는 제2 기판 반도체 층(709)의 재료의 양이 최소화될 수 있다. 추가로, 본 발명의 방법들은 그라인딩을 사용하지 않아서, 제2 기판 반도체 층(709)으로부터의 미세 입자들의 생성을 방지한다. 따라서, 본 발명의 방법들은, 그라인딩에 의해 기판을 제거하기 위한 종래의 방법들과 비교하여 친환경적일뿐만 아니라 비용 효율적이다.
전술한 내용이 특정 실시예들을 언급하지만, 본 발명이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 발명에 예시되어 있는 경우, 본 발명은, 그러한 치환들이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물들, 특허 출원들 및 특허들은 그 전체가 참조로서 본원에 포함된다.

Claims (20)

  1. 반도체 구조물을 형성하는 방법으로서,
    제1 기판, 상기 제1 기판 위에 놓이는 제1 반도체 디바이스들, 및 상기 제1 반도체 디바이스들 위에 놓이는 제1 유전체 재료 층들 및 제1 금속 접합 패드들을 포함하는 제1 웨이퍼를 제공하는 단계;
    제2 기판을 포함하는 제2 웨이퍼의 상부 표면 위에 희생 재료 층을 형성하는 단계;
    상기 희생 재료 층의 상부 표면 위에 제2 반도체 디바이스들, 제2 유전체 재료 층들 및 제2 금속 접합 패드들을 형성하는 단계;
    상기 제2 유전체 재료 층들이 상기 제1 유전체 재료 층들과 대면하고 상기 제1 접합 패드들이 상기 제2 접합 패드들에 접합되도록 상기 제2 웨이퍼를 상기 제1 웨이퍼에 부착하는 단계;
    복수의 공극들을, 상기 복수의 공극들 아래에 상기 희생 재료 층의 표면들이 물리적으로 노출되도록, 상기 제2 기판을 통해 형성하는 단계; 및
    상기 희생 재료 층의 재료를 상기 복수의 공극들을 통해 에칭하는 에천트를 제공함으로써 상기 희생 재료 층을 제거하는 단계를 포함하고, 상기 제2 기판은 상기 희생 재료 층의 제거 시에 상기 제1 웨이퍼, 상기 제2 반도체 디바이스들, 상기 제2 접합 패드들, 및 상기 제2 유전체 재료 층들을 포함하는 접합 조립체로부터 분리되는, 방법.
  2. 제1항에 있어서, 상기 희생 재료 층의 상부 표면 상에 에치 베리어 층을 형성하는 단계를 추가로 포함하고, 상기 제2 반도체 디바이스들은 상기 에치 베리어 층 위에 형성되고, 상기 에천트는 상기 에치 베리어 층의 재료에 대해 선택적으로 상기 희생 재료 층의 재료를 에칭하는, 방법.
  3. 제2항에 있어서, 상기 에천트는 습식 에치 공정에서 습식 에치 화학물질로서 상기 복수의 공극들로 제공되는, 방법.
  4. 제2항에 있어서, 상기 에치 베리어 층의 상부 표면 위에 반도체 재료 층을 형성하는 단계를 추가로 포함하고, 상기 제2 반도체 디바이스들은 상기 반도체 재료 층의 상부 상에 형성되는, 방법.
  5. 제4항에 있어서, 상기 에치 베리어 층은 제1 실리콘 산화물 층을 포함하고, 상기 방법은
    제2 실리콘 산화물 층을 상부 부분 상에 갖는 단결정 반도체 웨이퍼를 제공하는 단계;
    상기 제2 실리콘 산화물 층을 통해 수소 원자들을 주입함으로써 상기 단결정 반도체 웨이퍼 내에 수소 주입 층을 형성하는 단계;
    상기 제2 실리콘 산화물 층을 상기 제1 실리콘 산화물 층에 접합하는 단계; 및
    상기 수소 주입 층이 상기 제2 실리콘 산화물 층으로부터 원위에 있는 것보다 상기 제2 실리콘 산화물 층으로부터 더 원위에 있는 상기 단결정 반도체 층의 원위 부분을 분리하는 단계를 추가로 포함하고, 상기 제2 실리콘 산화물 층에 부착되는 상기 단결정 반도체 층의 근위 부분은 상기 반도체 재료 층을 구성하는, 방법.
  6. 제4항에 있어서, 상기 반도체 재료 층은, 상기 에치 베리어 층의 상부 표면 상에 다결정 반도체 재료의 침착에 의해 또는 상기 에치 베리어 층의 상부 표면 상의 비정질 반도체 재료의 침착 및 상기 비정질 반도체 재료를 다결정 반도체 재료로 변환시키는 후속 열 어닐링 공정에 의해 형성되는 다결정 반도체 재료 층을 포함하는, 방법.
  7. 제1항에 있어서,
    제공된 대로의 상기 제1 웨이퍼는 복수의 제1 반도체 다이들을 포함하고;
    상기 제1 반도체 다이들 각각은 상기 제1 반도체 디바이스들의 각각의 서브세트를 포함하고;
    상기 복수의 제1 반도체 다이들 각각은 동일한 크기 및 동일한 패턴을 갖는, 방법.
  8. 제7항에 있어서,
    상기 제2 반도체 디바이스들 및 상기 제2 유전체 재료 층들의 형성 후 상기 제2 웨이퍼는 복수의 제2 반도체 다이들을 포함하고;
    상기 제2 반도체 다이들 각각은 상기 제2 반도체 디바이스들의 각각의 서브세트를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제1 금속 접합 패드들은 상기 제1 유전체 재료 층들 내에서 그의 표면 부분에 형성되고;
    상기 제2 금속 접합 패드들은 상기 제2 유전체 재료 층들 내에서 그의 표면 부분에 형성되고;
    상기 제2 금속 접합 패드들 각각은 상기 제1 웨이퍼에 상기 제2 웨이퍼를 부착할 때 상기 제1 금속 접합 패드들의 각각의 하나에 접합되는, 방법.
  10. 제1항에 있어서,
    상기 제2 기판은 단결정 실리콘 기판을 포함하고;
    상기 제2 기판은 300 마이크로미터 내지 2,000 마이크로미터 범위의 두께를 갖고;
    상기 희생 재료 층은 100 nm 내지 5,000 nm 범위의 두께를 갖는, 방법.
  11. 제1항에 있어서, 상기 복수의 공극들로부터 선택되는 각각의 이웃하는 쌍의 공극들 사이의 최대 측방향 거리는 1 mm 내지 25 mm의 범위에 있는, 방법.
  12. 제1항에 있어서, 상기 복수의 공극들을 형성하는 단계는 상기 제2 기판의 주연부의 일 측부로부터 상기 제2 기판의 주연부의 다른 측부로 측방향으로 연장되는 직선형 에지들의 각각의 쌍을 갖는 복수의 트렌치들을 형성하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 복수의 트렌치들의 직선형 에지들은 실질적으로 수직이고 서로 평행한, 방법.
  14. 제12항에 있어서, 상기 복수의 트렌치들은 다이싱 톱을 사용하여 상기 제2 기판을 다수의 분리된 기판 재료 스트립들로 다이싱함으로써 형성되는, 방법.
  15. 제12항에 있어서, 상기 복수의 트렌치들은
    상기 제2 웨이퍼가 상기 제1 웨이퍼 위에 놓이도록 상기 제1 웨이퍼와 상기 제2 웨이퍼의 조립체를 배치하고;
    상기 제2 웨이퍼의 상부 표면을 라인 형상의 개구들을 포함하는 패턴화된 에치 마스크 층으로 커버하고;
    상기 제2 기판을 통해 상기 라인 형상의 개구들의 패턴을 전사함으로써 형성되는, 방법.
  16. 제1항에 있어서, 상기 복수의 공극들을 형성하는 단계는 서로로부터 측방향으로 이격되는 복수의 기둥 형상의 개별 공동들을 형성하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 복수의 기둥 형상의 개별 공동들은 기둥 형상의 개별 공동들의 주기적인 2차원 어레이로서 형성되는, 방법.
  18. 제16항에 있어서, 상기 복수의 기둥 형상의 개별 공동들은
    상기 제2 웨이퍼가 상기 제1 웨이퍼 위에 놓이도록 상기 제1 웨이퍼와 상기 제2 웨이퍼의 조립체를 배치하고;
    상기 제2 웨이퍼의 상부 표면을 개별 개구들을 포함하는 패턴화된 에치 마스크 층으로 커버하고;
    상기 제2 기판을 통해 상기 개별 개구들의 패턴을 전사함으로써 형성되는, 방법.
  19. 제1항에 있어서,
    상기 제1 반도체 디바이스들은 메모리 요소들의 3차원 어레이를 포함하고;
    상기 제2 반도체 디바이스들은 상기 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 주연 회로부를 포함하는, 방법.
  20. 제1항에 있어서,
    상기 제2 반도체 디바이스들은 메모리 요소들의 3차원 어레이를 포함하고;
    상기 제1 반도체 디바이스들은 상기 메모리 요소들의 3차원 어레이의 동작을 제어하도록 구성된 주연 회로부를 포함하는, 방법.
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