CN106158667B - 封装基板及其制作方法 - Google Patents
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- CN106158667B CN106158667B CN201510176750.9A CN201510176750A CN106158667B CN 106158667 B CN106158667 B CN 106158667B CN 201510176750 A CN201510176750 A CN 201510176750A CN 106158667 B CN106158667 B CN 106158667B
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- 239000000758 substrate Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 126
- 229910052751 metal Inorganic materials 0.000 claims abstract description 126
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 113
- 239000011889 copper foil Substances 0.000 claims abstract description 83
- 239000004020 conductor Substances 0.000 claims abstract description 19
- 230000008878 coupling Effects 0.000 claims description 68
- 238000010168 coupling process Methods 0.000 claims description 68
- 238000005859 coupling reaction Methods 0.000 claims description 68
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 40
- 229910052802 copper Inorganic materials 0.000 claims description 30
- 239000010949 copper Substances 0.000 claims description 30
- 229910052759 nickel Inorganic materials 0.000 claims description 20
- 238000007747 plating Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 4
- 229910000906 Bronze Inorganic materials 0.000 claims description 2
- 239000010974 bronze Substances 0.000 claims description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 2
- 239000011888 foil Substances 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 9
- 239000012790 adhesive layer Substances 0.000 abstract 1
- 238000009713 electroplating Methods 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 241001424392 Lucia limbaria Species 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000007731 hot pressing Methods 0.000 description 2
- 238000003698 laser cutting Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
- B65D65/00—Wrappers or flexible covers; Packaging materials of special type or form
- B65D65/38—Packaging materials of special type or form
- B65D65/40—Applications of laminates for particular packaging purposes
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
- B32B37/02—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by a sequence of laminating steps, e.g. by adding new layers at consecutive laminating stations
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/02—Electroplating of selected surface areas
- C25D5/022—Electroplating of selected surface areas using masking means
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/10—Electroplating with more than one layer of the same or of different metals
- C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B38/00—Ancillary operations in connection with laminating processes
- B32B38/04—Punching, slitting or perforating
- B32B2038/047—Perforating
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2311/00—Metals, their alloys or their compounds
- B32B2311/12—Copper
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B2457/00—Electrical equipment
- B32B2457/08—PCBs, i.e. printed circuit boards
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
- B32B37/12—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by using adhesives
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B32B38/00—Ancillary operations in connection with laminating processes
- B32B38/06—Embossing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11462—Electroplating
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
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- Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract
本发明公开一种封装基板及其制作方法。其制作方法包括:形成第一底材。以电镀的方式形成多个金属凸块于第一底材上。提供具有上表面与下表面、核心介电层、第一铜箔层、第二铜箔层及多个容置凹槽的第二底材。形成黏着层于容置凹槽的内壁。压合第一与第二底材,以使金属凸块容置于容置凹槽内。移除第一底材。形成多个从上表面延伸至金属凸块的盲孔。形成导电材料层于第一及第二铜箔层上,其中导电材料层填满盲孔而定义出多个导通孔。图案化导电材料层而形成第一图案化金属层及第二图案化金属层。
Description
技术领域
本发明涉及一种基板结构及其制作方法,且特别是涉及一种封装基板及其制作方法。
背景技术
目前,具有内埋式铜块的封装基板大都是通过激光切割的方式,将大块的铜板切割制作成小铜块使用。然而,通过激光切割的程序相当耗时且所需的成本较高,并不适于大量生产。
发明内容
本发明的目的在于提供一种封装基板及其制作方法,可有效降低成本与节省制作工艺时间。
为达上述目的,本发明的封装基板的制作方法,其包括以下步骤。形成第一底材。以电镀的方式形成多个金属凸块于第一底材上,其中金属凸块暴露出部分第一底材。提供第二底材,第二底材具有彼此相对的上表面与下表面、核心介电层、第一铜箔层、第二铜箔层以及多个容置凹槽。第一铜箔层与第二铜箔层分别位于核心介电层彼此相对的两侧表面上,而容置凹槽由下表面延伸穿过第二铜箔层与核心介电层而暴露出部分第一铜箔层。形成黏着层于容置凹槽的内壁。压合第一底材与第二底材,以使金属凸块容置于容置凹槽内,且金属凸块通过黏着层而固定于容置凹槽内。移除第一底材,其中每一金属凸块的底表面与第二底材的下表面齐平。形成多个从第二底材的上表面延伸至金属凸块的盲孔。形成导电材料层于第一铜箔层以及第二铜箔层上,其中导电材料层覆盖第一铜箔层、第二铜箔层以及金属凸块的底表面,且导电材料层填满盲孔而定义出多个导通孔。图案化导电材料层而形成第一图案化金属层以及第二图案化金属层,其中第一图案化金属层位于第一铜箔层上且连接导通孔,而第二图案化金属层位于第二铜箔层上,且第一图案化金属层与第二图案化金属层分别暴露出核心介电层的部分两侧表面。
在本发明的一实施例中,上述的形成第一底材的步骤包括:提供介电层、第一离形层、第二离形层以及铜层;压合介电层、第一离形层、第二离形层以及铜层,其中第一离形层与第二离形层分别位于介电层的彼此相对的两侧表面上,而铜层位于第一离形层上;形成镍层于铜层上,其中镍层覆盖铜层,而形成第一底材。
在本发明的一实施例中,上述的金属凸块位于镍层上且暴露出部分镍层。
在本发明的一实施例中,上述的形成金属凸块的步骤包括:以镍层为电镀籽晶层,通过电镀、曝光、显影及蚀刻方式形成金属凸块。
在本发明的一实施例中,上述的移除第一底材的步骤包括:通过剥离程序,分开第一离形膜与铜层;以及通过蚀刻程序,移除铜层与镍层,而暴露出金属凸块的底表面以及第二底材的下表面。
在本发明的一实施例中,上述的每一盲孔为激光盲孔。
在本发明的一实施例中,上述的形成导电材料层的步骤包括:以第一铜箔层与第二铜箔层为电镀籽晶层,以电镀方式形成导电材料层。
本发明的封装基板,其包括底材、黏着层、多个金属凸块、多个导通孔、第一图案化金属层以及第二图案化金属层。底材具有彼此相对的上表面与下表面、核心介电层、第一铜箔层、第二铜箔层以及多个容置凹槽。第一铜箔层与第二铜箔层分别位于核心介电层彼此相对的两侧表面上,而容置凹槽由下表面延伸穿过第二铜箔层与核心介电层而暴露出部分第一铜箔层。黏着层配置于容置凹槽的内壁。金属凸块分别配置于容置凹槽内,其中金属凸块通过黏着层而固定于容置凹槽内,且每一金属凸块的底表面与底材的下表面齐平。导通孔穿过第一铜箔层而延伸至金属凸块。第一图案化金属层覆盖第一铜箔层且连接导通孔。第二图案化金属层覆盖第二铜箔层与金属凸块的底表面,其中第一图案化金属层与第二图案化金属层分别暴露出核心介电层的部分两侧表面。
在本发明的一实施例中,上述的每一导通孔的上表面与第一图案化金属层的顶表面齐平。
在本发明的一实施例中,上述的金属凸块连接对应的导通孔与第二图案化金属层。
基于上述,本发明是先于第一底材上通过电镀的方式来形成多个金属凸块,之后再将此形成有金属凸块的第一底材与具有容置凹槽的第二底材相互压合,而形成具有内埋金属凸块的基板。相比较于现有具有内埋式铜块的基板要通过激光切割铜板来形成小铜块而言,本发明的封装基板的制作方法可有效降低制作成本且可有效节省制作工艺时间。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附的附图作详细说明如下。
附图说明
图1A至图1P为本发明的一实施例的一种封装基板的制作方法的剖面示意图;
图2为至少一芯片配置于本发明的封装基板的剖面示意图。
符号说明
10:封装基板
20:封装结构
100:第一底材
110:介电层
120:第一离形层
130:第二离形层
140:铜层
150:镍层
200:第二底材
200a:上表面
200b:下表面
210:核心介电层
220:第一铜箔层
230、230a:第二铜箔层
310:黏着层
320:导电材料层
330:第一图案化金属层
340:第二图案化金属层
350、360:芯片
A:切割线
B:盲孔
C:导通孔
L:底表面
M:金属凸块
S:容置凹槽
U:上表面
T:顶表面
具体实施方式
图1A至图1P绘示为本发明的一实施例的一种封装基板的制作方法的剖面示意图。依照本实施例的封装基板的制作方法,首先,请参考图1C,形成第一底材100。详细来说,形成第一底材100的步骤,首先,请参考图1A,提供介电层110、第一离形层120、第二离形层130以及铜层140。接着,请参考图1B,通过热压合的方式压合介电层110、第一离形层120、第二离形层130以及铜层140,其中第一离形层120与第二离形层130分别位于介电层110的彼此相对的两侧表面上,而铜层140位于第一离形层120上且覆盖第一离形层120与部分介电层110的正面。如图1B所示,第二离形层130完全覆盖介电层110的背面,而第一离形层120并未完全覆盖介电层110的正面,此目的在于做为后续解板的对位标志。之后,请参考图1C,形成镍层150于铜层140上,其中镍层150覆盖铜层140,而形成第一底材100。此处,形成镍层150的方法例如是电镀法,但并不以此为限。
接着,请参考图1D,以电镀的方式形成多个金属凸块M于第一底材100上,其中金属凸块M暴露出部分第一底材100。详细来说,在本实施例中,形成金属凸块M的步骤包括:以镍层150为电镀籽晶层,先通过电镀的方式来形成电镀金属层(未绘示)。接着,形成光致抗蚀剂层(未绘示)于电镀金属层上,并通过曝光与显影的方式来形成图案化光致抗蚀剂层(未绘示)。此时,图案化光致抗蚀剂层形成在电镀金属层上,因此可以以图案化光致抗蚀剂层做为蚀刻掩模,蚀刻电镀金属层而形成金属凸块M。之后,在移除图案化光致抗蚀剂层,而完成金属凸块M的制作。此处,所形成的金属凸块M位于镍层150上且暴露出部分镍层150。
接着,请先参考图1G,提供第二底材200。详细来说,请参考图1E,形成第二底材200的步骤包括:提供核心介电层210、第一铜箔层220、第二铜箔层230,其中第一铜箔层220与第二铜箔层230分别位于核心介电层210彼此相对的两侧表面上,且第一铜箔层220具有上表面220a,而该第二铜箔层230具有下表面200b。接着,请参考图1F,形成图案化光致抗蚀剂层(未绘示)于第二铜箔层230上,并以图案化光致抗蚀剂层做为蚀刻掩模而形成第二铜箔层230a。之后,请参考图1G,以第二铜箔层230a为激光掩模,对核心介电层210激光而形成多个容置凹槽S。此处,容置凹槽S由下表面200b延伸穿过第二铜箔层230a与核心介电层210而暴露出部分第一铜箔层220。至此,以完成第二底材200的制作。
简言之,第二底材200是由核心介电层210、第一铜箔层220以及第二铜箔层230a所组成,其中第二底材200的上表面,即为第一铜箔层220的上表面200a,而第二底材200的下表面,即为第二铜箔层230a的下表面200b,且第二底材200具有由下表面200b延伸穿过第二铜箔层230a与核心介电层210而暴露出部分第一铜箔层220的容置凹槽S。
接着,请参考图1H,形成黏着层310于容置凹槽S的内壁。此处,因为毛细现象的关系,所以黏着层310呈弧状配置于容置凹槽S的内壁上。
接着,请同时参考图1I与图1J,将第二底材200放置第一底材100的上方,并以热压合的方式压合第一底材100与第二底材200,而使金属凸块M容置于容置凹槽S内,且金属凸块M通过黏着层310而固定于容置凹槽S内。此处,如图1J所示,金属凸块M直接接触黏着层310且完全紧密地位于容置凹槽S内。
接着,请参考图1K,进行解板程序,以沿着切割线A来切割第一底材100与第二底材200。此处,切割线A的位置是在第一底材100的第一离形层120的边缘。
接着,请参考图1M,移除第一底材100。详细来说,移除第一底100的步骤包括:首先,请参考图1K与图1L,通过剥离程序,分开第一离形膜120与铜层140;接着,请参考图1M通过蚀刻程序,移除铜层140与镍层150,而暴露出金属凸块M的底表面L以及第二底材200的下表面200b。此处,每一金属凸块M的底表面L与第二底材200的下表面200b实质上齐平。
接着,请参考图1N,形成多个从第二底材200的上表面200a延伸至金属凸块M的盲孔B。此处,形成盲孔B的方法例如是激光烧蚀,故每一盲孔B可视为激光盲孔。
之后,请参考图1O,形成导电材料层320于第一铜箔层220以及第二铜箔层230a上,其中导电材料层320覆盖第一铜箔层220、第二铜箔层230a以及金属凸块M的底表面L,且导电材料层320填满盲孔B而定义出多个导通孔C。此处,形成导电材料层320的步骤包括:以第一铜箔层220与第二铜箔层230a为电镀籽晶层,以电镀方式形成导电材料层320。
最后,请参考图1P,图案化导电材料层320而形成第一图案化金属层330以及第二图案化金属层340,其中第一图案化金属层330位于第一铜箔层220上且连接导通孔C,而第二图案化金属层340位于第二铜箔层230上,且第一图案化金属层330与第二图案化金属层340分别暴露出核心介电层210的部分两侧表面。至此,已完成封装基板10的制作。
在结构上,请再参考图1P,本实施例的封装基板10,其包括底材(即第二底材200)、黏着层310、金属凸块M、导通孔C、第一图案化金属层330以及第二图案化金属层340。底材200具有彼此相对的上表面200a与下表面200b、核心介电层210、第一铜箔层220、第二铜箔层230a以及容置凹槽S。第一铜箔层220与第二铜箔层230a分别位于核心介电层210彼此相对的两侧表面上,而容置凹槽S由下表面200b延伸穿过第二铜箔层230a与核心介电层210而暴露出部分第一铜箔层220。黏着层3310配置于容置凹槽S的内壁。
再者,金属凸块M分别配置于容置凹槽S内,其中金属凸块M通过黏着层310而固定于容置凹槽S内,且每一金属凸块M的底表面L与底材200的下表面200b齐平。导通孔C穿过第一铜箔层220而延伸至金属凸块M。第一图案化金属层330覆盖第一铜箔层220且连接导通孔C。第二图案化金属层340覆盖第二铜箔层230与金属凸块M的底表面L,其中第一图案化金属层330与第二图案化金属层340分别暴露出核心介电层210的部分两侧表面。此处,如图1P所示,每一导通孔C的上表面U与第一图案化金属层330的顶表面T实质上齐平。而,金属凸块M连接对应的导通孔C与第二图案化金属层340。换言之,金属凸块M是内埋于第二底材200内。
由于本实施例是先通过电镀的方式将金属凸块M形成于第一底材100上,接着,再提供具有容置凹槽S的第二底材200,之后,再将形成有金属凸块M的第一底材与具有容置凹槽S的第二底材通过压合的方式来组装,最后,再移除第一底材100,并对位于第二底材上的元件进行电路布局,即可形成具有内埋式金属凸块M的封装基板10。相较于现有具有内埋式铜块的基板是要通过激光切割铜板来形成小铜块而言,本实施例形成金属凸块M的方式可有效降低封装基板10的制作成本,且可有效降低封装基板10的制作工时。再者,通过在第二底材200的容置凹槽S内配置黏着层310,并使金属凸块M通过黏着层310而固定于容置凹槽S内,可有效提供封装基板10的结构可靠度。此外,将金属凸块M内埋至第二底材200之后,便移除第一底材100,可有效降低整体封装基板10的厚度。
在后续封装基板10的应用中,请参考图2,可将芯片350通过打线接合的方式与本实施例的封装基板10电连接,或者是,以可将芯片360通过倒装接合的方式与封装基板10电连接,而形成所谓的封装结构20。此时,芯片350与芯片360运作时所产生的热能,可直接依序通过封装基板10的第一图案化金属层330、导通孔C、金属凸块M以及第二图案化金属层340而传递至外界,可具有较佳的散热效果。
综上所述,本发明是先于第一底材上通过电镀的方式来形成多个金属凸块,之后再将此形成有金属凸块的第一底材与具有容置凹槽的第二底材相互压合,而形成具有内埋金属凸块的基板。本发明具有内埋式铜块的基板是通过激光切割铜板来形成小铜块而言,本发明的封装基板的制作方法可有效降低制作成本且可有效节省制作工艺时间。金属凸块通过黏着层而固定于容置凹槽内,可有效提供封装基板的结构可靠度。此外,芯片运作时所产生的热能,可直接依序通过封装基板的第一图案化金属层、导通孔、金属凸块以及第二图案化金属层而传递至外界,可具有较佳的散热效果。
虽然结合以上实施例公开了本发明,然而其并非用以限定本发明,任何所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,可作些许的更动与润饰,故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (10)
1.一种封装基板的制作方法,包括:
形成第一底材;
以电镀的方式形成多个金属凸块于该第一底材上,其中该些金属凸块暴露出部分该第一底材;
提供第二底材,该第二底材具有彼此相对的上表面与下表面、核心介电层、第一铜箔层、第二铜箔层以及多个容置凹槽,其中该第一铜箔层与该第二铜箔层分别位于该核心介电层彼此相对的两侧表面上,而该些容置凹槽由该下表面延伸穿过该第二铜箔层与该核心介电层而暴露出部分该第一铜箔层;
形成黏着层于该些容置凹槽的内壁;
压合该第一底材与该第二底材,以使该些金属凸块容置于该些容置凹槽内,且该些金属凸块通过该黏着层而固定于该些容置凹槽内;
移除该第一底材,其中各该金属凸块的底表面与该第二底材的该下表面齐平;
形成多个从该第二底材的该上表面延伸至该些金属凸块的盲孔;
形成导电材料层于该第一铜箔层以及该第二铜箔层上,其中该导电材料层覆盖该第一铜箔层、该第二铜箔层以及该些金属凸块的该些底表面,且该导电材料层填满该些盲孔而定义出多个导通孔;以及
图案化该导电材料层而形成第一图案化金属层以及第二图案化金属层,其中该第一图案化金属层位于该第一铜箔层上且连接该些导通孔,而该第二图案化金属层位于该第二铜箔层上,且该第一图案化金属层与该第二图案化金属层分别暴露出该核心介电层的部分两侧表面。
2.如权利要求1所述的封装基板的制作方法,其中形成该第一底材的步骤包括:
提供介电层、第一离形层、第二离形层以及铜层;
压合该介电层、该第一离形层、该第二离形层以及该铜层,其中该第一离形层与该第二离形层分别位于该介电层的彼此相对的两侧表面上,而该铜层位于该第一离形层上;以及
形成镍层于该铜层上,其中该镍层覆盖该铜层,而形成该第一底材。
3.如权利要求2所述的封装基板的制作方法,其中该些金属凸块位于该镍层上且暴露出部分该镍层。
4.如权利要求2所述的封装基板的制作方法,其中形成该些金属凸块的步骤包括:
以该镍层为电镀籽晶层,通过电镀、曝光、显影及蚀刻方式形成该些金属凸块。
5.如权利要求2所述的封装基板的制作方法,其中移除该第一底材的步骤包括:
通过剥离程序,分开该第一离形膜与该铜层;以及
通过蚀刻程序,移除该铜层与该镍层,而暴露出该些金属凸块的该些底表面以及该第二底材的该下表面。
6.如权利要求1所述的封装基板的制作方法,其中各该盲孔为激光盲孔。
7.如权利要求1所述的封装基板的制作方法,其中形成该导电材料层的步骤包括:
以该第一铜箔层与该第二铜箔层为电镀籽晶层,以电镀方式形成该导电材料层。
8.一种封装基板,包括:
底材,具有彼此相对的上表面与下表面、核心介电层、第一铜箔层、第二铜箔层以及多个容置凹槽,其中该第一铜箔层与该第二铜箔层分别位于该核心介电层彼此相对的两侧表面上,而该些容置凹槽由该下表面延伸穿过该第二铜箔层与该核心介电层而暴露出部分该第一铜箔层;
黏着层,配置于该些容置凹槽的内壁;
多个金属凸块,分别配置于该些容置凹槽内,其中该些金属凸块通过该黏着层而固定于该些容置凹槽内,且各该金属凸块的底表面与该底材的该下表面齐平;
多个导通孔,穿过该第一铜箔层而延伸至该些金属凸块;
第一图案化金属层,覆盖该第一铜箔层且连接该些导通孔;以及
第二图案化金属层,覆盖该第二铜箔层与该些金属凸块的该底表面,其中该第一图案化金属层与该第二图案化金属层分别暴露出该核心介电层的部分两侧表面。
9.如权利要求8所述的封装基板,其中各该导通孔的上表面与该第一图案化金属层的顶表面齐平。
10.如权利要求8所述的封装基板,其中该些金属凸块连接对应的该些导通孔与该第二图案化金属层。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW104104529A TWI542271B (zh) | 2015-02-11 | 2015-02-11 | 封裝基板及其製作方法 |
TW104104529 | 2015-02-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106158667A CN106158667A (zh) | 2016-11-23 |
CN106158667B true CN106158667B (zh) | 2018-09-28 |
Family
ID=56565752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510176750.9A Active CN106158667B (zh) | 2015-02-11 | 2015-04-15 | 封装基板及其制作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9458540B2 (zh) |
JP (1) | JP6126179B2 (zh) |
CN (1) | CN106158667B (zh) |
TW (1) | TWI542271B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI584420B (zh) * | 2015-09-16 | 2017-05-21 | 旭德科技股份有限公司 | 封裝載板及其製作方法 |
CN111836451B (zh) * | 2019-04-16 | 2021-12-21 | 北大方正集团有限公司 | 电路板加工方法及电路板 |
CN110856355B (zh) * | 2019-10-08 | 2023-05-26 | 湖南维胜科技电路板有限公司 | 一种具有高散热性能的led电路板制作方法 |
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-
2015
- 2015-02-11 TW TW104104529A patent/TWI542271B/zh active
- 2015-04-14 US US14/685,610 patent/US9458540B2/en active Active
- 2015-04-15 CN CN201510176750.9A patent/CN106158667B/zh active Active
- 2015-08-28 JP JP2015169787A patent/JP6126179B2/ja active Active
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Publication number | Publication date |
---|---|
US20160230286A1 (en) | 2016-08-11 |
TW201630495A (zh) | 2016-08-16 |
JP6126179B2 (ja) | 2017-05-10 |
CN106158667A (zh) | 2016-11-23 |
US9458540B2 (en) | 2016-10-04 |
TWI542271B (zh) | 2016-07-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |