CN101192544A - 半导体元件埋入承载板的叠接结构及其制法 - Google Patents

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Abstract

本发明公开一种半导体元件埋入承载板的叠接结构及制法，主要提供分别形成有至少一贯穿开口的第一及第二承载板，且该第一及第二承载板一表面分别形成一第一及第二保护层，将至少一第一及第二半导体元件分别接置于该第一及第二保护层上且容设于该第一及第二承载板开口中，于该第一及第二承载板未形成第一及第二保护层的表面之间压合一介电层，藉以形成一模块化封装结构，因而可有效利用承载板的空间以缩小模块化的体积，且可依使用需求灵活变化组合以组成所需的储存容量，藉以简化半导体封装制造过程，降低制造成本。

Description

半导体元件埋入承载板的叠接结构及其制法
技术领域
本发明涉及一种半导体元件埋入承载板的叠接结构及其制法，尤其涉及一种将半导体元件先埋入承载板，再叠接该承载板的结构及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品亦逐渐迈入多功能、高性能的研发方向，以满足半导体封装件高集成度(Integration)及微型化(Miniaturization)的封装需求，且为求提升半导体封装件的性能与容量，以符电子产品小型化、大容量与高速化的趋势，目前多数将半导体封装件以多芯片模块化(Multi Chip Module，MCM)的形式呈现，此种封装件亦可缩减整体封装件体积并提升电性功能，遂而成为一种封装的主流，其是在单一封装件的芯片承载件上接置至少两半导体芯片(semiconductor chip)，且每一半导体芯片与承载件之间均以堆叠(stack)方式接置，而此种堆叠式芯片封装结构已见于美国专利第6,798,049号之中。
图1所示为美国专利第6,798,049号所揭示的CDBGA(Cavity-Down Ball Grid Array)封装件剖视图，其在一具有线路层11的电路板10上形成有一开口101，并于该电路板10的至少一面形成一具有电性连接垫11a及焊线垫11b(bound pad)的线路层11，于该开口101内结合两叠置的半导体芯片121、122，且该半导体芯片121、122之间以焊接层13(bounding layer)电性连接，又该半导体芯片122以如金线的导电装置14电性连接至线路层11的焊线垫11b，再以封装胶体15填入电路板10的开口101，并包覆半导体芯片121、122及导电装置14，且在该电路板的线路层11上形成有一绝缘保护层16，于该绝缘保护层16上形成有多个开口16a藉以显露出该电性连接垫11a，并于该绝缘保护层16的开口16a形成一如锡球的导电元件17，以完成封装制造过程。
然而，对于此类封装件而言，该堆叠的半导体芯片121及122是以引线接合(Wire bond)的方式电性连接至线路层11，而引线接合的结构因线弧高度使得封装高度增加，如此即无法达到轻薄短小的目的。并且该半导体芯片121及122之间必须以芯片级的倒装芯片连接的焊接层13进行电性连接，即该半导体芯片121及122必须先在芯片厂作电性连接的叠接制造过程，然后再送至封装厂作封装，使得制造过程较为复杂而增加制造成本。
另外，通过堆叠的方式增加电性功能与模块化性能的方式，若要再提高，则必须再进行堆叠，如此一来将增加线路层11的复杂度，且也必须增加线路层11的焊线垫11b的数量，而在有限或固定的使用面积内要提高线路密度及焊线垫11b的数量，则用以承载半导体芯片121及122的电路板必须达到细线路，但通过细线路以达到缩小电路板面积的效果有限，且通过直接堆叠半导体芯片121、122的方式以增加电性功能与模块化性能，则因堆叠的芯片数量有限，并无法达到有效扩充增加电性功能的目的。
因此，如何提高多芯片模块化接置在多层电路板上的密度，减少半导体元件接置在多层电路板上的面积，进而缩小半导体封装体积，同时简化半导体封装制造过程以及降低制造成本，已成为电路板业界的重要课题。
发明内容
鉴于前述现有技术的缺失，本发明的主要目的是提供一种半导体元件埋入承载板的叠接结构及其制法，可将半导体元件埋入承载板以成为一模块化结构。
本发明的又一目的是提供一种半导体元件埋入承载板的叠接结构及其制法，可依需要灵活变换半导体元件的数量，而有较佳的组合变换灵活性。
本发明的另一目的是提供一种半导体元件埋入承载板的叠接结构及其制法，可有效利用承载板的空间以缩小模块化的体积。
本发明的再一目的是提供一种半导体元件埋入承载板的叠接结构及其制法，可以简化半导体封装制造过程，降低制造成本。
为达上述目的及其他相关的目的，本发明提供一种半导体元件埋入承载板的叠接结构的制法，主要包括：提供一第一及第二承载板，于该第一及第二承载板中分别形成有至少一贯穿开口，且该第一及第二承载板的一表面分别形成一第一及第二保护层以分别封住该第一及第二承载板的开口，并将至少一第一及第二半导体元件分别容设于该第一及第二承载板的开口中，并接置于该第一及第二保护层上；将该第一及第二承载板上未形成有第一及第二保护层的表面之间压合一介电层，且使该介电层填充于该第一及第二承载板的开口中，以将该第一及第二半导体元件固定于该开口中；以及移除该第一及第二保护层，藉以形成一埋设有该第一、第二半导体元件的构装结构。
上述该第一及第二承载板可为绝缘板或具有线路的电路板，而该第一及第二保护层可为胶带(tape)。
此外，本发明的半导体元件埋入承载板的叠接结构的制法还包括：于该构装结构的二表面分别形成一第一及第二线路增层结构，该第一及第二线路增层结构包括至少一介电层、叠置于该介电层上的一线路层，以及形成于该介电层中的导电结构以电性连接至该第一及第二半导体元件的电极垫；形成多个贯穿该构装结构、第一及第二线路增层结构的电镀导通孔，且这些电镀导通孔电性连接该第一及第二线路增层结构；以及于该第一及第二线路增层结构的外表面分别形成一第一及第二防焊层。
由前述半导体元件埋入承载板的叠接结构的制法，即可形成本发明的半导体元件埋入承载板的叠接结构，主要包括一第一承载板及第二承载板，该第一及第二承载板中分别形成有至少一贯穿开口；至少一第一半导体元件及第二半导体元件，分别接置于该第一及第二承载板的开口中，且具有数个电极垫的主动面及相对的非主动面；以及一介电层，夹设于该第一承载板及该第二承载板之间，且该介电层填充于该第一及第二承载板的开口中，以将该第一及第二半导体元件分别固定在该开口中。
此外，本发明的半导体元件埋入承载板的叠接结构，还包括一第一线路增层结构及一第二线路增层结构，分别形成于该第一及第二承载板的外表面，该第一及第二线路增层结构包括至少一介电层、叠置于该介电层上的一线路层，以及形成于该介电层中的导电结构以电性连接至半导体元件的电极垫；多个电镀导通孔，贯穿该第一及第二承载板、第一及第二线路增层结构以及该介电层，且电性连接该第一及第二线路增层结构；以及一第一防焊层与一第二防焊层，分别形成于该第一及第二线路增层结构的外表面。
相比于现有技术，本发明是将半导体元件埋置于承载板之中，并于该承载板的表面及该半导体元件主动面形成一保护层，之后于二承载板未形成该保护层的表面之间压合一介电层，从而以成为一模块化结构，因而可有效利用承载板的空间以缩小模块化的体积，又应用于存储器芯片的构装可依使用需求灵活变化组合以组成所需的储存容量，藉以简化半导体封装制造过程，降低制造成本。另外，本发明还可于承载板表面形成第一及第二线路增层结构以及形成多个电镀导通孔以电性连接该承载板表面的第一及第二线路增层结构，从而以成为一半导体元件埋入承载板的叠接结构，其可以与其它导电元件或外部电子装置例如印刷电路板等电性连接。
附图说明
图1为美国专利第6,798,049号的剖视图；以及
图2A至2F为本发明的半导体元件埋入承载板的叠接结构的制法流程图。
主要元件符号说明
10                    电路板
101，16a，211a，211b  开口
11，252a，252b        线路层
11a                   电性连接垫
11b                   焊线垫
121，122              半导体芯片
13                    焊接层
14                    导电装置
15                    封装胶体
16              绝缘保护层
17              导电元件
21a             第一承载板
21b             第二承载板
22a             第一保护层
22b             第二保护层
231a，231b      主动面
232a，232b      非主动面
233a，233b      电极垫
23a             第一半导体元件
23b             第二半导体元件
24，251a，251b  介电层
253a，253b      导电结构
25a             第一线路增层结构
25b             第二线路增层结构
26              电镀导通孔
27a             第一防焊层
27b             第二防焊层
2               构装结构
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可通过其他不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
以下结合图2A至图2F详细说明本发明的半导体元件埋入承载板的叠接结构的制法。
参阅图2A，首先提供一第一承载板21a以及一第二承载板21b，于该第一承载板21a及该第二承载板21b中分别形成有至少一贯穿开口211a以及211b，且于该第一承载板21a及该第二承载板21b一表面分别形成一第一保护层22a及第二保护层22b，以由该第一保护层22a及第二保护层22b分别封住该开口211a、211b的一端。接着将至少一第一半导体元件23a以及至少一第二半导体元件23b分别容设于该第一及第二承载板开口211a、211b中，并使该第一半导体元件23a及第二半导体元件23b分别接置于该第一及第二保护层22a、22b上。
上述该第一及第二承载板为一绝缘板或是具有线路的电路板，而该第一及第二保护层22a及22b为一胶带，可通过该胶带的粘着效果将该第一及第二半导体元件23a、23b粘固于该第一及第二承载板21a、21b的开口211a、211b内。该第一及第二半导体元件23a、23b分别具有一主动面231a、231b及相对的非主动面232a、232b，且该主动面231a、231b分别形成有数个电极垫233a、233b。而该第一及第二半导体元件23a、23b以其主动面231a、231b分别接置于该第一及第二保护层22a、22b上，以便于后述的压合制造过程中由该第一及第二保护层分别保护该第一及第二半导体元件23a、23b的主动面231a、231b。
参阅图2B，将该第一承载板21a未形成有该第一保护层22a的表面与该第二承载板21b未形成有该第二保护层22b的表面之间压合一介电层24，如图中箭头方向所示，以将部份的介电层24压入第一及第二承载板21a、21b的开口211a、211b中，而将第一及第二半导体元件23a、23b固定在该开口211a、211b中，从而形成如图2C所示的结构。
参阅图2D，接着移除该第一及第二保护层22a、22b，藉以形成一埋设有该第一及第二半导体元件23a、23b的构装结构2。
参阅图2E，于该构装结构2的二表面形成第一线路增层结构25a以及第二线路增层结构25b，其中，该第一线路增层结构25a包括至少一介电层251a、叠置于该介电层251a上的一线路层252a，以及形成于该介电层251a中以供该线路层252a电性连接至该第一半导体元件23a的电极垫233a的导电结构253a；而该第二线路增层结构25b包括一介电层251b、叠置于该介电层251b上的一线路层252b，以及形成于该介电层251b中以供该线路层252b电性连接至该第二半导体元件23b的电极垫233b的导电结构253b。同时形成有多个贯穿该构装结构2、该第一线路增层结构25a以及该第二线路增层结构25b的电镀导通孔(PTH)26，从而电性连接该线路层252a、252b。
另外，应特别注意该第一及第二线路增层结构25a、25b非以附图的一层为限，而可因应实际电性需求进行增层。
参阅图2F，之后还可于该第一线路增层结构25a以及该第二线路增层结构25b的外表面分别形成第一防焊层27a以及第二防焊层27b。
由前述的制法，可形成本发明的半导体元件埋入承载板的叠接结构，如图2D所示，主要包括：一第一承载板21a及第二承载板21b，且该第一及第二承载板21a及21b中分别形成有至少一贯穿开口211a、211b；至少一第一半导体元件23a及第二半导体元件23b，该第一及第二半导体元件23a、23b分别接置于该第一及第二承载板的开口211a、211b中，且分别具有形成数个电极垫233a、233b的主动面231a、231b及相对的非主动面232a、232b；以及一介电层24，夹设于该第一承载板21a及该第二承载板21b之间，且该介电层24并填充于该第一及第二承载板21a、21b的开口211a、211b中，以将该第一及第二半导体元件23a、23b固定在该开口211a、211b中。
前述的半导体元件埋入承载板的叠接结构，如图2E所示，还可包括有一第一线路增层结构25a及第二线路增层结构25b，分别形成于该第一及第二承载板21a及21b的外表面，而该第一及第二线路增层结构25a、25b包括至少一介电层251a、251b，叠置于该介电层上的线路层252a、252b，及形成于该介电层251a、251b中的导电结构253a、253b，以供该线路层252a、252b电性连接至该第一及第二半导体元件23a、23b的电极垫233a、233b；以及多个电镀导通孔26，贯穿该第一及第二承载板21a、21b，第一及第二线路增层结构25a、25b以及该介电层24，且电性连接该线路层252a、252b。
此外，如图2F所示，该半导体元件埋入承载板的叠接结构还包括一第一防焊层27a与第二防焊层27b，分别形成于该第一及第二线路增层结构25a、25b的外表面。
相比于现有技术，本发明可在该第一及第二承载板21a、21b中埋设多个半导体元件，藉以增加半导体元件接置于承载板的数量，以增加其储存容量。另外，该第一及第二半导体元件23a、23b预先接置于该第一及第二承载板21a、21b的开口211a、211b中，接着于该第一及第二承载板21a、21b表面及该第一及第二半导体元件23a、23b主动面分别形成第一及第二保护层22a、22b，之后再叠接第一承载板21a与该第二承载板21b，以成为一模块化结构，可有效利用承载板的空间以缩小模块化的体积，且可依需要作不同的组合及变更，以因应不同的使用需要，因而具有较佳的变换灵活性。本发明的半导体元件埋入承载板的叠接结构及其制法相比于前述现有方式可以简化半导体封装制造过程，降低制造成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范围下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围应如随附的权利要求所列。

Claims (13)

1.一种半导体元件埋入承载板的叠接结构的制法，包括：
提供一第一及第二承载板，于该第一及第二承载板中分别形成有至少一贯穿开口，且该第一及第二承载板一表面分别形成一第一及第二保护层以分别封住该第一及第二承载板的开口，并将至少一第一及第二半导体元件分别容设于该第一及第二承载板的开口中并接置于该第一及第二保护层上；
将该第一及第二承载板未形成有该第一及第二保护层的表面之间压合一介电层，以将该介电层填充于该第一及第二承载板的开口中，而将该第一及第二半导体元件固定于该开口中；以及
移除该第一及第二保护层，藉以形成一埋设有该第一、第二半导体元件的构装结构。
2.根据权利要求1所述的制法，其中，该第一及第二承载板为一绝缘板及具有线路的电路板的其中之一。
3.根据权利要求1所述的制法，其中，该第一及第二保护层为胶带。
4.根据权利要求1所述的制法，其中，该第一及第二半导体元件分别具有一主动面及相对的非主动面，于该主动面分别形成有数个电极垫。
5.根据权利要求4所述的制法，还包括于该构装结构的二表面分别形成一第一及第二线路增层结构，该第一及第二线路增层结构包括至少一介电层、叠置于该介电层上的线路层，以及形成于该介电层中的导电结构，以供该线路层电性连接至该第一及第二半导体元件的电极垫。
6.根据权利要求5所述的制法，还包括形成多个贯穿该构装结构、第一及第二线路增层结构的电镀导通孔，且所述电镀导通孔电性连接该第一及第二线路增层结构。
7.根据权利要求5所述的制法，还包括于该第一及第二线路增层结构的外表面分别形成第一及第二防焊层。
8.一种半导体元件埋入承载板的叠接结构，包括：
一第一承载板及第二承载板，且该第一及第二承载板中分别形成有至少一贯穿开口；
至少一第一半导体元件及第二半导体元件，分别接置于该第一及第二承载板的开口中；以及
一介电层，夹设于该第一承载板及该第二承载板之间，且该介电层填充于该第一及第二承载板的开口中，而将该第一及第二半导体元件固定于该开口中。
9.根据权利要求8所述的结构，其中，该第一及第二承载板为一绝缘板及具有线路的电路板的其中之一。
10.根据权利要求8所述的结构，其中，该第一及第二半导体元件分别具有一主动面及相对的非主动面，于该主动面分别形成有数个电极垫。
11.根据权利要求10所述的结构，还包括至少一第一线路增层结构及第二线路增层结构，分别形成于该第一及第二承载板的外表面，该第一及第二线路增层结构包括至少一介电层、叠置于该介电层上的线路层，以及形成于该介电层中的导电结构以供该线路层电性连接至半导体元件的电极垫。
12.根据权利要求11所述的结构，还包括多个电镀导通孔，贯穿该第一及第二承载板、第一及第二线路增层结构以及该介电层，且电性连接该第一及第二线路增层结构的线路层。
13.根据权利要求11所述的结构，还包括一第一防焊层与第二防焊层，分别形成于该第一及第二线路增层结构的外表面。
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