CN102044528A - 层叠封装件及其制造方法 - Google Patents

层叠封装件及其制造方法 Download PDF

Info

Publication number
CN102044528A
CN102044528A CN2009101794445A CN200910179444A CN102044528A CN 102044528 A CN102044528 A CN 102044528A CN 2009101794445 A CN2009101794445 A CN 2009101794445A CN 200910179444 A CN200910179444 A CN 200910179444A CN 102044528 A CN102044528 A CN 102044528A
Authority
CN
China
Prior art keywords
substrate
package
packaging part
engagement member
engagement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009101794445A
Other languages
English (en)
Inventor
王玉传
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN2009101794445A priority Critical patent/CN102044528A/zh
Publication of CN102044528A publication Critical patent/CN102044528A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

本发明公开了一种层叠封装件及其制造方法，该层叠封装件包括第一封装件、第二封装件以及设置在第一封装件和第二封装件之间的多个接合构件，第一封装件包括第一基板和形成在第一基板的第一表面上的第一半导体芯片，第二封装件包括第二基板和形成在第二基板的第一表面上的第二半导体芯片，第一基板的第一表面面对第二基板的第一表面，多个接合构件中的每个接合构件电接合第一基板的第一表面和第二基板的第一表面。

Description

层叠封装件及其制造方法
技术领域
本发明涉及半导体封装的领域，更具体地讲，涉及一种层叠封装件及其制造方法。
背景技术
随着电子装置的尺寸越来越小，通过在一个半导体封装件中堆叠多个芯片或堆叠半导体封装件来实现高的集成密度。近年来，针对移动电子设备，已经引入了堆叠式半导体封装件。一种堆叠式半导体封装件是将逻辑封装件和存储器封装件嵌入一个封装件中的层叠封装件(package-on-package)。利用层叠封装技术，在一个半导体封装件中可以包括不同类型的半导体器件。
图1是传统的层叠封装件1的示意性剖视图。参照图1，层叠封装件1包括层叠的上封装件12和下封装件11。上封装件12和下封装件11是传统的球栅阵列(BGA)半导体封装件，其具有基板，基板中安装有多条图案化的导线。基板的顶部上具有多个连接焊盘，半导体芯片引线键合到连接焊盘。另外，基板顶部的某些区域通过环氧化合物包封而形成包封构件，使得半导体芯片和引线被封住。基板的底部粘附有多个焊球，这些焊球可以与布置在基板中的导线连接。上封装件12的呈环形布置的多个焊球13电连接到下封装件11的暴露于其包封构件14外并位于其上表面上的焊盘，从而形成层叠封装件1。
因为上封装件12和下封装件11所用的材料以及结构方面存在差异，所以在工程中上封装件12和下封装件11产生的翘曲之间的差异比较大，因此在堆叠过程中很容易出现焊球连接不良的问题，导致良率下降。
此外，因为用于堆叠的每个封装件都具有比较大的翘曲，所以很难实现包括至少三个堆叠的封装件的层叠封装件。
另外，由于通过上封装件12的焊球13实现上下封装件的堆叠，因此焊球13的直径必须比下封装件11的包封构件14的高度大，也就是说，难以实现焊球间距小的层叠封装件。
发明内容
本发明一个目的在于提供一种能够减少连接不良问题的层叠封装件及其制造方法。
本发明的另一目的在于提供一种能够以任意层数进行堆叠的层叠封装件及其制造方法。
本发明的又一目的在于提供一种焊球间距小的层叠封装件及其制造方法。
根据本发明的层叠封装件包括第一封装件、第二封装件以及设置在第一封装件和第二封装件之间的多个接合构件，第一封装件包括第一基板和形成在第一基板的第一表面上的第一半导体芯片，第二封装件包括第二基板和形成在第二基板的第一表面上的第二半导体芯片，第一基板的第一表面面对第二基板的第一表面，多个接合构件中的每个接合构件电接合第一基板的第一表面和第二基板的第一表面。
第一基板和第二基板可具有相同的重量和尺寸，并可由相同的材料制成。
每个接合构件可包括附于第一基板的第一表面的第一结合构件和附于第二基板的第一表面的第二接合构件，第一接合构件的远离第一基板的一端与第二接合构件的远离第二基板的一端可彼此接合。
第一基板和第二基板可关于多个第一接合构件和多个第二接合构件的多个接合点所在的平面对称。
第一接合构件和第二接合构件中的每个可以是柱状导电体和焊球中的一种。
第一基板还可包括背对第一基板的第一表面的第二表面，第二基板还可包括背对第二基板的第一表面的第二表面，第一基板的第二表面和第二基板的第二表面可暴露于层叠封装件的外部。
第一封装件还可包括布置在第一基板的第二表面上的外部连接端子，第二封装件还可包括布置在第二基板的第二表面上的连接焊盘。
层叠封装件还可包括设置在第一封装件和第二封装件之间的包封构件，包封构件可作为一个整体用于包封第一基板和第二基板之间的所有组件。
根据本发明的层叠封装件的制造方法包括以下步骤：提供第一封装件和第二封装件，第一封装件包括第一基板和形成在第一基板的第一表面上的第一半导体芯片，第二封装件包括第二基板和形成在第二基板的第一表面上的第二半导体芯片；在第一封装件和第二封装件之间设置多个接合构件，多个接合构件中的每个接合构件电接合第一基板的第一表面和第二基板的第一表面，第一基板的第一表面面对第二基板的第一表面。
每个接合构件可包括第一结合构件和第二接合构件，在第一封装件和第二封装件之间设置多个接合构件中的每个接合构件的步骤可包括：在第一基板的第一表面上设置第一结合构件，在第二基板的第一表面上设置第二结合构件，将第一接合构件的远离第一基板的一端与第二接合构件的远离第二基板的一端彼此接合。
该制造方法还包括在设置多个接合构件之后在第一基板的第二表面上设置外部连接端子。
该制造方法还可包括在设置多个接合构件之后在第一封装件和第二封装件之间设置包封构件，包封构件作为一个整体用于包封第一基板和第二基板之间的所有组件。
附图说明
通过下面结合附图对实施例的描述，本发明的以上和/或其它方面和优点将变得清楚且更容易理解，在附图中：
图1是传统的层叠封装件的示意性剖视图；
图2是根据本发明一个实施例的层叠封装件的示意性剖视图；
图3是根据本发明另一实施例的层叠封装件的示意性剖视图；
图4A至图4E是根据本发明一个实施例的层叠封装件的制造方法的示意性剖视图。
具体实施方式
下文中，将参照附图来更充分地描述本发明，在附图中示出了本发明的实施例。本发明可以以许多不同的方式来实施，而不应该被理解为局限于这里阐述的实施例。在附图中，为了清晰起见，可夸大层和区域的尺寸。
图2是根据本发明一个实施例的层叠封装件的示意性剖视图。参照图2，根据本发明一个实施例的层叠封装件10包括下封装件100和堆叠在下封装件100上的上封装件200。
下封装件100包括下基板110和安装在下基板110上的下半导体芯片120。下基板110可以是印刷电路板(PCB)。第一连接焊盘111和第二连接焊盘112设置在下基板110的第一表面(例如上表面)上，第三连接焊盘113设置在下基板110的第二表面(例如下表面)上，第二表面背对第一表面。下封装件100的第二表面完全暴露于层叠封装件10的外部。下基板110还可包括布置在下基板110中的用于将第一连接焊盘111和第二连接焊盘112电连接至第三连接焊盘113的导线114。下半导体芯片120通过粘合剂130安装在下基板110的第一表面上，并通过键合线140电连接到第一连接焊盘111。下半导体芯片120可以包括逻辑芯片。
下封装件100还可包括布置在第三连接焊盘113上的外部连接端子150，外部连接端子150可以是焊球，用于连接到外部器件。
上封装件200包括上基板210和安装在上基板210上的上半导体芯片220。上基板210可以是PCB。第一连接焊盘211和第二连接焊盘212设置在上基板210的第一表面(例如下表面)上，第三连接焊盘213设置在上基板210的第二表面(例如上表面)上，第二表面背对第一表面。上封装件200的第二表面完全暴露于层叠封装件10的外部。上基板210还可包括布置在上基板210中的用于将第一连接焊盘211和第二连接焊盘212电连接至第三连接焊盘213的导线214。上半导体芯片220通过粘合剂230安装在上基板210的第一表面上，并通过键合线240电连接到第一连接焊盘211。上半导体芯片220可以包括存储器芯片。第三连接焊盘213用于层叠封装件10与外部器件之间的电连接。
下封装件100的下基板110和上封装件200的上基板210可具有基本相同的尺寸和重量，并且可由相同的材料制成。此外，如图2所示，下半导体芯片120和上半导体芯片220彼此面对，即下基板110的形成有下半导体芯片120的表面面对上基板210的形成有上半导体芯片220的表面。
层叠封装件10还包括布置在下封装件100与上封装件200之间并用于将下封装件100与上封装件200电连接的接合构件300，具体地讲，接合构件300将下封装件100的第二连接焊盘112电连接至上封装件200的第二连接焊盘212，同时还可用于支撑上封装件200。
接合构件300可包括附于下基板110的多个下接合构件310和附于上基板210的多个上接合构件320。下接合构件310布置在下基板110的第二连接焊盘112上，上接合构件320布置在上基板210的第二连接焊盘212上。一个下接合构件310的远离第二连接焊盘112的一端与相应的一个上接合构件320的远离第二连接焊盘212的一端彼此接合，从而实现下封装件100与上封装件200之间的电连接。
下接合构件310的高度大于下半导体芯片120的高度，上接合构件320的高度大于上半导体芯片220的高度，使得下半导体芯片120和上半导体芯片220不会彼此接触，并且从下半导体芯片120延伸的键合线140不会接触从上半导体芯片210延伸的键合线240。
多个下接合构件310和多个上接合构件320可具有基本相同的高度，因此多个下接合构件310和多个上接合构件320的多个接合点可基本处于同一平面P(见图2)中，并且下封装件100的下基板110和上封装件200的上基板210可关于该平面P对称。
接合构件300可以是柱状导电体，也就是说，下接合构件310和上接合构件320均可以形成为柱状导电体的形式；但本发明不限于此，例如下接合构件310和上接合构件320可以形成为焊球。此外，接合构件不限于图2中示出的由下接合构件和上接合构件组合而成的形式，其可以是单个的导电体。
层叠封装件10还包括设置在下封装件100和上封装件200之间的包封构件400。作为一个整体的包封构件400包封下基板110和上基板210之间的所有组件，包括下半导体芯片120、上半导体芯片220、键合线140、键合线240和接合构件300，从而固定并保护下基板110和上基板210之间的组件，使其免于外部冲击和潮气渗透。包封构件400可包括可固化的环氧塑封料。
根据本发明，因为上封装件200和不包括外部连接端子150的下封装件100具有基本相同的结构，所以下封装件100和上封装件200产生的翘曲之间的差异小；尤其是在下基板110和上基板210关于下接合构件310和上接合构件320的多个接合点所在的平面P对称的情况下，翘曲之间的差异更小。此外，下基板110的形成有下半导体芯片120的第一表面和上基板210的形成有上半导体芯片220的第一表面彼此面对，因此下封装件100和上封装件200在层叠封装件的制造过程中朝不同的方向翘曲，例如下封装件100的边缘翘起，中部下垂，而上封装件200的边缘下垂，中部隆起，所以下封装件100和上封装件200的翘曲可在一定程度上相互抵消，从而减小层叠封装件10的整体变形。因此，与图1所示的传统层叠封装件相比，层叠封装件10的接合构件300连接不良的可能性会小得多，从而提高了良率。
此外，下封装件100的第二表面和上封装件200的第二表面完全暴露于层叠封装件10的外部，因此外部连接端子150的尺寸与设置在下基板110和上基板210之间的组件的尺寸无关，即外部连接端子150的尺寸与包封构件400的高度无关。因此，可以方便地设计外部连接端子150的尺寸和位置，从而能够实现焊球间距小的层叠封装件。
图3是根据本发明另一实施例的层叠封装件的示意性剖视图。参照图3，根据本发明另一实施例的层叠封装件20包括下层叠封装件10a和堆叠在下层叠封装件10a上的上层叠封装件10b。下层叠封装件10a和上层叠封装件10b均可以是参照图2描述的层叠封装件10。上层叠封装件10b的下封装件100的外部连接端子150堆叠并接合到下层叠封装件10a的上封装件200的第三连接焊盘213，从而实现两个层叠封装件的堆叠。此外，基于如上所述的层叠封装件10的结构，可以容易地实现三个以上的层叠封装件的堆叠。因此，根据本发明，可以容易地实现任意层数的封装件的堆叠。
图4A至图4E是根据本发明一个实施例的层叠封装件的制造方法的示意性剖视图。
参照图4A，首先提供如图2所示的包括下基板110、下半导体芯片120、粘合剂130、键合线140的下封装件100以及包括上基板210、上半导体芯片220、粘合剂230、键合线240的上封装件200，下基板110包括第一连接焊盘111、第二连接焊盘112和第三连接焊盘113，上基板210包括第一连接焊盘211、第二连接焊盘212和第三连接焊盘213，图2所示的下封装件100和上封装件200用于制造一个层叠封装件10。
这里，下基板110属于PCB的一部分，该PCB上布置有用于多个层叠封装件的多个下半导体芯片120，尽管在图4A中仅示出用于一个层叠封装件的一个下半导体芯片120。上基板210属于另一PCB的一部分，该PCB上布置有用于多个层叠封装件的多个上半导体芯片220，尽管在图4A中仅示出用于一个层叠封装件的一个上半导体芯片220。也就是说，利用一块PCB(下PCB)提供用于多个层叠封装件的多个下封装件，利用另一块PCB(上PCB)提供用于所述多个层叠封装件的多个上封装件。
然后，参照图4B，在下基板110的第二连接焊盘112上布置多个下接合构件310，在上基板210的第二连接焊盘212上布置多个上接合构件320。此外，还在下PCB的用于其它层叠封装件的第二连接焊盘(未示出)上布置多个下接合构件，还在上PCB的用于其它层叠封装件的第二连接焊盘(未示出)上布置多个上接合构件。
之后，参照图4C，将上PCB翻转，使上封装件200的上半导体芯片220面对下封装件100的下半导体芯片120，并使上接合构件320和下接合构件310中对应的接合构件相互对准，然后将对准的上接合构件320和下接合构件310焊接在一起，例如，通过回流焊将对准的上接合构件320和下接合构件310焊接在一起。此外，还将上PCB上的用于其它层叠封装件的上接合构件(未示出)和下PCB上的用于相应层叠封装件的下接合构件(未示出)经对准后焊接在一起。
然后，在整个上PCB和整个下PCB之间设置包封构件。参照图4D，用包封构件400填充下封装件100和上封装件200之间的空间，从而包封下半导体芯片120、上半导体芯片220、键合线140、键合线240和接合构件300。包封构件可包括经固化的环氧塑封料。
接着，参照图4E，在下基板110的第三连接焊盘113上布置外部连接端子150，外部连接端子150可以是焊球，用于连接到外部器件。此外，还在下PCB的用于其它层叠封装件的第三连接焊盘113上布置外部连接端子。
最后，切割上PCB和下PCB以及设置在其间的包封构件，从而形成多个如图2中所示的层叠封装件10。
如上所述，利用两块PCB制造层叠结构，然后将该层叠结构切割成多个层叠封装件，制造工艺简单、效率高。切割而成的层叠封装件的下基板和上基板可以对称。然而，本发明不限于此。例如，可以利用一个单独的下基板110和另一单独的上基板210来制造一个层叠封装件10，在这种情况下，省略了切割PCB的步骤。
根据本发明的制造方法的另一实施例，在切割上PCB和下PCB以及设置在其间的包封构件之前，将下PCB的用于多个层叠封装件的外部连接端子堆叠并接合(例如焊接)到根据图4A-4E示出的方法制造的层叠结构中的上PCB的用于多个层叠封装件的第三连接焊盘，然后切割堆叠的层叠结构，从而制造出根据本发明另一实施例的层叠封装件20。
虽然参照本发明的示例性实施例具体示出并描述了本发明，但是本领域技术人员应该理解，在不脱离本发明的精神和范围的情况下，可作出形式上和细节上的各种改变。

Claims (16)

1.一种层叠封装件，所述层叠封装件包括第一封装件、第二封装件以及设置在第一封装件和第二封装件之间的多个接合构件，第一封装件包括第一基板和形成在第一基板的第一表面上的第一半导体芯片，第二封装件包括第二基板和形成在第二基板的第一表面上的第二半导体芯片，其特征在于：
第一基板的第一表面面对第二基板的第一表面，多个接合构件中的每个接合构件电接合第一基板的第一表面和第二基板的第一表面。
2.根据权利要求1所述的层叠封装件，其特征在于第一基板和第二基板具有相同的重量和尺寸，并由相同的材料制成。
3.根据权利要求1所述的层叠封装件，其特征在于每个接合构件包括附于第一基板的第一表面的第一结合构件和附于第二基板的第一表面的第二接合构件，第一接合构件的远离第一基板的一端与第二接合构件的远离第二基板的一端彼此接合。
4.根据权利要求3所述的层叠封装件，其特征在于第一基板和第二基板关于多个第一接合构件和多个第二接合构件的多个接合点所在的平面对称。
5.根据权利要求3所述的层叠封装件，其特征在于第一接合构件和第二接合构件中的每个是柱状导电体和焊球中的一种。
6.根据权利要求1所述的层叠封装件，其特征在于第一基板还包括背对第一基板的第一表面的第二表面，第二基板还包括背对第二基板的第一表面的第二表面，第一基板的第二表面和第二基板的第二表面暴露于层叠封装件的外部。
7.根据权利要求6所述的层叠封装件，其特征在于第一封装件还包括布置在第一基板的第二表面上的外部连接端子，第二封装件还包括布置在第二基板的第二表面上的连接焊盘。
8.根据权利要求1所述的层叠封装件，其特征在于层叠封装件还包括设置在第一封装件和第二封装件之间的包封构件，包封构件作为一个整体用于包封第一基板和第二基板之间的所有组件。
9.一种层叠封装件的制造方法，所述方法包括以下步骤：
提供第一封装件和第二封装件，第一封装件包括第一基板和形成在第一基板的第一表面上的第一半导体芯片，第二封装件包括第二基板和形成在第二基板的第一表面上的第二半导体芯片；
在第一封装件和第二封装件之间设置多个接合构件，多个接合构件中的每个接合构件电接合第一基板的第一表面和第二基板的第一表面，第一基板的第一表面面对第二基板的第一表面。
10.根据权利要求9所述的制造方法，其特征在于第一基板和第二基板具有相同的重量和尺寸，并由相同的材料制成。
11.根据权利要求9所述的制造方法，其特征在于每个接合构件包括第一结合构件和第二接合构件，在第一封装件和第二封装件之间设置多个接合构件中的每个接合构件的步骤包括：
在第一基板的第一表面上设置第一结合构件，在第二基板的第一表面上设置第二结合构件，将第一接合构件的远离第一基板的一端与第二接合构件的远离第二基板的一端彼此接合。
12.根据权利要求11所述的制造方法，其特征在于第一基板和第二基板关于多个第一接合构件和多个第二接合构件的多个接合点所在的平面对称。
13.根据权利要求11所述的制造方法，其特征在于第一接合构件和第二接合构件中的每个是柱状导电体和焊球中的一种。
14.根据权利要求9所述的制造方法，其特征在于第一基板还包括背对第一基板的第一表面的第二表面，第二基板还包括背对第二基板的第一表面的第二表面，第一基板的第二表面和第二基板的第二表面暴露于层叠封装件的外部。
15.根据权利要求14所述的制造方法，其特征在于第二封装件还包括布置在第二基板的第二表面上的连接焊盘，所述制造方法还包括在设置多个接合构件之后在第一基板的第二表面上设置外部连接端子。
16.根据权利要求9所述的制造方法，其特征在于所述制造方法还包括在设置多个接合构件之后在第一封装件和第二封装件之间设置包封构件，包封构件作为一个整体用于包封第一基板和第二基板之间的所有组件。
CN2009101794445A 2009-10-13 2009-10-13 层叠封装件及其制造方法 Pending CN102044528A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009101794445A CN102044528A (zh) 2009-10-13 2009-10-13 层叠封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009101794445A CN102044528A (zh) 2009-10-13 2009-10-13 层叠封装件及其制造方法

Publications (1)

Publication Number Publication Date
CN102044528A true CN102044528A (zh) 2011-05-04

Family

ID=43910534

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101794445A Pending CN102044528A (zh) 2009-10-13 2009-10-13 层叠封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN102044528A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633076A (zh) * 2013-11-21 2014-03-12 三星半导体(中国)研究开发有限公司 包封件上芯片型封装件
CN104078458A (zh) * 2013-03-29 2014-10-01 日月光半导体制造股份有限公司 堆叠式半导体结构及其制造方法
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
CN104733411A (zh) * 2014-12-30 2015-06-24 华天科技（西安）有限公司 一种三维堆叠圆片级扇出PoP封装结构及其制造方法
CN106298727A (zh) * 2015-06-26 2017-01-04 矽品精密工业股份有限公司 封装件及其封装基板

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078458A (zh) * 2013-03-29 2014-10-01 日月光半导体制造股份有限公司 堆叠式半导体结构及其制造方法
CN104078458B (zh) * 2013-03-29 2017-07-25 日月光半导体制造股份有限公司 堆叠式半导体结构及其制造方法
CN107424987A (zh) * 2013-03-29 2017-12-01 日月光半导体制造股份有限公司 堆叠式半导体结构及其制造方法
CN107424987B (zh) * 2013-03-29 2020-08-21 日月光半导体制造股份有限公司 堆叠式半导体结构及其制造方法
CN103633076A (zh) * 2013-11-21 2014-03-12 三星半导体(中国)研究开发有限公司 包封件上芯片型封装件
CN103633076B (zh) * 2013-11-21 2017-02-08 三星半导体(中国)研究开发有限公司 包封件上芯片型封装件
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
CN104733411A (zh) * 2014-12-30 2015-06-24 华天科技（西安）有限公司 一种三维堆叠圆片级扇出PoP封装结构及其制造方法
CN106298727A (zh) * 2015-06-26 2017-01-04 矽品精密工业股份有限公司 封装件及其封装基板
CN106298727B (zh) * 2015-06-26 2018-11-02 矽品精密工业股份有限公司 封装件及其封装基板

Similar Documents

Publication Publication Date Title
US7619305B2 (en) Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking
TWI495082B (zh) 多層半導體封裝
US7880291B2 (en) Integrated circuit package and integrated circuit module
US20090127688A1 (en) Package-on-package with improved joint reliability
US6867486B2 (en) Stack chip module with electrical connection and adhesion of chips through a bump for improved heat release capacity
CN102867800A (zh) 将功能芯片连接至封装件以形成层叠封装件
US8476751B2 (en) Stacked semiconductor package and method for manufacturing the same
KR20090039411A (ko) 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
US20130329374A1 (en) Pre-molded Cavity 3D Packaging Module with Layout
CN102044528A (zh) 层叠封装件及其制造方法
CN202549824U (zh) 芯片封装结构
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
CN100470792C (zh) 散热型立体封装构造及其制造方法
KR100839075B1 (ko) 아이씨 패키지 및 그 제조방법
JP4557757B2 (ja) 半導体装置
KR20120096754A (ko) 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
JP2010147225A (ja) 半導体装置及びその製造方法
JP5022042B2 (ja) 半導体素子埋め込み支持基板の積層構造とその製造方法
CN101266966A (zh) 多芯片封装模块及其制造方法
JP2008277457A (ja) 積層型半導体装置および実装体
CN102556938B (zh) 芯片叠层封装结构及其制造方法
KR20080002449A (ko) 패키지 인 패키지
CN102751203A (zh) 半导体封装结构及其制作方法
KR101111428B1 (ko) 반도체패키지 및 이의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110504