CN202549824U - 芯片封装结构 - Google Patents

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Abstract

一种芯片封装结构，包括：基板，所述基板的表面形成有若干个第一连接垫；位于所述基板表面的第一芯片，所述第一芯片的第一表面形成有第二连接垫；所述第一芯片的第一表面与基板的表面之间通过各向异性导电胶相粘结，且利用所述各向异性导电胶使得第一连接垫和第二连接垫电学互连。所述芯片与基板之间的各向异性导电胶可同时起到电学连接和机械连接的作用，不需要在芯片和基板之间进行底部填充、固化，且所述各向异性导电胶固化的温度较低，不需要进行回流焊，可节省工艺步骤，提高器件稳定性，降低封装成本。

Description

芯片封装结构
技术领域
本实用新型涉及半导体封装领域，特别涉及一种芯片封装结构。
背景技术
追求产品的小型化和高性能是消费类产品(如手机)的市场需求，在这样的市场需求下，芯片的集成度变得越来越高，封装工艺的要求也变得越来越高。传统的芯片封装方法通常是采用引线键合技术(Wire Bonding)进行封装，但随着集成电路的飞速发展，较长的引线使得产品尺寸无法达到理想的要求，且引线封装所占据的PCB板的面积较大，因此，球栅阵列封装技术(BallGrid Array，BGA)逐渐取代引线键合技术成为一种较为常用的封装技术。
公开号为CN1466206A的中国专利文献公开了一种球栅阵列半导体封装件，请参考图1，为现有技术的球栅阵列半导体封装件的剖面结构示意图，具体包括：基板10，所述基板10具有第一表面11和与第一表面11相对的第二表面12，在所述基板10的第一表面11上具有芯片接置区13，在所述芯片接置区13周围形成有若干个信号焊线垫14，在所述信号焊线垫14以外的区域还形成有电源片接置区15和接地片接置区16，所述电源片接置区15和接地片接置区16位于所述基板10的第一表面11上的两侧，在所述基板10的第二表面12形成若干个焊球17，所述焊球17通过贯穿所述基板10的导电插塞与信号焊线垫14、电源片接置区15和接地片接置区16电连接；至少一个芯片20，所述芯片20具有作用表面21和与所述作用表面21相对的非作用表面22，所述芯片20的非作用表面22与所述基板10的芯片接置区13相粘结，所述芯片20的作用表面21形成有若干个信号焊垫23、电源层24和接地层25；所述基板10上的信号焊线垫14和所述芯片20上的信号焊垫23通过焊线26电连接，所述基板10上的电源片接置区15与所述芯片20上的电源层24通过电源片27电连接，所述基板10上的接地片接置区16与所述芯片20上的接地层25通过电源片28电连接；封装胶体30，所述封装胶体30位于基板10的第一表面11上且覆盖所述芯片20、焊线26、电源片27和接地片28。
请参考图2，在现有技术中，所述球栅阵列半导体封装件还需通过倒装芯片(Flip Chip)的工艺将图1中的焊球17与PCB板50上的焊垫55进行回流焊，并对所述基板10和PCB板50之间进行底部填充、固化，从而实现芯片与PCB板的电连接。
利用球栅阵列封装技术不需要通过引线将基板和PCB板相连，能减小互连线的距离，缩小封装结构的面积，且可大幅增加信号焊垫的数量，但由于球栅阵列封装技术是将封装结构中的焊球与PCB板上的焊盘通过焊接进行电连接，后续还要将所述基板和PCB板之间进行底部填充、固化，工艺复杂。
实用新型内容
本实用新型解决的问题是提供一种芯片封装结构，制作工艺简单，且成品率高。
为解决上述问题，本实用新型实施例提供了一种芯片封装结构，包括：
基板，所述基板的表面形成有若干个第一连接垫；
位于所述基板表面的第一芯片，所述第一芯片的第一表面形成有第二连接垫；
所述第一芯片的第一表面与基板的表面之间通过各向异性导电胶相粘结，且利用所述各向异性导电胶使得第一连接垫和第二连接垫电学互连。
可选的，所述第一连接垫的数量、间距、排列图案与所述第二连接垫的数量、间距、排列图案相对应。
可选的，所述第一连接垫相对于所述基板的表面凸起，所述第二连接垫相对于所述第一芯片的第一表面凸起。
可选的，所述各向异性导电胶包括导电粒子，所述第一连接垫和第二连接垫之间夹着若干个导电粒子，使得所述第一连接垫和第二连接垫电学互连。
本实用新型实施例还提供了一种芯片封装结构，包括：
基板，所述基板的表面形成有若干个第一连接垫；
位于所述基板上的第一芯片，所述第一芯片的第一表面形成有第二连接垫；
位于所述基板和第一芯片之间的至少一个第二芯片，所述第二芯片的两个表面都形成有连接垫；
所述基板和第二芯片之间、所述不同的第二芯片之间、所述第二芯片和第一芯片的第一表面之间利用各向异性导电胶相粘结，且利用所述各向异性导电胶使得所述基板和第二芯片之间、所述不同的第二芯片之间、所述第二芯片和第一芯片的第一表面之间相对应的连接垫电学互连。
可选的，所述基板和第二芯片之间、所述不同的第二芯片之间、所述第二芯片和第一芯片的第一表面之间的连接垫的数量、间距、排列图案互相对应。
可选的，所述第二芯片的两个表面的至少部分连接垫之间通过硅通孔相连。
可选的，所述第一连接垫相对于所述基板的表面凸起，所述第二连接垫相对于所述第一芯片的第一表面凸起，所述第二芯片表面的连接垫相对于所述第二芯片表面凸起。
可选的，所述各向异性导电胶包括导电粒子，所述相邻的连接垫之间夹着若干个导电粒子，使得所述相对应的连接垫电学互连。
与现有技术相比，本实用新型具有以下优点：
所述第一芯片和基板之间通过各向异性导电胶相粘结，所述各向异性导电胶可同时起到电学连接和机械连接的作用，不需要在芯片和基板之间进行底部填充、固化，且所述各向异性导电胶固化的温度较低，不需要进行回流焊，可节省工艺步骤，提高器件稳定性，降低封装成本。
进一步的，所述第一芯片和基板之间形成有至少一个第二芯片，所述第二芯片的两个表面形成有连接垫，所述基板和第二芯片，第二芯片之间，第二芯片和第一芯片之间通过各向异性导电胶相粘结，所述各向异性导电胶可同时起到电学连接和机械连接的作用，可避免现有技术中多层芯片堆叠时的压合工艺对封装结构造成的不良影响。
附图说明
图1和图2是现有技术的芯片封装结构的剖面结构示意图；
图3至图5是本实用新型实施例的芯片封装结构的剖面结构示意图。
具体实施方式
在现有技术中，为了减小互连线的距离，缩小封装结构的面积，球栅阵列封装技术逐渐取代引线键合封装成为一种较为常用的封装技术。所述球栅阵列封装技术是通过在基底下方形成有若干个焊球，利用所述焊球与PCB板上的焊垫相焊接实现PCB板与芯片的电连接。但是在焊接后还需要对所述基板和PCB板之间进行底部填充、固化，使得工艺变得复杂，提高了封装成本，且由于焊球和焊垫是焊接成一体的，但PCB板和基板的热膨胀系数不相同，因为两者热膨胀系数不同产生的应力会对焊球和焊垫之间的接触边界产生开裂、剥离等不良影响，甚至可能造成封装结构失效。
为此，本实用新型发明人经过研究，提出了一种芯片封装结构，包括：基板，所述基板表面形成有若干连接垫；位于所述基板表面的至少一个芯片，所述芯片的至少一个表面形成有连接垫；所述芯片与基板之间或所述不同芯片之间通过各向异性导电胶相粘结，且所述芯片与基板之间相邻表面的连接垫利用各向异性导电胶电学连接，所述不同芯片之间相邻表面的连接垫利用各向异性导电胶电学连接。与现有技术的球栅阵列封装技术相比，由于所述芯片与基板之间、不同芯片之间的各向异性导电胶可同时起到电学连接和机械连接的作用，不需要在芯片和基板之间进行底部填充、固化，且所述各向异性导电胶固化的温度较低，不需要进行回流焊，可节省工艺步骤，降低封装成本。
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
第一实施例
本实用新型实施例首先提供了一种芯片封装结构，请参考图3，为本实用新型实施例的芯片封装结构的剖面结构示意图，具体包括：
基板100，所述基板100的表面形成有若干个第一连接垫101；
位于所述基板100表面的第一芯片110，所述第一芯片110的第一表面111形成有第二连接垫113，所述第一芯片110的第一表面111与基板100的表面之间通过各向异性导电胶130相粘结，且利用所述各向异性导电胶130使得第一连接垫101和第二连接垫113电学互连。
所述基板100为刚性基板或柔性基板其中的一种，具体包括玻璃纤维布基板、环氧树脂基板、聚酰亚胺树脂基板、酚醛树脂基板等。其中，由于基板、芯片、各向异性导电胶的热膨胀系数各不相同，为了降低不同材料间的热膨胀失配，发明人经过研究，发现聚酰亚胺树脂基板尺寸稳定性和化学稳定性较好，所述聚酰亚胺树脂基板不容易因为应力产生变形，不容易使得所述第一连接垫101和第二连接垫113之间电学接触失效。除了所述第一芯片110外，所述基板100表面还形成有若干有源、无源器件，如电阻、电容、电感、二极管、三极管、输入/输入接口等。
所述基板100表面具有一个芯片接置区，所述芯片接置区为芯片封装的区域。所述芯片接置区内形成有若干个第一连接垫101，所述第一连接垫101相对于所述基板100的表面凸起且具有一定的高度差。所述位于同一芯片接置区内的第一连接垫101的数量、间距、排列图案与所述芯片110的第一表面111的第二连接垫113的数量、间距、排列图案相对应。所述第一连接垫101分别与基板100的接地端、电源端、信号输入/输出端相连。
在其他实施例中，所述基板表面具有至少两个芯片接置区，所述多个芯片接置区内各自形成有若干个第一连接垫。所述多个芯片接置区内封装的芯片的型号可以相同，也可以不同，因此，所述多个芯片接置区内设置的第一连接垫的数量、间距、排列图案可以相同，也可以不同，每个芯片与基板之间通过各向异性导电胶相粘结并实现电学互连。
所述第一芯片110具有第一表面111和与所述第一表面111相对的第二表面112。在本实施例中，所述第一表面111形成有若干个第二连接垫113，所述第二连接垫113相对于所述第一芯片110的第一表面111凸起且具有一定的高度差，所述第二连接垫113的数量、间距、排列图案与所述基板100的表面形成的第一连接垫101相对应。当所述第一芯片110的第一表面111与基板100的表面的芯片接置区粘合在一起时，所述第一连接垫101和第二连接垫113相对设置。所述第二连接垫113分别为第一芯片110的接地端、电源端或信号输入/输出端。在本实施例中，所述第一芯片110上的半导体器件(未图示)位于第一芯片110的第一表面111上，由于所述半导体器件与第二连接垫113位于芯片的同一表面，便于芯片互连。在其他实施例中，所述芯片上的半导体器件位于芯片的第二表面上，所述半导体器件与第二连接垫通过贯穿所述芯片的硅通孔进行电学连接，由于所述半导体器件不与各向异性导电胶接触，避免了半导体器件可能与各向异性导电胶接触发生的短路，且所述芯片上的半导体器件位于芯片的第二表面上，所述芯片的第二表面与基板的表面处于同一个方向上，当所述半导体器件需要维修更换时，也便于维修更换。
所述第一芯片110的第一表面111与基板100的表面之间通过各向异性导电胶130相粘结并实现电学互连。所述各向异性导电胶130由导电粒子131、胶粘剂、添加剂组成，其中所述导电粒子131使得各向异性导电胶130具有导电性能，所述胶粘剂使得各向异性导电胶130具有机械连接性能。利用所述各向异性导电胶130进行封装的方法包括：在所述第一芯片110的第一表面111印刷一层各向异性导电胶，将所述第一芯片110的第一表面111和基板100的表面压合在一起，然后将所述各向异性导电胶烘烤固化，使得所述第一芯片110和基板100连接在一起。由于所述基板100上的第一连接垫101具有一定的凸起高度，所述第一芯片110上的第二连接垫113也具有一定的凸起高度，当所述基板100和第一芯片110在压合的过程中，所述基板100上的第一连接垫101和所述第一芯片110上的第二连接垫113最接近，两者间紧紧地夹着若干个受压变形的导电粒子131，利用所述导电粒子131，所述基板100上的第一连接垫101和所述第一芯片110上的第二连接垫113之间实现电连接。在其他未形成有连接垫的区域，由于基板100和第一芯片110之间的距离较大，基板100和第一芯片110之间未夹着导电粒子，而各向异性导电胶130中导电粒子131较为分散，各个导电粒子之间互不接触，不足以在其他未形成有连接垫的区域形成导电通路，也不足以在各连接垫之间形成导电通路，因此可以实现各向异性电学互连。且当基板、芯片之间的热膨胀系数不同导致基板、芯片之间错位时，最多使得所述基板、芯片之间的连接垫相对的面积变小，所述基板、芯片之间的连接垫之间的导电粒子数量发生变化，并不会引起互连电阻产生较大变化，更不会发生所述基板、芯片之间的连接垫断路，使得封装结构失效。
所述各向异性导电胶130的胶粘剂在烘烤固化的过程中可自动地填充满基板100和第一芯片110之间的位置，不需要后续再将填充材料填充到基板和第一芯片之间的位置，利用所述胶粘剂就可起到保护连接垫的作用，可以减少工艺步骤，且利用所述各向异性导电胶不需要进行回流焊工艺，能减小封装过程中的疲劳损伤和应力开裂失效的问题，特别适合对热敏感器件和非焊性表面的互连，对芯片和基板的电学性能影响小。
因为利用球栅阵列封装技术需要先形成焊球，利用所述焊球形成的焊接点所占的面积较大，使得芯片与基板之间的焊接点的数量受到限制，且所述芯片与PCB板之间需填充满填充材料，焊接点过密不利于实现芯片与基板之间的完全填充，而本实用新型实施例中由于所述连接垫的尺寸比焊接点的尺寸小的多，使得所述第一芯片与基板之间的电连接通路可以比利用球栅阵列封装技术形成的电连接通路设置得更多，而且所述连接垫之间的间距可以比利用球栅阵列封装技术形成的焊接点的间距小，从而形成高密度的输入/输出封装结构。
第二实施例
本实用新型实施例还提供了一种芯片封装结构，请参考图4，为本实用新型实施例的芯片封装结构的剖面结构示意图，具体包括：
基板200，所述基板200的表面形成有若干个第一连接垫201；
位于所述基板200上的第二芯片220，所述第二芯片220的第一表面221形成有第三连接垫223，在所述第二芯片220的第二表面222形成有第四连接垫224，所述第三连接垫223与第四连接垫224通过贯穿所述第二芯片220的硅通孔225相连接；
位于所述第二芯片220上的第一芯片210，所述第一芯片210的第一表面211形成有第二连接垫213；
所述基板200和第二芯片220通过第一各向异性导电胶230相粘结，且利用所述第一各向异性导电胶230使得第一连接垫201和第三连接垫223电学互连；
所述第二芯片220和第一芯片210通过第二各向异性导电胶240相粘结，且利用所述第二各向异性导电胶230使得第四连接垫224和第二连接垫213电学互连。
具体的，所述基板200为刚性基板或柔性基板其中的一种。所述基板200表面具有一个芯片接置区，所述芯片接置区对应为第二芯片封装的位置。所述芯片接置区内形成有若干个第一连接垫201，所述第一连接垫201相对于所述基板200的表面凸起且具有一定的高度差。所述第一连接垫201至少分别与基板200的接地端、电源端、信号输入/输出端相连。
除了芯片外，所述基板100表面还形成有若干有源、无源器件，如电阻、电容、电感、二极管、三极管、输入/输入接口等。
在其他实施例中，所述基板表面具有至少两个芯片接置区，所述多个芯片接置区内各自形成有若干个第一连接垫。所述多个芯片接置区内封装的芯片的型号可以相同，也可以不同，因此，所述多个芯片接置区内设置的第一连接垫的数量、间距、排列图案可以相同，也可以不同。
所述第二芯片220位于基板200的表面，且所述第二芯片220具有第一表面221和与所述第一表面221相对的第二表面222。在本实施例中，在所述第一表面221形成有若干个第三连接垫223，所述第三连接垫223相对于所述第二芯片220的第一表面221凸起且具有一定的高度差，所述第三连接垫223的数量、间距、排列图案与所述基板200的表面形成的第一连接垫201的数量、间距、排列图案相对应。在所述第二表面222形成有若干个第四连接垫224，所述第四连接垫224相对于所述第二芯片220的第二表面222凸起且具有一定的高度差，所述第四连接垫224的数量、间距、排列图案与所述第一芯片210的第一表面211形成的第二连接垫213的数量、间距、排列图案相对应。
当所述第二芯片220的第一表面221与基板200的表面的芯片接置区粘合在一起时，所述第一连接垫201和第三连接垫223相对设置。所述第三连接垫223的一部分作为第二芯片220的接地端、电源端或信号输入/输出端。所述第三连接垫223的另外一部分连接有贯穿所述第二芯片220的导电插塞225，所述导电插塞225与位于所述第二芯片220的第二表面222的第四连接垫224相连接，当所述第四连接垫224与第一芯片210的第二连接垫213电连接时，所述第一芯片210就可以与基板200电连接。
在本实施例中，所述第一芯片210和第二芯片220的型号相同，因此所述第二连接垫213和第三连接垫223的数量、间距、排列图形相同，同一个第三连接垫223既为第二芯片220的接地端、电源端、信号输入/输出端，又与第一芯片210的接地端、电源端、信号输入/输出端电连接，减少了连接垫的数量，提高了封装集成度。在其他实施例中，请参考图5，当所述第一芯片210和第二芯片220的型号不相同时，所述第三连接垫223一部分为第二芯片220的接地端、电源端、信号输入/输出端，另一部分通过所述贯穿第二芯片220的硅通孔225与第一芯片210的接地端、电源端、信号输入/输出端电连接。
在本实施例中，所述第二芯片220上的半导体器件(未图示)位于第一表面221上，在其他实施例中，所述第二芯片220上的半导体器件位于第二表面222上。
所述第一芯片210具有第一表面211和与所述第一表面211相对的第二表面212。在本实施例中，所述第一表面211形成有若干个第二连接垫213，所述第二连接垫213相对于所述第一芯片210的第一表面211凸起且具有一定的高度差，所述第二连接垫213的数量、间距、排列图案与所述第二芯片220的第二表面222形成的第四连接垫224相对应。当所述第一芯片210的第一表面211与第二芯片220的第二表面222粘合在一起时，所述第二连接垫213和第四连接垫224相对设置。所述第二连接垫213分别为芯片的接地端、电源端、信号输入/输出端。在本实施例中，所述第一芯片210上的半导体器件(未图示)位于第一芯片210的第一表面211上，在其他实施例中，所述第一芯片210上的半导体器件位于第一芯片210的第二表面212上。
在本实施例中，所述基板100和第一芯片210之间包括一个第二芯片，即第二芯片220，在其他实施例中，所述基板和第一芯片之间包括有若干个第二芯片，所述若干个芯片采用叠层结构封装在一起，每个芯片的两个表面都形成有连接垫用于电连接，不同芯片之间、芯片和基板之间都采用各向异性导电胶相粘结并实现电学互连。所述若干个第二芯片的型号可以相同也可以不同。
所述基板200和第二芯片220通过第一各向异性导电胶230相粘结，且利用所述第一各向异性导电胶230使得第一连接垫201和第三连接垫223电学互连；所述第二芯片220和第一芯片210通过第二各向异性导电胶240相粘结，且利用所述第二各向异性导电胶230使得第四连接垫224和第二连接垫213电学互连。
利用所述各向异性导电胶进行封装的工艺步骤、原理和部分优点已在第一实施例中详细叙述，在此不再赘述。
此外，在本实用新型实施例的芯片封装结构中，多层芯片之间也通过各向异性导电胶相粘结并实现电学互连，在封装过程中，通常需要对芯片和基板进行压合，使得基板和芯片之间的间隙能被填充材料充分填充，但利用球栅阵列封装技术进行封装时，后续芯片和芯片之间的连接也需要压合工艺，较大的压合力会使得焊接部位受损，从而导致封装结构失效。当芯片层数较多时，所述压合力会更大，更容易使得焊接部位受损，从而导致封装结构失效。而在本实用新型实施例的芯片封装结构中，多层芯片之间也通过各向异性导电胶相粘结并实现电学互连，由于所述各向异性导电胶通过导电粒子进行各向异性互连，所述压合力不会对各向异性互连造成影响，且所述各向异性导电胶具有一定的延展性，可缓解部分压合力对芯片结构的冲击，提高封装结构的成品率。
本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (11)

1.一种芯片封装结构，其特征在于，包括：
基板，所述基板的表面形成有若干个第一连接垫；
位于所述基板表面的第一芯片，所述第一芯片的第一表面形成有第二连接垫；
所述第一芯片的第一表面与基板的表面之间通过各向异性导电胶相粘结，且利用所述各向异性导电胶使得第一连接垫和第二连接垫电学互连。
2.如权利要求1所述的芯片封装结构，其特征在于，所述第一连接垫的数量、间距、排列图案与所述第二连接垫的数量、间距、排列图案相对应。
3.如权利要求1所述的芯片封装结构，其特征在于，所述第一连接垫相对于所述基板的表面凸起，所述第二连接垫相对于所述第一芯片的第一表面凸起。
4.如权利要求1所述的芯片封装结构，其特征在于，所述第一连接垫和第二连接垫之间夹着若干个导电粒子，使得所述第一连接垫和第二连接垫电学互连。
5.如权利要求1所述的芯片封装结构，其特征在于，所述基板为刚性基板或柔性基板其中的一种。
6.一种芯片封装结构，其特征在于，包括：
基板，所述基板的表面形成有若干个第一连接垫；
位于所述基板上的第一芯片，所述第一芯片的第一表面形成有第二连接垫；
位于所述基板和第一芯片之间的至少一个第二芯片，所述第二芯片的两个表面都形成有连接垫；
所述基板和第二芯片之间、所述不同的第二芯片之间、所述第二芯片和第一芯片的第一表面之间利用各向异性导电胶相粘结，且利用所述各向异性 导电胶使得所述基板和第二芯片之间、所述不同的第二芯片之间、所述第二芯片和第一芯片的第一表面之间相对应的连接垫电学互连。
7.如权利要求6所述的芯片封装结构，其特征在于，所述基板和第二芯片之间、所述不同的第二芯片之间、所述第二芯片和第一芯片的第一表面之间的连接垫的数量、间距、排列图案互相对应。
8.如权利要求6所述的芯片封装结构，其特征在于，所述第二芯片的两个表面的至少部分连接垫之间通过硅通孔相连。
9.如权利要求6所述的芯片封装结构，其特征在于，所述第一连接垫相对于所述基板的表面凸起，所述第二连接垫相对于所述第一芯片的第一表面凸起，所述第二芯片表面的连接垫相对于所述第二芯片表面凸起。
10.如权利要求6所述的芯片封装结构，其特征在于，所述相邻的连接垫之间夹着若干个导电粒子，使得所述相对应的连接垫电学互连。
11.如权利要求6所述的芯片封装结构，其特征在于，所述基板为刚性基板或柔性基板其中的一种。 
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103325702A (zh) * 2013-07-04 2013-09-25 北京京东方光电科技有限公司 芯片的绑定方法及芯片绑定结构
CN103354227A (zh) * 2013-06-18 2013-10-16 华进半导体封装先导技术研发中心有限公司 堆叠封装器件
CN104282651A (zh) * 2013-07-08 2015-01-14 三菱电机株式会社 半导体装置
CN104743508A (zh) * 2015-04-16 2015-07-01 歌尔声学股份有限公司 含有传感器单元的模组的封装方法和封装结构
CN105379431A (zh) * 2013-07-16 2016-03-02 住友电气工业株式会社 电子部件以及电子部件的制造方法
CN103762187B (zh) * 2014-01-16 2017-11-03 苏州晶方半导体科技股份有限公司 芯片封装方法及结构
CN107403784A (zh) * 2016-05-19 2017-11-28 胡川 线路板制作方法及结构

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103354227A (zh) * 2013-06-18 2013-10-16 华进半导体封装先导技术研发中心有限公司 堆叠封装器件
CN103354227B (zh) * 2013-06-18 2016-08-17 华进半导体封装先导技术研发中心有限公司 堆叠封装器件
CN103325702A (zh) * 2013-07-04 2013-09-25 北京京东方光电科技有限公司 芯片的绑定方法及芯片绑定结构
CN104282651A (zh) * 2013-07-08 2015-01-14 三菱电机株式会社 半导体装置
CN105379431A (zh) * 2013-07-16 2016-03-02 住友电气工业株式会社 电子部件以及电子部件的制造方法
CN103762187B (zh) * 2014-01-16 2017-11-03 苏州晶方半导体科技股份有限公司 芯片封装方法及结构
CN104743508A (zh) * 2015-04-16 2015-07-01 歌尔声学股份有限公司 含有传感器单元的模组的封装方法和封装结构
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