CN201608174U - 一种半导体器件的系统级封装结构 - Google Patents

一种半导体器件的系统级封装结构 Download PDF

Info

Publication number
CN201608174U
CN201608174U CN201020107008.5U CN201020107008U CN201608174U CN 201608174 U CN201608174 U CN 201608174U CN 201020107008 U CN201020107008 U CN 201020107008U CN 201608174 U CN201608174 U CN 201608174U
Authority
CN
China
Prior art keywords
chip
substrate
pad
semiconductor device
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN201020107008.5U
Other languages
English (en)
Inventor
吴晓纯
王洪辉
施建根
沈海军
朱海青
高国华
杨国继
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Nantong Fujitsu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Fujitsu Microelectronics Co Ltd filed Critical Nantong Fujitsu Microelectronics Co Ltd
Priority to CN201020107008.5U priority Critical patent/CN201608174U/zh
Application granted granted Critical
Publication of CN201608174U publication Critical patent/CN201608174U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Wire Bonding (AREA)

Abstract

本实用新型涉及一种半导体器件的系统级封装结构，包括被动元件、基板、焊盘、第一芯片、第二芯片和塑封料，其中，所述的第一芯片的尺寸小于所述的第二芯片，所述的第一芯片安装在基板上，并与基板上的焊盘通过第一焊线连接；所述的第一芯片周围有装在基板上的被动元件；所述的第二芯片悬空放置在第一芯片的正上方；所述的第二芯片安装在被动元件上或在高导热材料制成的几何体上，并与基板上的焊盘通过第二焊线连接；所述的塑封料把第一芯片、第二芯片、被动元件、第一焊线和第二焊线包封。本实用新型具有封装尺寸小，封装密度高，并且频率响应好的优点，满足系统级封装的电气性能要求。

Description

一种半导体器件的系统级封装结构
技术领域
本实用新型涉及半导体封装技术领域中的一种半导体器件的系统级封装结构，特别是涉及一种应用于半导体器件系统级塑料封装时可以把大尺寸芯片悬空放置在小尺寸芯片正上方的技术。
背景技术
目前半导体集成电路和半导体器件是所有电子产品最重要的组成部分，其中数量最大的是采用塑料封装的集成电路和分立器件。为了使得塑料封装后的半导体器件具有更强大的功能，把多种功能芯片，包括如处理器、存储器等功能芯片甚至还可以是电容等被动元件集成在一个封装体内，从而实现一个基本完整的功能，通常称这种封装型式为系统级封装。
在系统级封装中，如果需要把不同尺寸的芯片和被动元件封装在一个封装体内，通常的封装方法是把不同尺寸的芯片并排装配在基板上，如图1。其塑料封装的主要流程如下：先把被动元件1用焊膏2安装在基板4上的焊盘3上，接着分别把第一芯片5用第一绝缘胶膜6装在基板4上，把第二芯片8用第二绝缘胶膜9装在基板4上，再把第一芯片5与第二芯片8分别用第一焊线7和第二焊线10与基板4上的对应焊盘3进行电气连接，最后用塑封料11把第一芯片5、第二芯片8、被动元件1、第一焊线7与第二焊线10、第一绝缘胶膜6与第二绝缘胶膜9以及焊膏2等全部器件和材料包封，其中，第一芯片5的尺寸小于第二芯片8。基板4中的焊盘3通过与基板4中的铜布线12与基板4中的焊垫13联接，从而实现被塑封料11包封的器件与外界的电气连接，其中，焊垫13可以直接作为整个系统级封装体的输入输出端子，如图1；也可以在焊垫13上再焊接焊球14，焊球14作为整个系统级封装体的输入输出端子，其封装形式如图2。这种半导体器件的系统级封装结构和制造方法的不足之处是封装体积大和封装密度低。
另外一种公知的方法如图3与图4所示。其塑封封装主要流程如下：先把被动元件1用焊膏2安装在基板4上的焊盘3上，接着把第二芯片8用第二绝缘胶膜9装在基板4上，再把第一芯片5用第一绝缘胶膜6装在第二芯片8上，然后先用第二焊线10把第二芯片8与基板4上对应的焊盘3连接，再用第一焊线7把第一芯片5与基板4上对应的焊盘3连接，最后用塑封料11把第一芯片5、第二芯片8、被动元件1、第一焊线7与第二焊线10、第一绝缘胶膜6与第二绝缘胶膜9以及焊膏2等全部器件和材料包封，其中，第一芯片5的尺寸小于第二芯片8。基板4中的焊盘3通过与基板4中的铜布线12与基板4中的焊垫13联接，从而实现被塑封料11包封的器件与外界的电气连接，其中焊垫13可以直接作为整个系统级封装体的输入输出端子，如图3；也可以在焊垫13上再焊接焊球14，焊球14作为整个系统级封装体的输入输出端子，其封装形式如图4。这种半导体器件的系统级封装结构和制造方法的不足之处是封装密度低，更大的不足是当第一芯片5是射频电路时，连接基板4上的焊盘3的第一焊线7太长会导致频率响应差，无法满足系统级封装的电气性能要求。
发明内容
本实用新型所要解决的技术问题是提供一种半导体器件的系统级封装结构，使得半导体器件的系统级封装结构封装尺寸小，封装密度高，并且频率响应好。
本实用新型解决其技术问题所采用的技术方案是：提供一种半导体器件的系统级封装结构，包括被动元件、基板、焊盘、第一芯片、第二芯片和塑封料，其中，所述的第一芯片的尺寸小于所述的第二芯片，所述的被动元件安装在所述的基板上的焊盘上，所述的第一芯片安装在所述的基板上，并与基板上的焊盘通过第一焊线实现电气连接；所述的第一芯片周围有所述的被动元件；所述的第二芯片悬空放置在所述的第一芯片的正上方；所述的第二芯片安装在所述的被动元件上或在高导热材料制成的几何体上，并与基板上的焊盘通过第二焊线实现电气连接；所述的塑封料把所述的第一芯片、第二芯片、被动元件、第一焊线和第二焊线包封，形成封装结构单元；所述的半导体器件的系统级封装结构由至少一个所述的封装结构单元组成；所述的基板上的焊盘通过与基板中的铜布线与基板中的焊垫连接。
所述的半导体器件的系统级封装结构的焊垫上焊有焊球。
所述的半导体器件的系统级封装结构的第二芯片利用不导电粘结物安装在所述的被动元件上或在高导热材料制成的几何体上；所述的第一芯片利用不导电粘结物安装在所述的基板上。
所述的半导体器件的系统级封装结构的不导电粘结物为绝缘胶或绝缘胶膜。
所述的半导体器件的系统级封装结构的被动元件用焊膏安装在所述的基板上的焊盘上。
所述的半导体器件的系统级封装结构的封装结构单元以矩阵形式排列。
有益效果
由于采用了上述的技术方案，本实用新型与现有技术相比，具有以下的优点和积极效果：由于第二芯片悬空放置在第一芯片的正上方，即大尺寸芯片悬空放置在小尺寸芯片的正上方，从而实现封装尺寸小的优点。由于被动元件位于第一芯片的四周，使得封装结构更为紧凑，具有封装密度高的优点。采用本实用新型的结构使得焊线的长度适中，从而实现频率响应好，满足系统级封装的电气性能要求。
附图说明
图1是现有技术中把不同尺寸的芯片并排装配在基板上，基板焊垫直接作为系统级封装体输入输出端子的封装结构示意图；
图2是现有技术中把不同尺寸的芯片并排装配在基板上，在基板焊垫上焊接焊球作为系统级封装体输入输出端子的封装结构示意图；
图3是现有技术中把第一芯片直接叠放在第二芯片上，基板焊垫直接作为系统级封装体输入输出端子的封装结构示意图；
图4是现有技术中把第一芯片直接叠放在第二芯片上，在基板焊垫上焊接焊球作为系统级封装体输入输出端子的封装结构示意图；
图5是本发明的半导体器件的系统级封装结构，基板焊垫直接作为系统级封装体输入输出端子的封装结构示意图；
图6是本发明的半导体器件的系统级封装结构，在基板焊垫上焊接焊球作为系统级封装体输入输出端子的封装结构示意图。
具体实施方式
下面结合具体实施例，进一步阐述本实用新型。应理解，这些实施例仅用于说明本实用新型而不用于限制本实用新型的范围。此外应理解，在阅读了本实用新型讲授的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本实用新型的实施方式涉及一种半导体器件的系统级封装结构，如图5所示，包括被动元件1、基板4、焊盘3、第一芯片5、第二芯片8和塑封料11，其中，所述的第一芯片5的尺寸小于所述的第二芯片8，所述的被动元件1安装在所述的基板4上的焊盘3上，所述的第一芯片5安装在所述的基板4上，并与基板4上的焊盘3通过第一焊线7实现电气连接；所述的第一芯片5周围有所述的被动元件1；所述的第二芯片8悬空放置在所述的第一芯片5的正上方；所述的第二芯片8安装在所述的被动元件1(如电阻、电容等)上或在高导热材料制成的几何体(如块状立方体、圆柱体等)上，并与基板4上的焊盘3通过第二焊线10实现电气连接；所述的塑封料11把所述的第一芯片5、第二芯片8、被动元件1、第一焊线7和第二焊线10包封，形成封装结构单元；所述的半导体器件的系统级封装结构由至少一个所述的封装结构单元组成。所述的基板4上的焊盘3通过与基板4中的铜布线12与基板4中的焊垫13连接；所述的焊垫13作为整个系统级封装体的输入输出端子或在所述的焊垫13上焊有焊球14作为整个系统级封装体的输入输出端子，如图6所示。
所述的半导体器件的系统级封装结构的第二芯片8利用不导电粘结物安装在所述的被动元件1上或在高导热材料制成的几何体上；所述的第一芯片5利用不导电粘结物安装在所述的基板4上。其中，不导电粘结物可以是绝缘胶，也可以是绝缘胶膜。如图5和图6中，第一芯片5利用第一绝缘胶膜6安装在基板4上，第二芯片8利用第二绝缘胶膜9安装在被动元件1上。
所述的半导体器件的系统级封装结构的被动元件1用焊膏2安装在所述的基板4上的焊盘3上。
本实用新型可以是单体的封装结构，即只有一个封装结构单元组成的半导体器件的系统级封装结构，也可以是由多个以矩阵排列在基板上的封装结构单元组成的半导体器件的系统级封装结构。
不难发现，由于第二芯片悬空放置在第一芯片的正上方，即大尺寸芯片悬空放置在小尺寸芯片的正上方，从而实现封装尺寸小的优点。由于被动元件位于第一芯片的四周，使得封装结构更为紧凑，具有封装密度高的优点。采用本实用新型的结构使得焊线的长度适中，从而实现频率响应好，满足系统级封装的电气性能要求。

Claims (6)

1.一种半导体器件的系统级封装结构，包括被动元件(1)、基板(4)、焊盘(3)、第一芯片(5)、第二芯片(8)和塑封料(11)，其中，所述的第一芯片(5)的尺寸小于所述的第二芯片(8)，所述的被动元件(1)安装在所述的基板(4)上的焊盘(3)上，其特征在于，所述的第一芯片(5)安装在所述的基板(4)上，并与基板(4)上的焊盘(3)通过第一焊线(7)实现电气连接；所述的第一芯片(5)周围有所述的被动元件(1)；所述的第二芯片(8)悬空放置在所述的第一芯片(5)的正上方；所述的第二芯片(8)安装在所述的被动元件(1)上或在高导热材料制成的几何体上，并与基板(4)上的焊盘(3)通过第二焊线(10)实现电气连接；所述的塑封料(11)把所述的第一芯片(5)、第二芯片(8)、被动元件(1)、第一焊线(7)和第二焊线(10)包封，形成封装结构单元；所述的半导体器件的系统级封装结构由至少一个所述的封装结构单元组成；所述的基板(4)上的焊盘(3)通过与基板(4)中的铜布线(12)与基板(4)中的焊垫(13)连接。
2.根据权利要求1所述的半导体器件的系统级封装结构，其特征在于，所述的焊垫(13)上焊有焊球(14)。
3.根据权利要求1所述的半导体器件的系统级封装结构，其特征在于，所述的第二芯片(8)利用不导电粘结物安装在所述的被动元件(1)上或在高导热材料制成的几何体上；所述的第一芯片(5)利用不导电粘结物安装在所述的基板(4)上。
4.根据权利要求3所述的半导体器件的系统级封装结构，其特征在于，所述的不导电粘结物为绝缘胶或绝缘胶膜。
5.根据权利要求1所述的半导体器件的系统级封装结构，其特征在于，所述的被动元件(1)用焊膏(2)安装在所述的基板(4)上的焊盘(3)上。
6.根据权利要求1所述的半导体器件的系统级封装结构，其特征在于，所述的封装结构单元以矩阵形式排列。
CN201020107008.5U 2010-02-03 2010-02-03 一种半导体器件的系统级封装结构 Expired - Lifetime CN201608174U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201020107008.5U CN201608174U (zh) 2010-02-03 2010-02-03 一种半导体器件的系统级封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201020107008.5U CN201608174U (zh) 2010-02-03 2010-02-03 一种半导体器件的系统级封装结构

Publications (1)

Publication Number Publication Date
CN201608174U true CN201608174U (zh) 2010-10-13

Family

ID=42952877

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201020107008.5U Expired - Lifetime CN201608174U (zh) 2010-02-03 2010-02-03 一种半导体器件的系统级封装结构

Country Status (1)

Country Link
CN (1) CN201608174U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456705A (zh) * 2013-08-21 2013-12-18 三星半导体(中国)研究开发有限公司 堆叠式集成芯片的封装结构及封装方法
CN107680917A (zh) * 2017-08-11 2018-02-09 华为技术有限公司 一种板级架构及其制备方法、移动终端

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456705A (zh) * 2013-08-21 2013-12-18 三星半导体(中国)研究开发有限公司 堆叠式集成芯片的封装结构及封装方法
CN107680917A (zh) * 2017-08-11 2018-02-09 华为技术有限公司 一种板级架构及其制备方法、移动终端
WO2019029753A1 (zh) * 2017-08-11 2019-02-14 华为技术有限公司 一种板级架构及其制备方法、移动终端

Similar Documents

Publication Publication Date Title
CN101506975B (zh) 堆叠管芯封装
CN101789420A (zh) 一种半导体器件的系统级封装结构及其制造方法
US8709867B2 (en) Dual-leadframe multi-chip package and method of manufacture
CN103915405B (zh) 半导体器件和制造半导体器件的方法
CN202549824U (zh) 芯片封装结构
CN206282838U (zh) 无源器件与有源器件的集成封装结构
CN203721707U (zh) 芯片封装结构
CN203659838U (zh) 一种用于PoP封装的散热结构
CN101840896B (zh) 一种倒装焊高散热球型阵列封装结构
CN201946588U (zh) 一种功率半导体器件的封装结构
CN201608174U (zh) 一种半导体器件的系统级封装结构
CN201655787U (zh) 半导体封装结构
CN204538019U (zh) 八路整流二极管阵列
CN201450006U (zh) 集成存储芯片和控制芯片的半导体器件
CN211375603U (zh) 一种基于XC7Z045高性能通用信号处理SiP电路技术装置
CN213958945U (zh) 一种紧凑型高压mos管
CN209104141U (zh) 一种芯片外露型封装结构
CN202423278U (zh) 半导体芯片堆叠构造
CN203746841U (zh) 功率半导体模块
CN107527899B (zh) 功率组件、功率组件的制造方法及氮化镓智能功率模块
CN206003765U (zh) 高密度sip封装结构
CN105405825A (zh) 一种覆晶薄膜封装结构
CN206789535U (zh) 一种电力电子器件的扇出型封装结构
CN101211906B (zh) 封装芯片结构
CN202796920U (zh) 多芯片qfn封装结构

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CP03 Change of name, title or address

Address after: Jiangsu province Nantong City Chongchuan road 226001 No. 288

Patentee after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 30

Patentee before: Fujitsu Microelectronics Co., Ltd., Nantong

CP03 Change of name, title or address
CX01 Expiry of patent term

Granted publication date: 20101013

CX01 Expiry of patent term