CN103456705A - 堆叠式集成芯片的封装结构及封装方法 - Google Patents

堆叠式集成芯片的封装结构及封装方法 Download PDF

Info

Publication number
CN103456705A
CN103456705A CN2013103672307A CN201310367230A CN103456705A CN 103456705 A CN103456705 A CN 103456705A CN 2013103672307 A CN2013103672307 A CN 2013103672307A CN 201310367230 A CN201310367230 A CN 201310367230A CN 103456705 A CN103456705 A CN 103456705A
Authority
CN
China
Prior art keywords
chip
passive device
substrate
upper strata
conductive adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013103672307A
Other languages
English (en)
Inventor
杜茂华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN2013103672307A priority Critical patent/CN103456705A/zh
Publication of CN103456705A publication Critical patent/CN103456705A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32265—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Combinations Of Printed Boards (AREA)

Abstract

本发明公开了一种堆叠式集成芯片的封装结构及封装方法。该结构包括：基板；无源器件，设置于所述基板上；下层芯片，设置于所述基板上；上层芯片，通过作为连接面的下侧表面设置于所述下层芯片上，且该下侧表面的预定部位形成有用于连接所述无源器件中的第一类无源器件的焊盘；塑封件，结合于所述基板上，用于包覆直接或间接地贴装于基板上的所有芯片和无源器件。如果根据本发明，由于将封装体内的一部分无源器件倒置为通过导电性胶黏剂直接连接于上层芯片，而另外一部分无源器件则仍然按照现有技术的方式正向设置于基板上，从而可以使上层芯片和下层芯片在低压下的工作稳定性达到整体上较高的水平，由此实现了电子设备既省电又稳定的工作状态。

Description

堆叠式集成芯片的封装结构及封装方法
技术领域
本发明涉及一种堆叠式集成芯片的封装结构及封装方法，尤其涉及一种通过改变封装体内一部分无源器件在基板上的布置方式而实现了电子设备工作的低功耗稳定性的堆叠式集成芯片的封装结构及封装方法。
背景技术
电子产品作为人们的日常工具，已经成为现代人无法离开的用品。尤其是移动中使用的手机、平板电脑、掌上电脑、视频播放器等的省电是选择产品的用户非常关心的问题。
为了使这些电子产品更省电，则需要使电子产品中的各种集成电路的操作电压越来越低，而低操作电压将对电压的稳定性提出更高的要求。为了稳定地供应操作电压，最常用的方法是在集成电路中使用无源器件。
无源器件是指在电路或者集成电路中即使在没有外加电源的情况下也可以显示自身的电学特性的电子元件，比如可以是电容、电感、或电阻等。
在电子产品中将大量地使用这些无源器件和作为集成电路的载体的芯片，而为了固定和保护芯片，通常用封装件把配合执行特定功能的多个芯片和无源器件封装起来，并在芯片表面设置一些端口，起到沟通芯片内部和外部的作用。
图1为表示根据现有技术的堆叠式集成芯片的封装结构的图。
从图中可知根据现有技术的堆叠式集成芯片的封装结构包括基板10；无源器件20，贴装于所述基板10上；下层芯片30，通过凸块60连接于所述基板10上；上层芯片40，设置于下层芯片30上，并通过互连通孔50与下层芯片30连接；以及塑封件80，结合于所述基板10上，用于包覆直接或间接地贴装于所述基板10上的所有芯片30、40和无源器件20。
其中，由于无源器件20在电子产品中起到稳压等作用，其对于电子产品的集成电路封装体内部的各个电路元件的正常工作都要起到作用，因此通常被设置于与各电路元件都有直接或间接性联系的基板10上。从图1中可见，无源器件20均为通过导电性焊料700直接连接于基板10上。
因此，所述无源器件20与芯片30和40、尤其是与上层芯片40之间的联系较为薄弱，这将导致上层芯片（例如存储器芯片）40的工作电压不稳定，从而影响整个上层芯片40、封装体乃至电子设备的功能。
然而，以目前的现状，却还没有提出能够有效地解决这种问题的有效技术方案，因此也只能满足于使电子产品在较小的操作电压下（有利于省电）较为不稳定地工作，或者在较为稳定的工作状态下以较高的操作电压（不利于省电）工作。总之，尚未出现一种能够两全其美而兼得省电和稳定的优点的芯片封装方法，尤其没有找到将无源器件有效地封装于封装体内的方法。正是在这种现有技术的背景下，根据需求提出了本发明。
发明内容
本发明的目的在于提供一种改变了现有技术中的芯片封装体中所有无源器件均以直接连接于基板的方式对层叠结构的芯片起到稳压作用的构造，具体则是用部分无源器件直接调节和控制上层芯片而使上下层芯片的稳定性达到一个整体上较高的水平的堆叠式集成芯片的封装结构。
而且，本发明的目的还在于提供一种实现这种堆叠式集成芯片的封装结构的具体方法步骤。
为了解决如上所述的技术问题，本发明提供一种堆叠式集成芯片的封装结构，可包括：基板；无源器件，设置于所述基板上；下层芯片，设置于所述基板上；上层芯片，通过作为连接面的下侧表面设置于所述下层芯片上，且该下侧表面的预定部位形成有用于连接所述无源器件中的第一类无源器件的焊盘；塑封件，结合于所述基板上，用于包覆直接或间接地贴装于所述基板上的所有芯片和无源器件。
根据本发明的堆叠式集成芯片的封装结构，其中，所述无源器件可包括：第一类无源器件，一端通过非导电性胶黏剂被连接在所述基板上，而作为连接端的另一端通过导电性胶黏剂与上层芯片的焊盘直接连接；第二类无源器件，连接端通过导电性焊料设置于所述基板上。
根据本发明的堆叠式集成芯片的封装结构，其中，贴装于基板后的所述第一类无源器件的上端高度可以与下层芯片的上表面高度一致。
根据本发明的堆叠式集成芯片的封装结构，其中，所述焊盘可通过连接线与上层芯片上的电源信号端口连接。
根据本发明的堆叠式集成芯片的封装结构，优选地，所述导电性胶黏剂可以是各向异性的导电性胶黏剂。
根据本发明的堆叠式集成芯片的封装结构，其中，还可以包括贯通所述下层芯片和上层芯片的互连通孔。
根据本发明的堆叠式集成芯片的封装结构，优选地，所述互连通孔中可填充铜材料。
根据本发明的堆叠式集成芯片的封装结构，其中，所述无源器件可以是电容、电感或者电阻。
而且，为了实现所述堆叠式集成芯片的封装结构，本发明还提供一种堆叠式集成芯片的封装方法，可包括如下步骤：利用导电性焊料在基板上设置多个第二类无源器件；在基板上设置下层芯片；在所述基板上的下层芯片周围设置多个第一类无源器件；在所述第一类无源器件上涂覆导电性胶黏剂；在上层芯片的连接面的预定部位上形成用于连接第一类无源器件的焊盘；在涂覆有所述导电性胶黏剂的所述第一类无源器件上贴装连接面上形成有所述焊盘的上层芯片；用塑封件进行塑封而完成封装。
根据本发明的堆叠式集成芯片的封装方法，其中，所述第一类无源器件的一端通过非导电性胶黏剂被连接在所述基板上，而作为连接端的另一端通过导电性胶黏剂与上层芯片的焊盘直接连接，而所述第二类无源器件的连接端通过导电性焊料设置于所述基板上。
根据本发明的堆叠式集成芯片的封装方法，其中，贴装于基板后的所述第一类无源器件的上端高度可以与下层芯片的上表面高度一致。
根据本发明的堆叠式集成芯片的封装方法，其中，所述焊盘可通过连接线与上层芯片上的电源信号端口连接。
根据本发明的堆叠式集成芯片的封装方法，优选地，所述导电性胶黏剂可以是各向异性的导电性胶黏剂。
根据本发明的堆叠式集成芯片的封装方法，其中，还可以包括形成贯通所述下层芯片和上层芯片的互连通孔的步骤。
根据本发明的堆叠式集成芯片的封装方法，优选地，所述互连通孔中可填充铜材料。
根据本发明的堆叠式集成芯片的封装方法，其中，所述无源器件可以是电容、电感或者电阻。
如果根据本发明的堆叠式集成芯片的封装结构，则由于将封装体内的一部分无源器件倒置为通过导电性胶黏剂直接连接于上层芯片，而另外一部分无源器件则仍然按照现有技术的方式正向设置于基板上，从而可以使上层芯片和下层芯片在低压下的工作稳定性达到整体上较高的水平，从而实现了电子设备既省电又稳定的工作状态。
如果根据本发明的堆叠式集成芯片的封装方法，则可以实现上述根据本发明的堆叠式集成芯片的封装结构，从而可以使上层芯片和下层芯片在低压下的工作稳定性达到整体上较高的水平，由此实现电子设备既省电又稳定的工作状态。
附图说明
图1为表示根据现有技术的堆叠式集成芯片的封装结构的图。
图2为表示根据本发明的堆叠式集成芯片的封装结构的图。
图3为根据本发明的堆叠式集成芯片中的上层芯片的电路面（即，连接面）的俯视图。
图4为根据本发明的堆叠式集成芯片中的上层芯片及其表面的剖视图，即，沿着图3的A-A线剖切而图示的剖视图。
图5表示根据本发明的堆叠式集成芯片的封装结构的具体实现方法。
符号说明：
10：基板                   20：无源器件
201：第一类无源器件        202：第二类无源器件
30：下层芯片               40：上层芯片
401：上层芯片表层衬底材料  402：焊盘
403：焊点                  404：连接线
50：互连通孔               60：凸块
700：导电性焊料            701：非导电性胶黏剂
702：导电性胶黏剂          80：塑封件
90：焊球                   U：电源信号输入端
具体实施方式
以下，参照附图详细说明本发明的优选实施方式。然而以下实施方式是为了能够将本发明的技术思想有效地传递给本发明所属技术领域中具有普通知识的人员而作为示例提供的，而不是为了对本发明加以限定。通过以下提供的实施方式，将使本领域技术人员充分理解本发明技术思想的同时，还将使他们充分认识到可以在不脱离本发明技术思想的范围内对本发明进行各种变形和实施，那些变形自然也应该属于本发明的范围。
在附图中，同一附图标记表示同一构成要素，且同一构成要素均以同一附图标记表示。只是为了更为明确的表达，图中的一些要素可能得到夸张或简略的表示。
图2为表示根据本发明的堆叠式集成芯片的封装结构的图。
从图中可知，根据本发明的堆叠式集成芯片的封装结构中主要包括：基板10；多个无源器件201、202，设置于所述基板10上；下层芯片30，隔着凸块60设置于所述基板10上；一个以上的上层芯片40，通过作为连接面的下侧表面设置于所述下层芯片30上，且该下侧表面的预定部位形成有用于连接所述无源器件201、202中的第一类无源器件201的焊盘402；塑封件80，结合于所述基板10上，用于包覆直接或间接地贴装于所述基板10上的所有芯片30、40和无源器件201、202。
其中，所述无源器件包括：多个第一类无源器件201，为上层芯片40所使用，一端通过非导电性胶黏剂701被连接在所述基板10上，而作为连接端的另一端通过导电性胶黏剂702与上层芯片40的焊盘402直接连接；多个第二类无源器件202，为下层芯片30所使用，连接端通过导电性焊料700设置于所述基板10上。
如图2所示，多个第二类无源器件202在下方通过导电性焊料700固定于基板10上，关于所述导电性焊料700，已经有诸如金硅合金、铅锡合金等公知材料。通过所述导电性焊料700和通常由半导体材料构成的基板10以及凸块60，使所述第二类无源器件202与下层芯片30间接地电连接，再通过互连通孔50与上层材料建立联系。这样的间接性连接可使第二类无源器件202对联系较为薄弱的上层芯片40的控制和调节作用受到限制，且不够稳定。
因此在本发明的优选实施方式中除了设置如上所述的通过焊料700稳固地连接于基板10上的第二类无源器件202，而且还专门设置第一类无源器件201。如图2所示，这种第一类无源器件201除了在一端通过非导电性胶黏剂701固定于基板10，而且在作为连接端的另一端通过导电性胶黏剂702直接电连接于上层芯片40，从而可以对上层芯片40直接进行控制和调节。
此时，根据本发明封装结构的上层芯片40与根据现有技术封装结构的上层芯片40在布置上有所不同，即，根据现有技术时上层芯片40可以全部正向设置（即，使电路面所在的连接面朝上）于下层芯片30上方，并通过贯穿整个上下层芯片30并延伸至所述连接面上的焊点403的互连通孔50来建立电连接，然而在根据本发明时，将上层芯片40（尤其是多个上层芯片40中位于最下方的一个上层芯片40）倒置而使连接面朝下，以便用形成于所述连接面上的焊盘402抵接涂覆于第一类无源器件201上的导电性胶黏剂702。
在此，所述第一类无源器件201具体可以是存储器芯片，而所述第二类无源器件202具体可以是处理器芯片，然而本发明并不局限于此，只要是配合执行相关任务的特定芯片均可应用于本发明中。
优选地，所述导电性胶黏剂702为各向异性的导电性胶黏剂702，比起向各个方向均可导电的各向同性导电胶黏剂而言，这种各向异性导电性胶黏剂可以沿一个预定方向导电，从而便于专门控制相关的元件，而不对其他元件产生干扰，其积极作用在集成度较高时体现得更充分。
图3为根据本发明的堆叠式集成芯片中的上层芯片的电路面（即，连接面）的俯视图。
在层叠结构的集成电路中，电源信号输入端（U）等端口通常被设置于最上层芯片40上，以便减少电路布线的干扰，而为了提高供应给电路的操作电压的稳定性，无源器件的布置应尽量靠近芯片的电源信号输入端（U）。通过如上所述的构成，无源器件直接连接于上层芯片40表面，比起通过基板10迂回连接的情形，与芯片的电源信号输入端（U）的距离大为减小，可显著提高无源器件的工作稳定性。
如图3所示，两排整齐的焊点403即为图2所示互连通孔50延伸的终点，从图中可知，用于连接无源器件的焊盘402通过连接线404与焊点403连接。因此，与焊盘402直接电连接的第一类无源器件201与堆叠的上层芯片40的电压端口（即，电源信号输入端U）之间的距离得到大量的缩短，无需通过基板，通过布置于上层芯片40表面的短距离连接线404即可对上层芯片40的电压起到控制作用，从而可以提高电压控制的稳定性。图4为根据本发明的堆叠式集成芯片中的上层芯片及其表面的剖视图，即，沿着图3的A-A线剖切而图示的剖视图。
从图中可进一步得知焊盘402、焊点403从上层芯片40表面突出，互连通孔50被埋设于芯片内部且在末端与焊点403连接，由先进的集成电路封装材料（图中的上层芯片表层衬底材料401，例如可以是聚酰亚胺树脂）填充焊盘402和焊点403突出而赢得的所余空间（图3中的大片连接区域），而连接线404被贴着表面埋设于其中。在此，聚酰亚胺起到保护连接线并露出焊盘的作用。当设置多个上层芯片40时，上层芯片40之间通过焊点403连接并固定。
另外，图5表示根据本发明的堆叠式集成芯片的封装结构的具体实现方法。
首先，如图5的（a）所示，准备一个基板10，例如可以是半导体基板10。然后通过微焊等方式在基板10上贴装第二类无源器件202，此时，第二类无源器件202被正向设置。
然后，如图5的（b）所示，将下层芯片30贴装于设置于基板10上的凸块60上，所述凸块60的一部分被植设到基板10内部，从而起到联系封装体内部与外部的桥梁作用，比起直接将下层芯片30安置于基板10上的情形，更有利于确保内外部的良性电连接。下层芯片30中还形成有上下贯通的互连通孔50，该互连通孔50的材料可以是铜之类的良导体。
接着，如图5的（c）所示，将第一类无源器件201贴装于基板10上，将其布置于下层芯片30的周围。而且与第二类无源器件202不同，所述第一类无源器件201被倒置，即，使连接端（作为电连接用的一端）朝上，以便迎接即将贴设的上层芯片40连接面（形成有电路面，是作为电连接用的一面）上的焊盘402。为此，将第一类无源器件201的连接端的高度设置为与下层芯片30的上表面基本一致。
然后，如图5的（d）所示，在贴装后的第一类无源器件201的上端涂覆薄层的导电性胶黏剂702，该导电性胶黏剂702优选为各向异性材料。根据本发明时，也可以构成为涂覆所述导电性胶黏剂702之后第一类无源器件201稍微高出下层芯片30的上表面一点，这样对集成度不会有太大的减弱，却可以避免上下层芯片30之间抵接而产生的相互推力导致的所述导电性胶黏剂702的疲劳甚至脱落。而所述第一类无源器件201与基板10之间的连接为通过涂覆非导电性胶黏剂701而实现。从而将第一类无源器件201构成为更多地专用于控制上层芯片40的器件。
随后，如图5的（e）所示，将上层芯片40贴装于下层芯片30周围的第一类无源器件201上，上层芯片40上也形成有预先设置的上下贯穿的互连通孔50，并且与下层芯片30中的互连通孔50精确对齐，以建立电连接。
最后，如图5的（f）所示，用塑封件80包覆以上的所有芯片30、40和器件201、202，并在基板10的底部形成多个焊球90。所述焊球90为该封装体与电子设备中执行其他特定功能的其他集成电路芯片或封装体连接的端口，而被包覆在塑封件80内部的所有芯片30、40和器件201、202将作为一个整体有效而稳定地配合起来执行任务。
在以上的说明中，所述第一类无源器件201和第二类无源器件202分别可以是电容、电感或者电阻。
并且，形成于上层芯片40上的用于连接所述第一类无源器件201的所述焊盘402通过连接线404与上层芯片40上的电源信号输入端（U）等端口连接。
另外，在本发明的附图中图示了具有两个上层芯片40的情形，其中，只要上层芯片中用于连接第一类无源器件201的一个上层芯片40的连接面朝下即可，至于还设置多少个上层芯片40以及那些其余的多个上层芯片40朝向如何均可以自由选择，那些也都在本发明的技术思想涵盖范围以内。
以上，已对本发明的优选实施例进行了图示和说明，然而本发明还可以有许多其他变形实施例，因此不能局限于所述优选实施例而解释本发明的权利范围，本发明的权利范围只能由权利要求书来准确界定。

Claims (10)

1.一种堆叠式集成芯片的封装结构，其特征在于，包括：
基板；
无源器件，设置于所述基板上；
下层芯片，设置于所述基板上；
上层芯片，通过作为连接面的下侧表面设置于所述下层芯片上，且该下侧表面的预定部位形成有用于连接所述无源器件中的第一类无源器件的焊盘；
塑封件，结合于所述基板上，用于包覆直接或间接地贴装于所述基板上的所有芯片和无源器件。
2.如权利要求1所述的堆叠式集成芯片的封装结构，其特征在于，所述无源器件包括：
第一类无源器件，一端通过非导电性胶黏剂被连接在所述基板上，而作为连接端的另一端通过导电性胶黏剂与上层芯片的焊盘直接连接；
第二类无源器件，连接端通过导电性焊料设置于所述基板上。
3.如权利要求2所述的堆叠式集成芯片的封装结构，其特征在于，所述焊盘通过连接线与上层芯片上的电源信号端口连接。
4.如权利要求2所述的堆叠式集成芯片的封装结构，其特征在于，所述导电性胶黏剂为各向异性的导电性胶黏剂。
5.如权利要求1所述的堆叠式集成芯片的封装结构，其特征在于，所述无源器件为电容、电感或者电阻。
6.一种堆叠式集成芯片的封装方法，其特征在于，包括如下步骤：
利用导电性焊料在基板上设置多个第二类无源器件；
在基板上设置下层芯片；
在所述基板上的下层芯片周围设置多个第一类无源器件；
在所述第一类无源器件上涂覆导电性胶黏剂；
在上层芯片的连接面的预定部位上形成用于连接第一类无源器件的焊盘；
在涂覆有所述导电性胶黏剂的所述第一类无源器件上贴装连接面上形成有所述焊盘的上层芯片；
用塑封件进行塑封而完成封装。
7.如权利要求6所述的堆叠式集成芯片的封装方法，其特征在于，所述第一类无源器件的一端通过非导电性胶黏剂被连接在所述基板上，而作为连接端的另一端通过导电性胶黏剂与上层芯片的焊盘直接连接，而所述第二类无源器件的连接端通过导电性焊料设置于所述基板上。
8.如权利要求7所述的堆叠式集成芯片的封装方法，其特征在于，所述焊盘通过连接线与上层芯片上的电源信号端口连接。
9.如权利要求7所述的堆叠式集成芯片的封装方法，其特征在于，所述导电性胶黏剂为各向异性的导电性胶黏剂。
10.如权利要求6所述的堆叠式集成芯片的封装方法，其特征在于，所述无源器件为电容、电感或者电阻。
CN2013103672307A 2013-08-21 2013-08-21 堆叠式集成芯片的封装结构及封装方法 Pending CN103456705A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2013103672307A CN103456705A (zh) 2013-08-21 2013-08-21 堆叠式集成芯片的封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2013103672307A CN103456705A (zh) 2013-08-21 2013-08-21 堆叠式集成芯片的封装结构及封装方法

Publications (1)

Publication Number Publication Date
CN103456705A true CN103456705A (zh) 2013-12-18

Family

ID=49738920

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013103672307A Pending CN103456705A (zh) 2013-08-21 2013-08-21 堆叠式集成芯片的封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN103456705A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087895A (zh) * 2017-06-13 2018-12-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111406315B (zh) * 2018-06-28 2024-04-09 西部数据技术公司 用于分离逻辑和存储器阵列的制造工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050002167A1 (en) * 2003-07-02 2005-01-06 John Hsuan Microelectronic package
CN1608320A (zh) * 2001-12-28 2005-04-20 英特尔公司 用于包括集成无源器件的非易失存储器器件的封装及其制造方法
US20050093153A1 (en) * 2003-10-31 2005-05-05 Advanced Semiconductor Engineering, Inc. BGA package with component protection on bottom
CN101789420A (zh) * 2010-02-03 2010-07-28 南通富士通微电子股份有限公司 一种半导体器件的系统级封装结构及其制造方法
CN201608174U (zh) * 2010-02-03 2010-10-13 南通富士通微电子股份有限公司 一种半导体器件的系统级封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1608320A (zh) * 2001-12-28 2005-04-20 英特尔公司 用于包括集成无源器件的非易失存储器器件的封装及其制造方法
US20050002167A1 (en) * 2003-07-02 2005-01-06 John Hsuan Microelectronic package
US20050093153A1 (en) * 2003-10-31 2005-05-05 Advanced Semiconductor Engineering, Inc. BGA package with component protection on bottom
CN101789420A (zh) * 2010-02-03 2010-07-28 南通富士通微电子股份有限公司 一种半导体器件的系统级封装结构及其制造方法
CN201608174U (zh) * 2010-02-03 2010-10-13 南通富士通微电子股份有限公司 一种半导体器件的系统级封装结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109087895A (zh) * 2017-06-13 2018-12-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN109087895B (zh) * 2017-06-13 2020-09-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111406315B (zh) * 2018-06-28 2024-04-09 西部数据技术公司 用于分离逻辑和存储器阵列的制造工艺

Similar Documents

Publication Publication Date Title
KR102190382B1 (ko) 반도체 패키지
KR101874803B1 (ko) 패키지 온 패키지 구조체
US20170179102A1 (en) System in package
US20100052111A1 (en) Stacked-chip device
WO2009140244A3 (en) Packaged electronic devices with face-up die having through substrate via connection to leads and die pad
CN101527199B (zh) 电容器装置和电路
KR20120001340A (ko) 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
CN103681588A (zh) 封装基板及其制法
US10582617B2 (en) Method of fabricating a circuit module
CN104576593A (zh) 封装结构及其制法
TW200511534A (en) Tape circuit substrate and semiconductor chip package using the same
US8836093B2 (en) Lead frame and flip chip package device thereof
KR20130007371A (ko) 반도체 패키지
CN106206329B (zh) 半导体装置
CN103107171A (zh) 一种倒装芯片的半导体器件
KR101992596B1 (ko) 반도체 장치
CN203721707U (zh) 芯片封装结构
KR20150104803A (ko) 반도체 패키지
US20140374901A1 (en) Semiconductor package and method of fabricating the same
CN103456705A (zh) 堆叠式集成芯片的封装结构及封装方法
US20090279268A1 (en) Module
CN100438008C (zh) 高频集成电路封装构造及其制造方法
CN105489578A (zh) 叠层芯片封装结构
KR20140148273A (ko) 반도체 패키지 및 그 제조 방법
CN205282470U (zh) 叠层芯片封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20131218