CN103633076A - 包封件上芯片型封装件 - Google Patents

包封件上芯片型封装件 Download PDF

Info

Publication number
CN103633076A
CN103633076A CN201310593662.XA CN201310593662A CN103633076A CN 103633076 A CN103633076 A CN 103633076A CN 201310593662 A CN201310593662 A CN 201310593662A CN 103633076 A CN103633076 A CN 103633076A
Authority
CN
China
Prior art keywords
semiconductor chip
pad
electrically connected
chip
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310593662.XA
Other languages
English (en)
Other versions
CN103633076B (zh
Inventor
杜茂华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN201310593662.XA priority Critical patent/CN103633076B/zh
Publication of CN103633076A publication Critical patent/CN103633076A/zh
Priority to KR1020140085351A priority patent/KR20150059068A/ko
Priority to US14/549,522 priority patent/US20150137389A1/en
Application granted granted Critical
Publication of CN103633076B publication Critical patent/CN103633076B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种包封件上芯片型封装件。该包封件上芯片型封装件包括基板、设置在基板上的具有第一半导体芯片的半导体芯片包封件、堆叠在半导体芯片包封件上的第二半导体芯片、以及在基板上包封半导体芯片包封件和第二半导体芯片的包封材料层。第一半导体芯片通过在半导体芯片包封件上延伸的再布线层而被电连接到半导体芯片包封件上的至少一个焊盘。第二半导体芯片电连接到与第一半导体芯片电连接的至少一个焊盘。因此，可以是第一半导体芯片和第二半导体芯片之间的信号路径的电学距离最小化，可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。

Description

包封件上芯片型封装件
技术领域
示例性实施例涉及半导体封装领域。具体地讲，示例性实施例涉及一种包封件上芯片型封装件及其制造方法。
背景技术
随着半导体技术的发展，提出并开发了一种在一个封装件中设置多个半导体芯片的多芯片封装件。目前，多芯片封装件的最主要的结构为将裸芯片逐一垂直堆叠，然后通过引线键合方式与基板连接，最后通过包封材料层进行包封的堆叠式芯片封装件。堆叠式芯片封装件主要有工艺成熟等特点。
图8是示出根据现有技术的堆叠式芯片封装件800的剖视图。
如图8中所示，根据现有技术的堆叠式芯片封装件800可以包括基板810、多个第一半导体芯片820、830和840、多个第二半导体芯片850和860、键合引线870、包封材料层880、以及连接件890。
第一半导体芯片820、830和840可以顺序堆叠在基板810的上表面上。第二半导体芯片850和860可以堆叠在第一半导体芯片820、830和840上。如图8中所示，第二半导体芯片850和860可以堆叠在第一半导体芯片820、830和840中的最上面的第一半导体芯片840的上表面上。
键合引线870可以将基板810、第一半导体芯片820、830和840、以及第二半导体芯片850和860彼此电连接。
包封材料层880可以包封第一半导体芯片820、830和840、第二半导体芯片850和860、以及键合引线870。
连接件890可以设置在基板810的下表面上。如图8中所示，连接件890可以为焊球。在这样的情况下，堆叠式芯片封装件800可以为球栅阵列（BGA）封装件。
第一半导体芯片820、830和840可以为彼此相同的NAND闪速存储器芯片。第二半导体芯片850和860可以分别为存储器控制芯片850和DRAM芯片860。如图1中所示，由于NAND闪速存储器芯片820、830和840的尺寸通常大于存储器控制芯片850和DRAM芯片860的尺寸，所以为了工程稳定性考虑，在进行多层堆叠结构考虑时，可以将较小的存储器控制芯片850和DRAM芯片860放置在最顶层。
为提高NAND闪速存储器芯片820、830和840的数据传输速度，应该尽可能缩短NAND闪速存储器芯片820、830和840与存储器控制芯片850之间的信号路径的电学长度；然而，在现有的结构中，NAND闪速存储器芯片820、830和840与存储器控制芯片N50之间的连接需要通过基板，即，NAND闪速存储器芯片与存储器控制芯片之间的信号路径为第一半导体芯片820、830和840—键合引线870—基板810—键合引线870—存储器控制芯片850，所以信号路径的电学长度很长，因此可能不利于电信号的传输。
发明内容
为了解决上面的和/或其他的问题，示例性实施例提供了一种芯片封装件，所述芯片封装件可以包括：基板；半导体芯片包封件，半导体芯片包封件设置在基板上，并包括第一半导体芯片、包封第一半导体芯片的第一包封材料层、以及形成在第一包封材料层的上表面上的多个焊盘，所述多个焊盘中的至少一个焊盘通过在第一半导体芯片的上表面和第一包封材料层的上表面上延伸的再布线层而与第一半导体芯片电连接；第二半导体芯片，第二半导体芯片堆叠在半导体芯片包封件的上表面上，暴露所述多个焊盘，并电连接到所述多个焊盘中的与第一半导体芯片电连接的至少一个焊盘；第二包封材料层，第二包封材料层在基板上包封半导体芯片包封件和第二半导体芯片。
所述多个焊盘可以通过在第一包封材料层的上表面上沉积金属层并将沉积的金属层图案化而形成。
所述芯片封装件还可以包括介电层。介电层可以覆盖第一半导体芯片的上表面和第一包封材料层的上表面，并可以暴露所述多个焊盘。
再布线层可以通过在第一半导体芯片的上表面和第一包封材料层的上表面上沉积金属层并将沉积的金属层图案化而形成。
再布线层和所述多个焊盘可以通过将沉积的金属层图案化而被同时形成。
可以通过键合引线或导电胶将第二半导体芯片电连接到所述多个焊盘中的与第一半导体芯片电连接的至少一个焊盘。
所述芯片封装件还可以包括第三半导体芯片。第三半导体芯片可以堆叠在第二半导体芯片上，暴露第二半导体芯片的连接端，并电连接到第二半导体芯片的连接端中的与第一半导体芯片电连接的连接端。
第三半导体芯片可以与第二半导体芯片接收来自第一半导体芯片的相同的信号。
所述多个焊盘可以包括第一焊盘、第二焊盘和第三焊盘。第一半导体芯片和第二半导体芯片可以分别电连接到第一焊盘，从而第一半导体芯片和第二半导体芯片经第一焊盘彼此电连接。第一半导体芯片和基板可以分别电连接到第二焊盘，从而第一半导体芯片和基板经第二焊盘彼此电连接。第二半导体芯片和基板可以分别电连接到第三焊盘，从而第二半导体芯片和基板经第三焊盘彼此电连接。
可以分别通过键合引线或导电胶将第二半导体芯片电连接到第一焊盘和第三焊盘以及将基底电连接到第二焊盘和第三焊盘。
示例性实施例还可以提供一种制造芯片封装件的方法，所述方法可以包括下述步骤：准备半导体芯片包封件，半导体芯片包封件包括第一半导体芯片、包封第一半导体芯片的第一包封材料层、以及形成在第一包封材料层的上表面上的多个焊盘，所述多个焊盘中的至少一个焊盘通过在第一半导体芯片的上表面和第一包封材料层的上表面上延伸的再布线层而与第一半导体芯片电连接；将半导体芯片包封件设置在基板上；在半导体芯片包封件的上表面上堆叠第二半导体芯片并暴露所述多个焊盘；将第二半导体芯片电连接到所述多个焊盘中的与第一半导体芯片电连接的至少一个焊盘；在基板上形成第二包封材料层，以包封半导体芯片包封件和第二半导体芯片。
准备半导体芯片包封件的步骤可以包括：通过在第一包封材料层的上表面上沉积金属层并将沉积的金属层图案化，来形成所述多个焊盘。
所述方法还包括可以下述步骤：在半导体芯片包封件上形成介电层，以覆盖第一半导体芯片的上表面和第一包封材料层的上表面并暴露所述多个焊盘。
可以通过在第一半导体芯片的上表面和第一包封材料层的上表面上沉积金属层并将沉积的金属层图案化，来形成再布线层。
可以通过将沉积的金属层图案化来同时形成再布线层和所述多个焊盘。
可以通过键合引线或导电胶来将第二半导体芯片电连接到所述多个焊盘中的与第一半导体芯片电连接的至少一个焊盘。
所述方法还可以包括下述步骤：在第二半导体芯片上堆叠第三半导体芯片并暴露第二半导体芯片的连接端；将第三半导体芯片电连接到第二半导体芯片的连接端中的与第一半导体芯片电连接的连接端。
第三半导体芯片与第二半导体芯片可以接收来自第一半导体芯片的相同的信号。
所述方法可以包括下述步骤：将第一半导体芯片和第二半导体芯片分别电连接到所述多个焊盘中的第一焊盘，从而使第一半导体芯片和第二半导体芯片经第一焊盘彼此电连接；将第一半导体芯片和基板分别电连接到所述多个焊盘中的第二焊盘，从而使第一半导体芯片和基板经第二焊盘彼此电连接；将第二半导体芯片和基板分别电连接到所述多个焊盘中的第三焊盘，从而使第二半导体芯片和基板经第三焊盘彼此电连接。
可以分别通过键合引线或导电胶将第二半导体芯片电连接到第一焊盘和第三焊盘以及将基底电连接到第二焊盘和第三焊盘。
根据本发明的示例性实施例的包封件上芯片型封装件可以使用形成在包封件的表面上的焊盘来构成包封件中的芯片（例如，存储器控制芯片）和在包封件上堆叠的芯片（例如，NAND闪速存储器芯片）之间的信号路径，从而可以使信号路径的电学距离最小化，可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。
根据本发明的示例性实施例，在包封件上堆叠的芯片中的一些芯片具有共同信号的情况下，可以使包封件中的芯片（例如，存储器控制芯片）和在包封件上堆叠的芯片（例如，NAND闪速存储器芯片）共同地连接到形成在包封件的表面上的共用焊盘来形成共用信号路径，因此可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。
通过下面的详细描述、附图以及权利要求，其他特征和方面会变得清楚。
附图说明
图1是示出根据示例性实施例的芯片封装件的示例的剖视图。
图2是示出根据示例性实施例的芯片封装件的信号路径的示例的示意图。
图3是示出根据示例性实施例的包括在芯片封装件中的半导体芯片包封件的示例的俯视图。
图4是示出根据另一示例性实施例的芯片封装件的示例的剖视图。
图5是示出根据另一示例性实施例的芯片封装件的示例的剖视图。
图6是示出根据另一示例性实施例的芯片封装件的示例的剖视图。
图7是示出根据另一示例性实施例的芯片封装件的示例的剖视图。
图8是示出根据现有技术的堆叠式芯片封装件的剖视图。
在整个附图和具体实施方式中，除非另外描述，否则相同的标号将被理解为指示相同的元件、特征和结构。为了清楚、图解和方便起见，可能夸大这些元件的相对尺寸和绘示。
具体实施方式
提供下面的详细描述，以帮助读者获取对这里描述的方法、设备和/或系统的充分理解。因此，本领域普通技术人员将获知这里描述的方法、设备和/或系统的各种改变、修改及等同物。另外，为了更加清楚和简明，可能省略对公知功能和公知构造的描述。
图1是示出根据示例性实施例的芯片封装件100的示例的剖视图。
参照图1，芯片封装件100可以包括基板110、包括第一半导体芯片121、第一包封材料层122和多个焊盘123的半导体芯片包封件120、第二半导体芯片130、以及第二包封材料层140。
基板110可以为印刷电路板（PCB）。例如，基板110可以包括设置在基板110的上表面上和/或下表面上的再布线层和焊盘等导电元件（未示出）。如图1中所示，基板110还可以包括设置在基板110的下表面上的焊球170。因此，根据当前的示例性实施例的芯片封装件100可以为球栅阵列封装件（PCB）。然而，示例性实施例不限于此，基板110可以包括设置在基板110的下表面上的诸如导电突起等的电连接件，从而将封装件100中的半导体芯片121和130电连接到外部。此外，基板110也可以为引线框架或其他用于在其上安装半导体芯片121、130和/或用于其上安装的半导体芯片121、130电连接到外部的元件。
包括第一半导体芯片121、第一包封材料层122、多个焊盘123和介电层124的半导体芯片包封件120可以设置（例如，安装）在基板110上。例如，可以预先准备半导体芯片包封件120，并例如通过粘结层（未示出）将半导体芯片包封件120设置在基板110上。
第一半导体芯片121可以被第一包封材料层122包封。因此，第一包封材料层122可以保护第一半导体芯片121不受诸如湿气和杂质等的外部环境的影响。可以通过注入成型工艺来形成包封第一半导体芯片121的第一包封材料层122。第一包封材料层122可以暴露第一半导体芯片121的上表面（见图3），例如，第一包封材料层122可以被形成为其上表面与第一半导体芯片121的上表面共面。然而，示例性实施例不限于此，在其他的示例性实施例中，第一包封材料层122可以被形成为仅通过其上表面暴露第一半导体芯片121的上表面中的芯片连接端（pad，见图3）。
多个焊盘123可以形成在第一包封材料层122的上表面上。可以采用各种方法在第一包封材料层122的上表面形成焊盘123。例如，可以通过首先在第一包封材料层122的上表面上沉积金属层，然后对沉积的金属层进行图案化，来形成多个焊盘123。可以将焊盘123形成在第一包封材料层122的上表面的与第一半导体芯片121的一侧相邻的部分上。然而，示例性实施例不限于此，在其他的示例性实施例中，可以将焊盘123形成在第一包封材料层122的上表面的与第一半导体芯片121的多个侧部相邻的部分上，如图3中所示。可选择地，可以在第一包封材料层122的上表面上将焊盘123形成为围绕第一半导体芯片121。多个焊盘123中的一些焊盘123可以电连接到第一半导体芯片121，例如，电连接到第一半导体芯片121的芯片连接端。这里，焊盘123可以被分为第一焊盘123-1、第二焊盘123-2和第三焊盘123-3，第一半导体芯片121可以通过再布线层150电连接到第一焊盘123-1和第二焊盘123-2，而不电连接到第三焊盘123-3，这将在下面进行更为具体地描述。
再布线层150可以在第一半导体芯片121的上表面和第一包封材料层122的上表面上延伸，从而将第一半导体芯片121的芯片连接端电连接到焊盘123。例如，可以通过首先在在第一半导体芯片121的上表面和第一包封材料层122的上表面上沉积金属层，然后对沉积的金属层进行图案化，来形成再布线层150。可选择地，可以采用同一沉积-图案化工艺来同时形成再布线层150和焊盘123，即，可以在第一半导体芯片121的上表面和第一包封材料层122的上表面上沉积金属层，然后可以将沉积的金属层图案化，从而可以同时形成再布线层150和焊盘123。
此外，芯片封装件100还可以包括介电层124。介电层124可以覆盖第一半导体芯片121的上表面和第一包封材料层122的上表面，并可以暴露焊盘123。例如，介电层124可以包括多个暴露焊盘123的开口。此外，介电层124可以还可以覆盖再布线层150。如此，介电层124可以防止第一半导体芯片121不期望地电连接到其他元件，并可以保护第一半导体芯片121与焊盘123之间的电连接。
根据本发明的一个实施例，介电层124可以由PI、PCB等材料形成。介电层124可通过将PI/BCB的胶体涂覆在封装件上以后，高速旋转使其均匀，然后热固化或者使用紫外固化来形成。此外，还可以直接使用PI/BCB预制薄膜压合在封装件上，然后然后热固化或者使用紫外固化来形成介电层124。
第二半导体芯片130可以堆叠在半导体芯片包封件120的上表面上，并可以暴露焊盘123。例如，可以通过粘结层（未示出）将第二半导体芯片130设置在半导体芯片包封件120上。如图1中所示，第二半导体芯片130可以以相对于半导体芯片包封件120进行移位的方式堆叠在半导体芯片包封件120上，从而暴露设置在第一包封材料层122的上表面的与第一半导体芯片121的一侧相邻的部分上的焊盘123。然而，示例性实施例不限于此，在其他的示例性实施例中，可以以其他的方式来堆叠第二半导体芯片130。例如，可以将第二半导体芯片130堆叠在半导体芯片包封件120的上表面的中心，并暴露在第一包封材料层122的上表面上形成为围绕第一半导体芯片121的焊盘123。
第二半导体芯片130可以电连接到多个焊盘123中的一些焊盘123，例如，第二半导体芯片130可以与第一半导体芯片121电连接到相同的焊盘123。如上所述，当第一半导体芯片121可以通过键合引线160电连接到第一焊盘123-1和第二焊盘123-2而不电连接到第三焊盘123-3时，第二半导体芯片130可以电连接到第一焊盘123-1和第三焊盘123-3，而不电连接到第二焊盘123-2，这将在下面进行更为具体地描述。另外，如图1中所示，还可以通过键合引线160将第二焊盘123-2和第三焊盘123-3电连接到基板110。
第二包封材料层140可以形成在基板110上，以包封半导体芯片包封件120和第二半导体芯片130。因此，第二包封材料层140可以保护基板110、半导体芯片包封件120和第二半导体芯片130及其它们之间的电连接不受诸如湿气和杂质等的外部环境的影响。在一个示例性实施例中，第二包封材料层140的材料可以与第一包封材料层140的材料相同。可以通过注入成型工艺来形成包封半导体芯片包封件120和第二半导体芯片130的第二包封材料层140。
下面将参照图2和图3来详细描述根据示例性实施例的芯片封装件100的信号路径。图2是示出根据示例性实施例的芯片封装件100的信号路径的示意图，图3是示出根据示例性实施例的包括在芯片封装件100中的半导体芯片包封件120的俯视图。
如图2和图3中所示，芯片封装件100可以具有第一至第三信号路径：
第一信号路径S1
第一半导体芯片121—再布线层150—第一焊盘123-1—键合引线160—第二半导体芯片123
第二信号路径S2
第一半导体芯片121—再布线层150—第二焊盘123-2—键合引线160—基板110—外部I/O
第三信号路径S3
第二半导体芯片130—键合引线160—第三焊盘123-3—键合引线160—基板110—外部I/O
第一半导体芯片121和第二半导体芯片130可以通过第一信号路径S1来在彼此之间传输信号A-D，而不需要通过基板来进行彼此之间的信号传输。例如，第二半导体芯片130可以包括NAND闪速存储器芯片，第一半导体芯片121可以包括存储器控制芯片。因此，可以使NAND闪速存储器芯片和存储器控制芯片之间的信号路径的电学距离最小化，可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。
图4-图7是示出根据另一些示例性实施例的芯片封装件200-500的剖视图。下面的描述将集中于芯片封装件200-500与图1-图3中示出的芯片封装件100之间的区别，并将省略对于相同元件的重复描述。
如图4中所示，芯片封装件200可以包括被第一包封材料层122包封的多个第一半导体芯片121-1和121-2。这里，第一半导体芯片121-1可以为存储器控制芯片，第一半导体芯片121-2可以为DRAM芯片。第一半导体芯片121-1和121-2可以电连接到多个焊盘123中的一些焊盘123，从而被电连接到基板110和第二半导体芯片130，此外，第一半导体芯片121-1和121-2还可以通过电连接相同的焊盘123而实现彼此之间的电连接。第一半导体芯片121-1和121-2与焊盘123之间的电连接可以通过再布线层150来实现。
第一包封材料层122可以暴露第一半导体芯片121-1和121-2的上表面，例如，可以暴露第一半导体芯片121-1和121-2的上表面上的芯片连接端，从而第一半导体芯片121-1和121-2可以因被例如再布线层150电连接到焊盘123中的一些焊盘123而被电连接到基板110和/或第二半导体芯片130。
此外，如图4中所示，第二半导体芯片130可以设置在半导体芯片包封件120的上表面中，并靠近半导体包封件120的右侧，以在暴露设置在半导体包封件120的上表面的靠近半导体包封件120的左侧的部分上的焊盘123，并为焊盘123与键合引线150的连接（例如，引线键合）提供足够的操作空间。
如图5中所示，芯片封装件300可以包括多个第二半导体芯片130-1和130-2。多个第二半导体芯片130-1和130-2中的最下面的第二半导体芯片130-1可以堆叠在半导体芯片包封件120的上表面上，并可以暴露焊盘123。多个第二半导体芯片130-1和130-2中的其他的第二半导体芯片130-2可以堆叠在最下面的半导体芯片130-1上，并可以分别暴露其下方的第二半导体芯片130-1的芯片连接端。如图5中所示，第二半导体芯片130-1和130-2可以以相对进行了移位的方式堆叠在半导体芯片包封件120上。
多个第二半导体芯片130-1和130-2可以电连接到半导体芯片包封件120的多个焊盘123中的一些焊盘123，例如，第二半导体芯片130-1可以与第一半导体芯片121电连接到相同的焊盘123。如上所述，当第一半导体芯片121可以通过键合引线160电连接到第一焊盘123-1和第二焊盘123-2而不电连接到第三焊盘123-3时，第二半导体芯片130可以电连接到第一焊盘123-1和第三焊盘123-3，而不电连接到第二焊盘123-2。这里，可以通过键合引线160将第二焊盘123-2和第三焊盘123-3电连接到基板110。
在一个示例性实施例中，例如，上面的第二半导体芯片130-2可以电连接到下面的第二半导体芯片130-1的连接端中的与第一半导体芯片121电连接的连接端。如此，多个第二半导体芯片130-1和130-2可以接收来自第一半导体芯片的相同的信号。换句话说，在根据示例性实施例的芯片封装件中，在堆叠的多个芯片具有共同信号的情况下，可以通过共用焊盘123来形成共用信号路径。例如，多个第二半导体芯片130-1和130-2可以包括NAND闪速存储器芯片，第一半导体芯片121可以包括存储器控制芯片。因此，可以通过共用焊盘123来形成从存储器控制芯片121至多个NAND闪速存储器芯片130-1和130-2的共用信号路径，从而可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。
在上面参照图1至图5描述的示例性实施例中，采用了键合引线160来进行基板110及其上堆叠的半导体芯片包封件120和第二半导体芯片130之间的电连接，然而，示例性实施例不限于此。如在图6和图7中所示出的，可以采用导电胶160’来部分或全部代替键合引线160，以进行基板110、半导体芯片包封件120和/或第二半导体芯片130之间的电连接。例如，如图6中所示，可以通过导电胶160’将半导体芯片包封件120的焊盘123电连接到基板110；如图7中所示，可以通过导电胶160’将半导体芯片包封件120的焊盘123电连接到基板110，以及将第二半导体芯片130电连接到半导体芯片包封件120的焊盘123。
在一个示例性实施例中，导电胶160'的材料可以为导电银胶，但是不限于此。可以通过使用点胶头点胶法然后进行固化来形成导电胶160'。根据本发明的一个实施例，导电胶160'可由含有导电颗粒的环氧树脂来形成。导电颗粒通常为银，也可由金或铜等材料形成。在一个实施例中，导电胶160'在常温下呈胶体状，点胶过程中，马达驱动点胶头将胶体挤出，按照预设移动路径，将导电胶涂在物体表面，形成图案，然后通过加热使其凝固。
下面将参照附图来描述根据示例性实施例的制造芯片封装件的方法。
首先，可以准备半导体芯片包封件120。半导体芯片包封件120可以包括第一半导体芯片121、第一包封材料层122和多个焊盘123。
例如，可以通过与通常采用的半导体封装件的包封工艺相同的工艺来形成半导体芯片包封件120。因此，半导体芯片包封件120也可以被视为暴露了其中的第一半导体芯片121的连接端的封装件（PKG）。例如，可以通过注入成型工艺来形成包封第一半导体芯片121并暴露第一半导体芯片121的上表面或第一半导体芯片121的上表面上的连接端的第一包封材料层122。
可以在形成了第一半导体芯片121和第一包封材料层122的包封结构之后，通过在第一包封材料层122的上表面上沉积金属层并将沉积的金属层图案化，来形成多个焊盘123。此外，通过在第一半导体芯片121的上表面和第一包封材料层122的上表面上沉积金属层并将沉积的金属层图案化，来形成再布线层150。因此，多个焊盘123中的至少一个可以通过在第一半导体芯片121的上表面和第一包封材料层122的上表面上延伸的再布线层150而与第一半导体芯片121电连接。在一个示例性实施例中，可以通过将沉积的金属层图案化来同时形成再布线层150和焊盘123。
此外，在如上所述地准备了半导体芯片包封件120之后，可以半导体芯片包封件120上形成介电层124，以覆盖第一半导体芯片121的上表面和第一包封材料层122的上表面并暴露多个焊盘123。因此，可以通过介电层124来防止第一半导体芯片121不期望地电连接到其他元件，并可以保护第一半导体芯片121与焊盘123之间的电连接。
然后，可以将准备的半导体芯片包封件120设置在基板110上。基板110可以为在其下表面上设置有焊球170的印刷电路板（PCB）。可以通过粘结层（未示出）将半导体芯片包封件120设置在基板110的上表面上。
接下来，可以将第二半导体芯片130堆叠在半导体芯片包封件120的上表面上并暴露焊盘123。例如，可以通过粘结层（未示出）将第二半导体芯片130设置在半导体芯片包封件120上。可以以相对于半导体芯片包封件120进行移位的方式将第二半导体芯片130堆叠在半导体芯片包封件120上，从而暴露设置在第一包封材料层122的上表面的与第一半导体芯片121的一侧相邻的部分上的焊盘123，如图1中所示。然而，示例性实施例不限于此，在其他的示例性实施例中，可以以其他的方式来堆叠第二半导体芯片130。例如，可以将第二半导体芯片130堆叠在半导体芯片包封件120的上表面的中心，并暴露在第一包封材料层122的上表面上形成为围绕第一半导体芯片121的焊盘123，如图3中所示。
在堆叠了第二半导体芯片130之后，可以将第二半导体芯片130电连接到焊盘123中的与第一半导体芯片121电连接的至少一个焊盘123。例如，通过键合引线160或导电胶160’来将第二半导体芯片130电连接到与第一半导体芯片121电连接的焊盘123-1。然而，示例性实施例不限于此，在其他的实施例中，还可以在下面的第二半导体芯片（130-1）的上表面上堆叠另外的第二半导体芯片（130-2），如图5中所示。可以将上面的第二半导体芯片130-2电连接到下面的第二半导体芯片130-1的连接端中的与第一半导体芯片121电连接的连接端。如此，多个第二半导体芯片130-1和130-2可以接收来自第一半导体芯片的相同的信号。
在一个示例性实施例中，焊盘123可以被分为第一焊盘123-1、第二焊盘123-2和第三焊盘123-3。可以将例如通过引线键合工艺采用键合引线160将第二半导体芯片130电连接到第一焊盘123-1以使第一半导体芯片121和第二半导体芯片130经第一焊盘123-1彼此电连接、将第二焊盘123-2电连接到基板110以使第一半导体芯片121和基板110经第二焊盘123彼此电连接、以及将第二半导体芯片130电连接到第三焊盘123-3和将第三焊盘123-3电连接到基板110以使第二半导体芯片130和基板110经第三焊盘123-3彼此电连接。然而，本发明不限于此，可以通过导电胶160’来进行上述电连接步骤。例如，可以通过使用点胶头点胶法然后进行固化来形成导电胶160'。
最后，可以在基板110上形成第二包封材料层140，以包封半导体芯片包封件120和第二半导体芯片130。因此，第二包封材料层140可以保护基板110、半导体芯片包封件120和第二半导体芯片130及其它们之间的电连接不受诸如湿气和杂质等的外部环境的影响。在一个示例性实施例中，第二包封材料层140的材料可以与第一包封材料层140的材料相同。可以通过注入成型工艺来形成包封半导体芯片包封件120和第二半导体芯片130的第二包封材料层140。例如，可以通过与通常采用的半导体封装件的包封工艺相同的工艺来形成第二包封材料层140。
根据本发明的示例性实施例的包封件上芯片型封装件可以使用形成在包封件的表面上的焊盘来构成包封件中的芯片（例如，存储器控制芯片）和在包封件上堆叠的芯片（例如，NAND闪速存储器芯片）之间的信号路径，从而可以使信号路径的电学距离最小化，可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。
根据本发明的示例性实施例，在包封件上堆叠的芯片中的一些芯片具有共同信号的情况下，可以使包封件中的芯片（例如，存储器控制芯片）和在包封件上堆叠的芯片（例如，NAND闪速存储器芯片）共同地连接到形成在包封件的表面上的共用焊盘来形成共用信号路径，因此可以提高传输速度，可以实现稳定的信号传输，进而可以提高器件性能。
上面已经描述了一些示例性实施例。然而，应该理解的是，可以做出各种修改。例如，如果所描述的技术以不同的顺序执行和/或如果所描述的系统、架构、设备或电路中的组件以不同方式被组合和/或被另外的组件或其等同物替代或补充，则可以实现合适的结果。相应地，其他实施方式也落入权利要求的保护范围内。

Claims (10)

1.一种芯片封装件，其特征在于，所述芯片封装件包括：
基板；
半导体芯片包封件，半导体芯片包封件设置在基板上，并包括第一半导体芯片、包封第一半导体芯片的第一包封材料层、以及形成在第一包封材料层的上表面上的多个焊盘，所述多个焊盘中的至少一个焊盘通过在第一半导体芯片的上表面和第一包封材料层的上表面上延伸的再布线层而与第一半导体芯片电连接；
第二半导体芯片，第二半导体芯片堆叠在半导体芯片包封件的上表面上，暴露所述多个焊盘，并电连接到所述多个焊盘中的与第一半导体芯片电连接的至少一个焊盘；
第二包封材料层，第二包封材料层在基板上包封半导体芯片包封件和第二半导体芯片。
2.如权利要求1所述的芯片封装件，其特征在于，所述多个焊盘通过在第一包封材料层的上表面上沉积金属层并将沉积的金属层图案化而形成。
3.如权利要求1所述的芯片封装件，其特征在于，所述芯片封装件还包括介电层，介电层覆盖第一半导体芯片的上表面和第一包封材料层的上表面并暴露所述多个焊盘。
4.如权利要求1所述的芯片封装件，其特征在于，再布线层通过在第一半导体芯片的上表面和第一包封材料层的上表面上沉积金属层并将沉积的金属层图案化而形成。
5.如权利要求4所述的芯片封装件，其特征在于，再布线层和所述多个焊盘通过将沉积的金属层图案化而被同时形成。
6.如权利要求1所述的芯片封装件，其特征在于，通过键合引线或导电胶将第二半导体芯片电连接到所述多个焊盘中的与第一半导体芯片电连接的至少一个焊盘。
7.如权利要求1所述的芯片封装件，其特征在于，所述芯片封装件还包括：
第三半导体芯片，第三半导体芯片堆叠在第二半导体芯片上，暴露第二半导体芯片的连接端，并电连接到第二半导体芯片的连接端中的与第一半导体芯片电连接的连接端。
8.如权利要求7所述的芯片封装件，其特征在于，第三半导体芯片与第二半导体芯片接收来自第一半导体芯片的相同的信号。
9.如权利要求1所述的芯片封装件，其特征在于，所述多个焊盘包括：
第一焊盘，第一半导体芯片和第二半导体芯片分别电连接到第一焊盘，从而第一半导体芯片和第二半导体芯片经第一焊盘彼此电连接；
第二焊盘，第一半导体芯片和基板分别电连接到第二焊盘，从而第一半导体芯片和基板经第二焊盘彼此电连接；
第三焊盘，第二半导体芯片和基板分别电连接到第三焊盘，从而第二半导体芯片和基板经第三焊盘彼此电连接。
10.如权利要求9所述的芯片封装件，其特征在于，分别通过键合引线或导电胶将第二半导体芯片电连接到第一焊盘和第三焊盘以及将基底电连接到第二焊盘和第三焊盘。
CN201310593662.XA 2013-11-21 2013-11-21 包封件上芯片型封装件 Expired - Fee Related CN103633076B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310593662.XA CN103633076B (zh) 2013-11-21 2013-11-21 包封件上芯片型封装件
KR1020140085351A KR20150059068A (ko) 2013-11-21 2014-07-08 반도체 패키지
US14/549,522 US20150137389A1 (en) 2013-11-21 2014-11-20 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310593662.XA CN103633076B (zh) 2013-11-21 2013-11-21 包封件上芯片型封装件

Publications (2)

Publication Number Publication Date
CN103633076A true CN103633076A (zh) 2014-03-12
CN103633076B CN103633076B (zh) 2017-02-08

Family

ID=50213934

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310593662.XA Expired - Fee Related CN103633076B (zh) 2013-11-21 2013-11-21 包封件上芯片型封装件

Country Status (2)

Country Link
KR (1) KR20150059068A (zh)
CN (1) CN103633076B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104507270A (zh) * 2014-12-24 2015-04-08 宁波萨瑞通讯有限公司 一种存储器兼容的方法
CN106256018A (zh) * 2014-04-29 2016-12-21 美光科技公司 具有支撑构件的堆叠式半导体裸片组合件及相关的系统及方法
CN108155175A (zh) * 2016-12-06 2018-06-12 三星电子株式会社 能够测试内部信号线的多芯片封装件
CN109003958A (zh) * 2017-06-06 2018-12-14 华东科技股份有限公司 矩形半导体封装及其方法
CN110120388A (zh) * 2018-02-06 2019-08-13 三星电子株式会社 半导体封装
CN112582333A (zh) * 2019-09-27 2021-03-30 中芯长电半导体（江阴）有限公司 一种重新布线层及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102605617B1 (ko) * 2016-11-10 2023-11-23 삼성전자주식회사 적층 반도체 패키지
US20240145424A1 (en) * 2022-10-26 2024-05-02 Western Digital Technologies, Inc. Nand die with wire-bond inductive compensation for altered bond wire bandwidth in memory devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036000A (ja) * 1999-06-29 2001-02-09 Hyundai Electronics Ind Co Ltd チップサイズスタックパッケージ及びメモリモジュールとその製造方法
CN101436590A (zh) * 2007-11-16 2009-05-20 三星电子株式会社 具有提高的接合可靠性的层叠封装
CN101866915A (zh) * 2009-04-15 2010-10-20 三星电子株式会社 集成电路装置及其操作方法、存储器存储装置及电子系统
CN102044528A (zh) * 2009-10-13 2011-05-04 三星半导体(中国)研究开发有限公司 层叠封装件及其制造方法
CN102157394A (zh) * 2011-03-22 2011-08-17 南通富士通微电子股份有限公司 高密度系统级封装方法
US20130026656A1 (en) * 2009-04-27 2013-01-31 Kim Hye-Jin Semiconductor packages and electronic systems including the same
CN103178054A (zh) * 2011-12-22 2013-06-26 三星电子株式会社 包括堆叠半导体芯片和再分布层的半导体封装件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036000A (ja) * 1999-06-29 2001-02-09 Hyundai Electronics Ind Co Ltd チップサイズスタックパッケージ及びメモリモジュールとその製造方法
CN101436590A (zh) * 2007-11-16 2009-05-20 三星电子株式会社 具有提高的接合可靠性的层叠封装
CN101866915A (zh) * 2009-04-15 2010-10-20 三星电子株式会社 集成电路装置及其操作方法、存储器存储装置及电子系统
US20130026656A1 (en) * 2009-04-27 2013-01-31 Kim Hye-Jin Semiconductor packages and electronic systems including the same
CN102044528A (zh) * 2009-10-13 2011-05-04 三星半导体(中国)研究开发有限公司 层叠封装件及其制造方法
CN102157394A (zh) * 2011-03-22 2011-08-17 南通富士通微电子股份有限公司 高密度系统级封装方法
CN103178054A (zh) * 2011-12-22 2013-06-26 三星电子株式会社 包括堆叠半导体芯片和再分布层的半导体封装件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106256018A (zh) * 2014-04-29 2016-12-21 美光科技公司 具有支撑构件的堆叠式半导体裸片组合件及相关的系统及方法
US10504881B2 (en) 2014-04-29 2019-12-10 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US11101262B2 (en) 2014-04-29 2021-08-24 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US11855065B2 (en) 2014-04-29 2023-12-26 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
CN104507270A (zh) * 2014-12-24 2015-04-08 宁波萨瑞通讯有限公司 一种存储器兼容的方法
CN108155175A (zh) * 2016-12-06 2018-06-12 三星电子株式会社 能够测试内部信号线的多芯片封装件
CN108155175B (zh) * 2016-12-06 2023-07-25 三星电子株式会社 能够测试内部信号线的多芯片封装件
CN109003958A (zh) * 2017-06-06 2018-12-14 华东科技股份有限公司 矩形半导体封装及其方法
CN110120388A (zh) * 2018-02-06 2019-08-13 三星电子株式会社 半导体封装
CN110120388B (zh) * 2018-02-06 2023-08-22 三星电子株式会社 半导体封装
CN112582333A (zh) * 2019-09-27 2021-03-30 中芯长电半导体（江阴）有限公司 一种重新布线层及其制备方法

Also Published As

Publication number Publication date
KR20150059068A (ko) 2015-05-29
CN103633076B (zh) 2017-02-08

Similar Documents

Publication Publication Date Title
US10276553B2 (en) Chip package structure and manufacturing method thereof
CN103633076A (zh) 包封件上芯片型封装件
CN101719486B (zh) 半导体器件及其制造方法和半导体模块制造方法
US8546929B2 (en) Embedded integrated circuit package-on-package system
US7501697B2 (en) Integrated circuit package system
CN105742262B (zh) 半导体封装及其制造方法
KR20180046990A (ko) 비대칭 칩 스택들을 가지는 반도체 패키지
CN104051395A (zh) 芯片堆叠封装及其方法
JP4919103B2 (ja) ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
KR20100112446A (ko) 적층형 반도체 패키지 및 그 제조 방법
US20070052082A1 (en) Multi-chip package structure
CN208767298U (zh) 传感器封装
WO2013105153A1 (ja) 半導体装置
US10741499B2 (en) System-level packaging structures
CN102110672A (zh) 芯片堆叠封装结构及其制造方法
US10515883B2 (en) 3D system-level packaging methods and structures
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
US10991656B2 (en) Semiconductor device package
US11133284B2 (en) Semiconductor package device
CN102569275A (zh) 堆叠式半导体封装结构及其制造方法
CN205621701U (zh) 一种面阵列无引脚csp封装件
CN106469706B (zh) 电子封装件及其制法
US11942459B2 (en) Semiconductor device package with exposed bond wires
CN220474621U (zh) 线路载板及电子封装体
US9799589B2 (en) Integrated circuit packaging system with a grid array with a leadframe and method of manufacture thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170208

Termination date: 20171121