CN104078458B - 堆叠式半导体结构及其制造方法 - Google Patents

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Abstract

一种堆叠式半导体结构及其制造方法。堆叠式半导体结构包括第一基板、第二基板、第一半导体芯片、第二半导体芯片及表面黏贴元件。第一基板具有上表面。第二基板具有下表面。第一半导体芯片设于第一基板的上表面。第二半导体芯片设于第二基板的下表面。第一表面黏贴元件设于第一基板的上表面与第二基板的下表面之间并电性连接第一基板与第二基板。由于第一表面黏贴元件位于第一基板与第二基板之间，如此可缩小半导体结构的尺寸。

Description

堆叠式半导体结构及其制造方法
技术领域
本发明是有关于一种堆叠式半导体结构及其制造方法，且特别是有关于一种具有表面黏贴元件的堆叠式半导体结构及其制造方法。
背景技术
随着科技发展，业界对半导体结构的功能及尺寸的需求愈来愈多，导致半导体结构的尺寸愈来愈小，而功能却愈来愈多。基于功能需求愈来愈多，半导体结构通常包含多个芯片及多个被动元件。
传统半导体结构将被动元件设于基板外，因此导致半导体结构的面积增大。因此，如何配置被动元件以缩小半导体结构尺寸为业界努力目标之一。
无线通信装置/系统通常包括具有天线的半导体结构以接收和发射信号。具有天线的半导体结构可装设在无线通信装置/系统的电路板或载板上，并透过额外设计的连接结构以达成半导体结构与无线通信装置/系统的电路板或载板之间的信号传输。
额外设计的连接结构不仅增加无线通信装置/系统整体成本，同时也增加无线通信装置/系统的体积。
发明内容
本发明有关于一种堆叠式半导体结构及其制造方法，一实施例中，表面黏贴元件位于二基板之间，如此可缩小半导体结构横向尺寸。
根据本发明，提出一种堆叠式半导体结构。堆叠式半导体结构包括一第一基板、一第二基板、一第一半导体芯片、一第二半导体芯片、一第一表面黏贴元件及一封装体。第一基板具有一上表面。第二基板具有一下表面。第一半导体芯片设于第一基板的上表面上。第二半导体芯片设于第二基板的下表面上。第一表面黏贴元件设于第一基板的上表面与第二基板的下表面之间并电性连接第一基板与第二基板。封装体包覆第一基板的上表面、第二基板的下表面、第一半导体芯片、第二半导体芯片与第一表面黏贴元件。
根据本发明，提出一种堆叠式半导体结构。堆叠式半导体结构包含第一衬底、第二衬底、至少一个表面安装元件、天线、至少一个第一导电孔和至少一个第二导电孔。第一衬底具有上表面。第二衬底具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面。所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面。天线设置于所述第二衬底的上表面上。至少一个第一导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点。至少一个第二导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点。
根据本发明，提出一种堆叠式半导体结构的制造方法。制造方法包括以下步骤。提供一第一基板；设置一第一半导体芯片于第一基板的一上表面；提供一第二基板，其中第二基板的下表面设有一第二半导体芯片；以一第一表面黏贴元件连接第一基板的上表面与一第二基板的一下表面之间以电性连接第一基板与第二基板；以及，形成一封装体包覆第一基板的部分上表面、第二基板的部分下表面、第一半导体芯片、第二半导体芯片与第一表面黏贴元件。
根据本发明，提出一种堆叠式半导体结构的制造方法。制造方法包含以下步骤。提供至少一个第一衬底，每一第一衬底具有上表面；提供至少一个第二衬底，每一第二衬底具有上表面和下表面，所述下表面相对于所述上表面，每一第二衬底的上表面具有天线，且每一第二衬底具有第一导电孔以及第二导电孔，所述第一导电孔设于所述第二衬底且电性连接所述天线，且所述第二导电孔设于所述第二衬底且电性连接所述天线；在每一第二衬底的下表面和每一第一衬底的上表面之间提供具有第一接点和第二接点的至少一个表面安装元件，将所述至少一个表面安装元件的第一接点电性连接到所述第一衬底的第一表面和所述第一导电孔，并将所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面和所述第二导电孔。
根据本发明，提出一种电子装置。电子装置包含载板和堆叠式半导体结构，所述载板具有角落，所述堆叠式半导体结构位于所述载板的所述角落上且包含第一衬底、第二衬底、至少一个表面安装元件、天线、至少一个第一导电孔和至少一个第二导电孔。第一衬底具有上表面。第二衬底具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面。所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面。天线设置于所述第二衬底的上表面上。至少一个第一导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点。至少一个第二导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的堆叠式半导体结构的剖视图。
图1B绘示图1A的俯视图。
图2绘示依照本发明另一实施例的堆叠式半导体结构的俯视图。
图3绘示依照本发明另一实施例的堆叠式半导体结构的俯视图。
图4绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图5绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图6绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图7绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图8绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图9绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图10A至10G绘示图1A的堆叠式半导体结构的制造过程图。
图11A至11E绘示图4的堆叠式半导体结构的制造过程图。
图12A至12C绘示图7的堆叠式半导体结构的制造过程图。
图13A绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图13B绘示图13A的堆叠式半导体结构的电路示意图。
图14A绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图14B绘示图14A的堆叠式半导体结构的电路示意图。
图15绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图16绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。
图17至21绘示图13A的堆叠式半导体结构的制造工艺图。
图22至26绘示图15的堆叠式半导体结构的制造工艺图。
图27A绘示图13A的堆叠式半导体结构的天线的示意图。
图27B绘示图27A的天线的反射损失示意图。
图28A绘示图13A的堆叠式半导体结构的天线的示意图。
图28B绘示图28A的天线的反射损失示意图。
图29A绘示图13A的堆叠式半导体结构应用在系统载板的示意图。
图29B绘示图29A所绘示的堆叠式半导体结构的天线的电流分布示意图。
图29C绘示图29A所示系统载板与堆叠式半导体结构的天线的电流分布示意图。
图30绘示图13A的堆叠式半导体结构的电路示意框图。
主要元件符号说明：
100、200、300、400、500、600、700：堆叠式半导体结构
110、510、610：第一基板
111：第一基材
111b、131b、132b：下表面
111s、131s、151s、152s、515s、535s：外侧面
111u、112u、131u：上表面
112：第一线路层
113：第二线路层
114、114'、114''：第一导电孔
120：第一半导体芯片
125：焊线
126：天线
130、530、630：第二基板
131：第二基材
132：第三线路层
133：第四线路层
134：第二导电孔
140：第二半导体芯片
150：封装体
151：第一封装体
152：第二封装体
160、161、161'、162、163、164、165'、165''、165'''：第一表面黏贴元件
160a、161a、162a、163a、164a、165a、170a：第一接点
160b、161b、162b、163b、164b、165b、170b：第二接点
170：第二表面黏贴元件
175：焊料
190：载板
515：第一接地件
535：第二接地件
580：屏蔽膜
616：第一屏蔽层
636：第二屏蔽层
H1：高度
H2：距离
P1：切割道
S：空间
1：电子装置
800、810、900、910：堆叠式半导体结构
18、181、182：导电连接材料
具体实施方式
请参照图1，其绘示依照本发明一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构100包括第一基板110、至少一第一半导体芯片120、第二基板130、至少一第二半导体芯片140、封装体150、至少一第一表面黏贴元件(Surface Mount Device,SMD)160及至少一第二表面黏贴元件170。
第一基板110包括第一基材111、第一线路层112、第二线路层113及至少一第一导电孔114。第一基材111的上表面111u与第一线路层112的上表面112u共同定义第一基板110的上表面。第一线路层112及第二线路层113分别形成于第一基材111的上表面111u及下表面111b，用以电性连接设于其上的元件。第一导电孔114延伸于第一基材111的上表面111u与下表面111b之间并电性连接第一线路层112与第二线路层113。
第一半导体芯片120以其主动面朝上方位设于第一基板110的上表面上，且通过至少一焊线125电性连接于第一线路层112。第一半导体芯片120可通过第一线路层112、第一表面黏贴元件160及第二表面黏贴元件170电性连接第二基板130，且/或者，可并通过第一线路层112、第一导电孔114及第二线路层113电性连接于一外部接地端(未绘示)、一外部交流电源(未绘示)或一外部直流电源(未绘示)。另一例中，第一半导体芯片120亦可为覆晶(flip chip)，其以主动面朝下方位设于第一基板110的上表面上，并通过至少一焊球电性连接于第一线路层112。
第二基板130包括第二基材131、第三线路层132、第四线路层133及至少一第二导电孔134。第二基材131的下表面131b与第三线路层132的下表面132b共同定义第二基板130的下表面。第三线路层132及第四线路层133分别形成于第二基材131的下表面131b及上表面131u，用以电性连接设于其上的元件。第二导电孔134延伸于第二基材131的上表面131u与下表面131b之间并电性连接第三线路层132与第四线路层133。
第二半导体芯片140例如是覆晶，其以主动面朝上方位设于第二基板130的下表面上，并通过至少一焊球电性连接于第三线路层132。第二半导体芯片140可通过第三线路层132、第二表面黏贴元件170及第一表面黏贴元件160电性连接第一基板130。另一例中，第二半导体芯片140亦可以其主动面朝下方位设于第二基板130的下表面上，并通过至少一焊线电性连接于第三线路层132。
本例中，封装体150同时包覆第一基板110的部分上表面、第二基板130的部分下表面、第一半导体芯片120、第二半导体芯片140、第一表面黏贴元件160及第二表面黏贴元件170。封装体150可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体150亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体，例如是压缩成型(compression molding)、注射成型(injection molding)、液态封装型(liquidencapsulation)或转注成型(transfer molding)。
第一表面黏贴元件160例如是被动元件，如电阻器、电容器或电感器。第一表面黏贴元件160设于第一基板110的上表面上，且位于第一基板110的上表面与第二基板130的下表面之间并电性连接第一基板110与第二基板130。第一表面黏贴元件160可通过第一线路层112及第一导电孔114电性连接于第二线路层113，并通过第二线路层113电性连接于外部接地端、外部交流电源或外部直流电源。一例中，第一表面黏贴元件160的长×宽可以是40英丝×20英丝，其厚度为0.5毫米；或者，第一表面黏贴元件160的长×宽可以是60英丝×30英丝，其厚度为0.8毫米，或为其它合适规格。
第二表面黏贴元件170例如是被动元件，如电阻器、电容器或电感器。本例中，第二表面黏贴元件170设于第二基板130的下表面上并通过至少一焊料175与第一表面黏贴元件160对接。由于第一表面黏贴元件160与第二表面黏贴元件170直向地堆叠，故可减少堆叠式半导体结构100的横向尺寸。此外，第二表面黏贴元件170的尺寸规格相似于第一表面黏贴元件160，容此不再赘述。
第二表面黏贴元件170可通过第二导电孔134电性连接于第四线路层133，并通过第四线路层133电性连接于外部接地端、外部交流电源或外部直流电源。此外，第一表面黏贴元件160与第二表面黏贴元件170对接后的高度H1大于第一半导体芯片120及第二半导体芯片140的总厚度，使第一半导体芯片120及第二半导体芯片140之间形成空间S，此空间S可容纳焊线125，使焊线125不会轻易干涉到第二半导体芯片140。此外，上述封装体150填满此空间S，而更加固定住焊线125、第一半导体芯片120及第二半导体芯片140。
第一表面黏贴元件160与第二表面黏贴元件170可并联。详细而言，第一表面黏贴元件160包括第一接点160a及第二接点160b，而第二表面黏贴元件170包括第一接点170a及第二接点170b，其中第一表面黏贴元件160的第一接点160a及第二接点160b分别与第二表面黏贴元件170的第一接点170a及第二接点170b对接而并联。然本发明实施例不限于此，第一表面黏贴元件160与第二表面黏贴元件170亦可串联，例如，第一表面黏贴元件160的第一接点160a与第二表面黏贴元件170的第二接点170b对接而串联；或第一表面黏贴元件160的第二接点160b与第二表面黏贴元件170的第一接点170a对接而串联。
请参照图1B，其绘示图1A的俯视图(为清楚表示，图1B未绘示第一基板130、第二半导体芯片140及第二表面黏贴元件170)。经由表面黏贴元件的串/并联，可获得一预设的电路结构。以第一表面黏贴元件161为例说明，其中一个第一表面黏贴元件161例如是电感器，其包括第一接点161a及第二接点161b，其中第一接点161a通过第一导电孔114'接地，而第二接点161b通过第一导电孔114''电性连接于外界，且通过第一线路层112及焊线125电性连接于第一半导体芯片120，如此，来自于外界的静电可通过第一导电孔114''及第二接点161b疏导至与第一导电孔114'电性连接的接地端，避免静电破坏第一半导体芯片120。
另一例中，第一表面黏贴元件161是电容器，其中第一接点161a通过第一导电孔114'接地，而第二接点161b通过第一导电孔114''电性连接于一外部电源且通过第一线路层112及焊线125电性连接于第一半导体芯片120，通过此设计，可把外部电源的直流干扰(Noise)或低频干扰通过第一表面黏贴元件161疏导至与第一导电孔114'电性连接的接地端。
再一例中，第一表面黏贴元件161'例如是电容器，其串联于第一半导体芯片120，可形成一直流阻隔器(DC blocking)，阻挡直流讯号进入第一半导体芯片120。
其它例子中，另二第一表面黏贴元件162彼此串联，并通过第一线路层112及焊线125电性连接第一半导体芯片120。详细而言，二第一表面黏贴元件162各包括第一接点162a及第二接点162b，其中一第一表面黏贴元件162的第一接点162a与另一第一表面黏贴元件162的第二接点162b直接或通过第一线路层112电性连接而串联。本例中，二第一表面黏贴元件162为电阻器，第一半导体芯片120可通过焊线125及第一线路层112电性连接于二第一表面黏贴元件162之间，而构成一分压电路(Bias circuit)。
再一例中，另二第一表面黏贴元件163可彼此并联。详细而言，二第一表面黏贴元件163各包括第一接点163a及第二接点163b，其中一第一表面黏贴元件163的第一接点163a及第二接点163b分别与另一第一表面黏贴元件163的第一接点163a及第二接点163b直接或通过第一线路层112电性连接而并联。
请参照图2，其绘示依照本发明另一实施例的堆叠式半导体结构的俯视图。本例中，第一表面黏贴元件164例如是电感器，其包括第一端点164a及第二端点164b，其中第一端点164a通过第一导电孔114电性连接于一直流(DC)电源，而第二端点164b电性连接于第一半导体芯片120与一天线126或高频电路，通过此设计，使来自于天线126或高频电路的高频讯号不会经由第一表面黏贴元件164疏导至与第一导电孔114电性连接的直流电源。在结构上，天线126(或高频电路)可以是第四线路层133的至少一部分或额外形成于第二基材131的上表面131u的天线层。
请参照图3，其绘示依照本发明另一实施例的堆叠式半导体结构的俯视图。本例中，三第一表面黏贴元件165'、165''及165'''串联成一π形阻抗匹配，其中第一表面黏贴元件165''耦接于第一表面黏贴元件165'与第一表面黏贴元件165'''之间。第一表面黏贴元件165'的第一接点165a通过第一导电孔114电性连接于接地端，而第一表面黏贴元件165的第二接点165b电性连接于天线126与第一表面黏贴元件165''。
上述由第一表面黏贴元件160所组成的电路特征仅是本发明其中几个实施例。依据本发明实施例精神，可通过数个第一表面黏贴元件160的串/并联而设计出滤波器(filter)、平衡不平衡转换器(balun)、功率分配器(power divider)、天线分离滤波器(diplexer)、衰减器(attenuator)或其它各种电路。此外，第二表面黏贴元件170的连接方式相似于第一表面黏贴元件160的连接方式，容此不再赘述。另外，第一表面黏贴元件160与第二表面黏贴元件170亦可采用相似方式串联或并联。
请参照图4，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构200包括第一基板110、至少一第一半导体芯片120、第二基板130、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160及至少一第二表面黏贴元件170。
第一封装体151及第二封装体152各自独立形成的封装体，其中第一封装体151包覆第一半导体芯片120及第一表面黏贴元件160，而第二封装体152包覆第二半导体芯片140及第二表面黏贴元件170。第一封装体151及第二封装体152的材质可相似于上述封装体150，容此不再赘述。此外，第一封装体151及第二封装体152的材质可相同或相异。
上述实施例的第一基板110与第二基板130之间虽然以堆叠二层表面黏贴元件为例说明，然亦可于第一基板110与第二基板130之间堆叠二层以上的表面黏贴元件；或者，亦可堆叠单层表面黏贴元件，以下以5图举例说明。
请参照图5，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构300包括第一基板110、至少一第一半导体芯片120、第二基板130、至少一第二半导体芯片140、封装体150及至少一第一表面黏贴元件160。
本例中，第一基板110与第二基板130之间的表面黏贴元件单一的第一表面黏贴元件160，或可说是位于同一堆叠层的元件。第一表面黏贴元件160的第一接点160a及第二接点160b分别连接于第一基板110的上表面与第二基板130的下表面，并电性连接第一基板110与第二基板130。本例中，第一表面黏贴元件160可单纯作为第一基板110与第二基板130之间电讯的传输媒介，而不提供电路功能，然亦可提供电路功能，如被动元件功能。
第一表面黏贴元件160的第一接点160a与第二接点160b的距离H2大于第一半导体芯片120与第二半导体芯片140的总厚度，使第一半导体芯片120与第二半导体芯片140之间形成空间S。封装体150可填满此空间并包覆焊线125，而更加固定住焊线125、第一半导体芯片120及第二半导体芯片140。
请参照图6，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构400包括堆叠式半导体结构100及堆叠式半导体结构300，其彼此堆叠在一起。堆叠式半导体结构100的第二线路层113堆叠于并电性连接于堆叠式半导体结构300的第四线路层133，使堆叠式半导体结构100的半导体芯片120及140通过第一线路层112、第二线路层113、堆叠式半导体结构300的第四线路层133及第三线路层132电性连接于堆叠式半导体结构300的半导体芯片120及140。
虽然图6的堆叠式半导体结构以堆叠二个半导体结构为例说明，然亦可堆叠二个以上的半导体结构。
请参照图7，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构500包括第一基板510、至少一第一半导体芯片120、第二基板530、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160、至少一第二表面黏贴元件170及屏蔽膜580。
第一基板510包括第一基材111、第一线路层112、第二线路层113、至少一第一导电孔114及至少一第一接地件515。第一基材111的上表面111u与第一线路层112的上表面112u共同定义第一基板510的上表面。第一线路层112及第二线路层113分别形成于第一基材111的上表面111u及下表面111b，以电性连接设于其上的元件。第一导电孔114延伸于第一基材111的上表面111u与下表面111b之间，并电性连接第一线路层112与第二线路层113。第一接地件515延伸于第一基材111的上表面111u与下表面111b之间，并从第一基材111的外侧面111s露出，以电性连接于屏蔽膜580。第一接地件515例如是接地柱，其电性连接于一接地端(未绘示)，使第一表面黏贴元件160可通过第一接地件515电性连接于接地端。然，第一表面黏贴元件160亦可通过屏蔽膜580及第一接地件515电性连接于接地端。
第一半导体芯片120例如是覆晶，其以主动面朝下方位设于第一基板510的上表面上，且通过至少一焊球电性连接于第一线路层112。第一半导体芯片120可通过第一线路层112及第一表面黏贴元件160电性连接第二基板530。另一例中，第一半导体芯片120亦可以主动面朝上方位设于第一基板510的上表面上，并通过至少一焊线电性连接于第一线路层112。
第二基板530包括第二基材131、第三线路层132、第四线路层133、至少一第二导电孔134及至少一第二接地件535。第二基材131的下表面131b与第三线路层132的下表面132b共同定义第二基板530的上表面。第三线路层132及第四线路层133分别形成于第二基材131的上表面131u及下表面131b，以电性连接设于其上的元件。第二导电孔134延伸于第二基材131的上表面131u与下表面131b之间并电性连接第三线路层132与第四线路层133。第二接地件535延伸于第二基材131的上表面131u与下表面131b之间，并从第二基材131的外侧面131s露出，以电性连接于屏蔽膜580。第二接地件535可通过第二基板530、第一表面黏贴元件160及第一基板510的第一导电孔114电性连接于接地端；或者，可通过屏蔽膜580及第一基板510的第一接地件515电性连接于接地端。
第二半导体芯片140以主动面朝上方位设于第二基板530的上表面上，并通过至少一焊线电性连接于第三线路层132。第二半导体芯片140可通过第三线路层132、第二表面黏贴元件170及第一表面黏贴元件160电性连接第一基板530。另一例中，第二半导体芯片140例如是覆晶，其可以其主动面朝下方位设于第二基板530的上表面上，并通过至少一焊球电性连接于第三线路层132。
屏蔽膜580形成于第一基材111的外侧面111s、第二基材131的外侧面131s、第一接地件515的外侧面515s、第二接地件535的外侧面535s、第一封装体151的外侧面151s及第二封装体152的外侧面152s，并通过第一接地件515及/或第二接地件535电性连接于接地端。
屏蔽膜580的材料铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成，其可应用例如是化学蒸镀(Chemical Vapor Deposition,CVD)、无电镀(electrolessplating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成。屏蔽膜580可以是单层或多层材料。例如，屏蔽膜580三层结构，其内层不锈钢层、中间层铜层，而外层不锈钢层；或者，屏蔽膜580双层结构，其内层铜层，而其外层不锈钢层。
请参照图8，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构600包括第一基板610、至少一第一半导体芯片120、第二基板630、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160、至少一第二表面黏贴元件170及屏蔽膜580。
第一基板610包括第一基材111、第一线路层112、第二线路层113、至少一第一导电孔114、至少一第一接地件515及第一屏蔽层616。第一屏蔽层616电性连接于第一接地件515。第一屏蔽层616形成于第一基材111内部且横向地延伸，以对第一半导体芯片120产生电磁干扰防护作用。此外，第一屏蔽层616连续地于第一基材111内部延伸，并具有至少一开孔616a，以隔离第一导电孔114，避免第一导电孔114与第一屏蔽层616电性短路。
第二基板630包括第二基材131、第三线路层132、第四线路层133、至少一第二导电孔134、至少一第二接地件535及第二屏蔽层636。第二屏蔽层636电性连接于第二接地件535。第二屏蔽层636形成于第二基材131内部且横向地延伸，以对第一半导体芯片120及第二半导体芯片140产生电磁干扰防护作用。进一步地说，第一半导体芯片120受到第一屏蔽层616、第二屏蔽层636及屏蔽膜580的围绕，可减少或避免电磁干扰负面地影响第一半导体芯片120。相似地，第二半导体芯片140受到第二屏蔽层636及屏蔽膜580的围绕，可减少或避免电磁干扰负面地影响第二半导体芯片140。
请参照图9，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构700包括第一基板510、至少一第一半导体芯片120、第二基板530、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160、至少一第二表面黏贴元件170及屏蔽膜580。本例中，第一表面黏贴元件160的配置相似于上述图5的堆叠式半导体结构300的第一表面黏贴元件160，容此不再赘述。
请参照图10A至10G，其绘示图1A的堆叠式半导体结构的制造过程图。
如图10A所示，提供第一基板110。第一基板110包括第一基材111、第一线路层112、第二线路层113及至少一第一导电孔114。第一基材111的上表面111u与第一线路层112的上表面112u共同定义第一基板110的上表面。第一线路层112及第二线路层113分别形成于第一基材111的上表面111u及下表面111b，第一导电孔114贯穿第一基材111并电性连接第一线路层112与第二线路层113。
如图10B所示，以例如是表面黏贴技术(Surface Mounted Technology,SMT)，设置至少一第一半导体芯片120于第一基板110的上表面上，并以至少一焊线125电性连接第一半导体芯片120与第一线路层112。
如图10C所示，以例如是表面黏贴技术，设置至少一第一表面黏贴元件160于第一基板110的上表面上。第一表面黏贴元件160通过第一线路层112电性连接于第二线路层113及第一半导体芯片120。
如图10D所示，形成至少一焊料175于第一表面黏贴元件160的第一接点160a及第二接点160b上。
如图10E所示，以相似于图10A至图10D的工艺，形成第二基板130、第二半导体芯片140及第二表面黏贴元件170的组合结构。然后，例如是以表面黏贴技术或其它合适接合技术，对接第二表面黏贴元件170与第一表面黏贴元件160。然后，执行回焊(reflow)工艺，通过焊料175焊合第二表面黏贴元件170与第一表面黏贴元件160。
如图10F所示，以例如是压缩成型、注射成型、液态封装型或转注成型技术，形成封装体150包覆第一基板110的部分上表面、第二基板130的部分下表面、第一半导体芯片120、第一表面黏贴元件160、焊线125、第二半导体芯片140及第二表面黏贴元件170。
如图10G所示，单一化第10F图的结构。例如，以刀具或激光，形成至少一切割道P1经过第二基板130、封装体150及第一基板110，以形成至少一如图1A所示的堆叠式半导体结构100。
请参照图11A至11E，其绘示图4的堆叠式半导体结构的制造过程图。
如图11A所示，以例如是压缩成型、注射成型或转注成型技术，形成第一封装体151包覆第一半导体芯片120、第一表面黏贴元件160及焊线125。
如图11B所示，以例如磨削方式，移除封装体150的部分材料，直到露出第一表面黏贴元件160的第一接点160a及第二接点160b。
如图11C所示，形成至少一焊料175于第一表面黏贴元件160中暴露于封装体150的第一接点160a及第二接点160b上。
如图11D所示，以相似于图11A至图10C的工艺，形成第二基板130、第二半导体芯片140、第二封装体152及第二表面黏贴元件170的组合结构。然后，例如是表面黏贴技术或其它合适接合技术，对接第二表面黏贴元件170与第一表面黏贴元件160。然后，执行回焊工艺，通过焊料175焊合第二表面黏贴元件170与第一表面黏贴元件160。
如图11E所示，单一化图11D的结构。例如，以刀具或激光，形成至少一切割道P1经过第二基板130、第一封装体151、第二封装体152及第一基板110，以形成至少一如图4所示的堆叠式半导体结构200。
图5的堆叠式半导体结构300的制造过程相似于图1A的堆叠式半导体结构100的制造过程，容此不再赘述。图6的堆叠式半导体结构400的制造过程中，将堆叠式半导体结构100堆叠于堆叠式半导体结构300上。
请参照图12A至12C，其绘示图7的堆叠式半导体结构的制造过程图。
如图12A所示，提供第一基板510、第一半导体芯片120、第一封装体151及第一表面黏贴元件160的组合结构，此组合结构的形成过程相似于上述图11A至图11B的制造过程。并且，提供第二基板530、第二半导体芯片140、第二封装体152及第二表面黏贴元件170的组合结构，此组合结构的形成过程相似于上述图11A至图11B的制造过程。
图12A中，以例如是表面黏贴技术，将第二基板530的第四线路层133堆叠于第一表面黏贴元件160上，使第二半导体芯片140可通过第三线路层132、第四线路层133及第一表面黏贴元件160电性连接于第一半导体芯片120。
如图12B所示，设置图12A的结构于一载板190上。然后，以例如是刀具或激光，形成至少一切割道P1经过第二封装体152、第二基板530、第一封装体151、第一基板510及部分载板190，以切断整个第12A图的结构，如此的切割方式称为全穿切(full cut)。
如图12C所示，以例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积等技术，形成屏蔽膜580覆盖第一基材111的外侧面111s、第二基材131的外侧面131s、第一接地件515的外侧面515s、第二接地件535的外侧面535s、第一封装体151的外侧面151s及第二封装体152的外侧面152s，以形成至少一如图7所示的堆叠式半导体结构500。屏蔽膜580通过第一接地件515及/或第二接地件535电性连接于一接地端(未绘示)。
图8的堆叠式半导体结构600及图9的堆叠式半导体结构700的制造过程及相似于图7的堆叠式半导体结构500的制造过程，容此不再赘述。
请参照图13A，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构800可包含但不限于第一衬底110、至少一个表面安装元件160、封装体150、屏蔽膜580、导电连接材料18以及第二衬底130。
如图13A所示，第一衬底110具有上表面111u、下表面111b和侧面111S。下表面111b相对于上表面111u。侧面111S连接上表面111u和下表面111b。在本发明的实施例中，第一衬底110可以是或可以包括但不限于例如有机衬底、玻璃、硅、二氧化硅或其它硅化物。第一衬底110的上表面111u上可具有连接焊垫(connection pad，图未示)或迹线(trace，图未示)，其可经由层间电路(inter-layer circuit，图未示)电性连接到第一衬底110的接地层(ground，图未示)。第一衬底110可具有从10μm到3000μm的厚度，例如，在本发明的实施例中，所述厚度可为第一表面101和第二表面102之间的距离。
至少一个表面安装元件160位于所述第一衬底110的上表面111u，且具有第一接点160a和第二接点160b。第一接点160a与第二接点160b分别接着于第一衬底110的上表面111u，其中，所述至少一个表面安装元件160的第二接点160b可连接到所述连接焊垫或迹线以便与第一衬底110的接地层电性连接。在本发明的实施例中，至少一个表面安装元件160可以是但不限于例如英制编码(imperial code)为0603的两端子封装(two-terminalpackage)元件，或公制编码(metric code)为1608的两端子封装元件。例如至少一个表面安装元件160可具有实质上为1.6毫米(mm)的长度、0.8mm的宽度以及0.8mm的高度。至少一个表面安装元件160可以是但不限于无源元件(passive component，例如电容器或电感器)、离散元件(例如晶体管或二极管)或其它两端子封装元件。在本发明的实施例中，至少一个表面安装元件160的高度为相对大于上表面111u上其它元件的高度。至少一个表面安装元件160连接所述第一衬底110和第二衬底130，以形成容置空间容纳上表面111u上其它元件(如后所述)。在另一实施例中(未绘示)，所述至少一个表面安装元件160的高度可相对小于上表面111u上其它元件的高度，可通过堆叠所述至少两个表面安装元件160，使其堆叠后的高度为相对大于上表面111u上其它元件。所述至少两个表面安装元件160为电性连接，且其中一个电性连接所述第一衬底110，另一个电性连接所述第二衬底130，以形成容置空间容纳上表面111u上其它元件。
堆叠式半导体结构800另可包括但不限于射频前端模块(Front End Module,FEM)110a、收发器芯片组(Transceiver Chipset)110b、存储器(Memory)110c、表面安装元件110d、稳压器(regulator)110e以及微控制器(microcontroller,MCU)/专用集成电路(Application-specific integrated circuit,ASIC)110f。可依据元件的封装型态而使用打线、焊接或倒装芯片等技术将射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f连接到位于第一衬底110的上表面111u的电路。
封装体(encapsulation material)150位于所述第一衬底110的上表面111u，且具有上表面1501和侧面1502，且所述封装体150的侧面1502与所述第一衬底110的所述侧面111S齐平，因此堆叠式半导体结构800具有相对较为平整的外观与较小的尺寸。封装体150包覆所述第一衬底110的上表面111u和所述至少一个表面安装元件160，并暴露出所述至少一个表面安装元件160的第一接点160a和第二接点160b。封装体150可以是或可以包括但不限于例如酚醛清漆树脂(novolac resin)、环氧树脂(Epoxy resin)、硅氧树脂(siliconeresin)或其它适合的材料。
屏蔽膜580为防电磁波遮罩(EMI shielding)，其可以是但不限于适形遮罩(conformal shielding)。屏蔽膜580包括第一屏蔽层5801和第二屏蔽层5802，且第一屏蔽层5801连接第二屏蔽层5802。第一屏蔽层5801覆盖所述第一衬底110的侧面111S和封装体150的所述侧面1502。第一屏蔽层5801具有一下表面，且所述下表面与所述第一衬底110的下表面111b实质上齐平，可完整包覆第一衬底110以有效隔绝电磁波干扰。第二屏蔽层5802覆盖部分封装体150的上表面1501和部分的至少一个表面安装元件160。第二屏蔽层5802暴露至少一个表面安装元件160的第一接点160a，以及接触至少一个表面安装元件160的第二接点160b。屏蔽膜580电性连接到所述第一衬底110的接地层。在本发明的实施例中，屏蔽膜580的形成方式可以是或可以包括但不限于例如由化学气相沉积、无电电镀、电解电镀、喷涂、印刷和溅镀。屏蔽膜580可以是或可以包括但不限于例如铝、铜、铬、锡、金、银、镍、不锈钢或其它适合的金属或合金。
导电连接材料18位于所述封装体150的上表面1501上。导电连接材料18包括第一导电连接材料181和第二导电连接材料182。第一导电连接材料181与第二导电连接材料182电性隔绝，因此不会产生短路现象。第一导电连接材料181连接到至少一个表面安装元件160的第一接点160a，第二导电连接材料182连接所述第二屏蔽层5802。在本发明的实施例中，导电连接材料18可以是但不限于导电胶。在本发明的另一实施例中，导电连接材料18可以是但不限于焊料(solder)。
第二衬底130位于所述封装体150的上表面1501上方。第二衬底130具有上表面131u、下表面131b和侧面131S。下表面131b相对于上表面131u。在本发明的实施例中，第二衬底130可以是或可以包括但不限于例如硅、二氧化硅或其它硅化物。第二衬底130可具有从10μm到3000μm的厚度，例如，在本发明的实施例中，所述厚度可为上表面131u和下表面131b之间的距离。
第二衬底130的下表面131b上形成有第三迹线层132。第三迹线层132包括第一金属层132f和第二金属层132g。第一金属层132f和第二金属层132g通过空间132S隔开，以避免短路。在本发明的实施例中，第一金属层132f可以是但不限于例如连接焊垫(connectionpad)，第二金属层132g可以是但不限于例如接地垫(ground pad)。第一金属层132f和第二金属层132g可以是或可以包括但不限于例如铜或其它适合的金属或合金。在本发明的另一实施例中，第一金属层132f和第二金属层132g可以由不同金属或合金组成。第一金属层132f可具有从1μm到72μm的厚度，且第二金属层132g具有从1μm到72μm的厚度。在本发明的实施例中，第二金属层132g的面积相对大于第一金属层132f的面积。在本发明的另一实施例中，第二金属层132g可作为但不限于第二衬底130的接地面。在本发明的实施例中，由于所述第二金属层132g形成于所述第二衬底130的下表面131b，且经由所述屏蔽膜580电性连接到第一衬底110的接地层。如图13A所绘示，第二衬底130的面积相对大于所述第二屏蔽层5802的面积，且第二金属层132g的面积相对大于所述第二屏蔽层5802的面积，因此，第二金属层132g遮蔽面积较大，具有优选的金属屏蔽效果。
第二衬底130包含导电孔134。导电孔134包含至少一个第一导电孔134a和至少一个第二导电孔134b。至少一个第一导电孔134a贯穿第二衬底130以连接第一金属层132f与第四迹线层133。且至少一个第二导电孔134b贯穿第二衬底130以连接第二金属层132g与第四迹线层133。在本发明的实施例中，至少一个第一导电孔134a和至少一个第二导电孔134b可以是但不限于圆柱体、圆锥体或其它形状，可视需求在第二衬底130上通过激光、喷沙(sandblasting)和/或蚀刻等方式形成至少一个第一导电孔134a和至少一个第二导电孔134b。至少一个第一导电孔134a和至少一个第二导电孔134b在上表面131u和下表面131b的开口可包括但不限于圆形、方形或其它形状。
第二衬底130的上表面131u上形成有天线126。天线126可以是第四迹线层133的至少一部分或额外形成于第二衬底130的上表面131u的天线层。天线126连接第至少一个导电孔134a和至少第二导电孔134b。在本发明的实施例中，天线126可以是或可以包括但不限于例如铜或其它适合的金属或合金。天线126可具有从1μm到72μm的厚度。在本发明的实施例中，天线126形成于所述第二衬底130，且第二衬底130位于所述封装体150上，因此，可减少堆叠式半导体结构800设置在装置/系统的电路板或载板上所占据的空间，以容纳其它元件或有利于其它相关设计。由于天线126透过形成于第二衬底130内的导电孔134而电性连接到所述第一衬底110，相对于透过形成于封装体150内的导电孔而电性连接到第一衬底110来说具有优选的工艺合格率。
在本发明的实施例中，堆叠式半导体结构800经由天线126接收的信号(图未示)可经由至少一个第一导电孔134a、第一金属层132f、第一导电连接材料181和至少一个表面安装元件160的第一接点160a将接收信号馈入(feed)但不限于射频前端模块110a。在本发明的另一实施例中，射频前端模块110a可经由至少一个表面安装元件160的第一接点160a、第一导电连接材料181、第一金属层132f和至少一个第一导电孔134a将要发射的信号传送到天线126。也就是说，至少一个第一导电孔134a、第一金属层132f、第一导电连接材料181和至少一个表面安装元件160的第一接点160a在本发明的实施例中可以作为堆叠式半导体结构800的信号馈入和发射路径。在本发明的实施例中，至少一个第二导电孔134b、第二金属层132g、第二导电连接材料182和至少一个表面安装元件160的第二接点160b电性连接到第一衬底110的接地层(未绘示)，以作为堆叠式半导体结构800的信号返回路径(returnpath)或接地路径(ground path)。在本发明的另一实施例中，至少一个第二导电孔134b、第二金属层132g、第二导电连接材料182和屏蔽膜580电性连接到第一衬底110的接地层，以作为堆叠式半导体结构800的信号返回路径或接地路径。在本发明的实施例中，当天线126要接收或发射高频信号时，由天线126、第一导电孔134a、第二导电孔134b、第二衬底130、第一金属层132f和第二金属层132g所组成的结构可以于操作频率产生信号共振，使高频信号传递到封装内的电路或辐射到空气再由另一外部接收机接收。
在本发明的实施例中，当至少一个表面安装元件160为电感器时，可防止来自外部的高频噪声破坏堆叠式半导体结构800，并可做为静电放电防护(electrostaticdischarge protection，ESD protection)。在本发明的另一实施例中，当至少一个表面安装元件160为电感器时，可将来自外部的直流尖峰(DC spike)接地进而避免破坏堆叠式半导体结构800。在本发明的另一实施例中，当至少一个表面安装元件160为电容器时，可作为阻抗匹配电路的一部分，以调整天线126的阻抗。
请参考图13B，其绘示图13A的堆叠式半导体结构的电路示意图。位于图13A的堆叠式半导体结构800的第二衬底130的下表面131b的第一金属层132f和第二金属层132g相互不接触。如图13B所示，第一金属层132f和第二金属层132g之间间隔有空间132S。至少一个第一导电孔134a位于第一金属层132f的开口与至少一个表面安装元件160的第一端160a连接，且至少一个第二导电孔134b位于第二金属层132g的开口与至少一个表面安装元件160的第二端160b连接。如图13B中的等效电路所示，至少一个表面安装元件160可与前端模块110a的等效阻抗110aP并联。在本发明的实施例中，当至少一个表面安装元件160为电感器时，可防来自外部的高频噪声破坏堆叠式半导体结构800，并可做为静电放电防护(electrostatic discharge protection,ESD protection)。在本发明的另一实施例中，当至少一个表面安装元件160为电感器时，可将来自外部的直流尖峰(DC spike)接地进而避免破坏堆叠式半导体结构800。在本发明的另一实施例中，当至少一个表面安装元件160为电容器时，可作为阻抗匹配电路的一部分，以调整天线126的阻抗。
请参考图14A，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构900可相似于堆叠式半导体结构800，其不同之处在于堆叠式半导体结构900的第一金属层132f和第二金属层132g的形状不同于堆叠式半导体结构800的第一金属层132f和第二金属层132g的形状。并且在堆叠式半导体结构900中，至少一个第一导电孔134a和至少一个第二导电孔134b的相对位置不同于堆叠式半导体结构800中，至少一个第一导电孔134a和至少一个第二导电孔134b的相对位置。但至少一个第一导电孔134a和至少一个第二导电孔134b在堆叠式半导体结构900与其它元件的连接关系相似于堆叠式半导体结构800中至少一个第一导电孔134a和至少一个第二导电孔134b与其它元件的连接关系。
参考图14B，其绘示图14A的堆叠式半导体结构的电路示意图。图14B所示电路相似于图13B所示电路，其不同之处在于至少一个第一导电孔134a和至少一个第二导电孔134b的相对位置与图13B中至少一个第一导电孔134a和至少一个第二导电孔134b的相对位置不同。并且第一金属层132f和第二金属层132g的形状不同于图13B中第一金属层132f和第二金属层132g的形状。
参考图15，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构810可相似于图13A所绘示的堆叠式半导体结构800，其不同之处在于堆叠式半导体结构810的第二金属层132g取代了堆叠式半导体结构800的第二导电连接材料182和第二屏蔽层5802。堆叠式半导体结构810的第二金属层132g与第一屏蔽层5801形成屏蔽膜580。换句话说，堆叠式半导体结构810的第二金属层132g构成屏蔽膜580的一部分。堆叠式半导体结构810的第二衬底130的侧面131S实质上与第一屏蔽层5801齐平，相对于图13A的堆叠式半导体结构800的可具有较小的尺寸。
参考图16，其绘示依照本发明另一实施例的堆叠式半导体结构的剖视图。堆叠式半导体结构910可相似于图14A所绘示的堆叠式半导体结构900，其不同之处在于堆叠式半导体结构910的第二金属层132g取代了堆叠式半导体结构900的第二导电连接材料182和第二屏蔽层5802。堆叠式半导体结构910的第二金属层132g与第一屏蔽层5801形成屏蔽膜580。换句话说，堆叠式半导体结构910的第二金属层132g构成屏蔽膜580的一部分。堆叠式半导体结构910的第二衬底130的侧面131S实质上与第一屏蔽层5801齐平，相对于图14A的堆叠式半导体结构900的可具有较小的尺寸。
请参考图17至21，其绘示图13A的堆叠式半导体结构的制造工艺图。
参考图17，提供第一衬底110、至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f。
第一衬底110具有上表面111u和下表面111b，下表面111b相对于上表面111u。
至少一个表面安装元件160具有第一接点160a和第二接点160b且第一接点160a与第二接点160b分别接着于第一衬底110的上表面111u。至少一个表面安装元件160的第二接点160b电性连接到第一衬底110的接地面(图未示)。在本发明的实施例中，第一衬底110的上表面111u上可具有与接地面经由层间电路电性连接的连接焊垫或迹线，所述至少一个表面安装元件160的第二接点160b可连接到所述连接焊垫或迹线以便与第一衬底110的接地面电性连接。
可依据个别元件的封装型态而使用打线、焊接或倒装芯片等技术将至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f连接到位于第一衬底110上表面111u上的电路。在本发明的实施例中，表面安装元件110d与至少一个表面安装元件160相似，其不同之处在于表面安装元件110d的尺寸与至少一个表面安装元件160的尺寸相比之下较小，例如表面安装元件110d的高度小于至少一个表面安装元件160的高度。在本发明的实施例中，至少一个表面安装元件160的高度相对大于上表面111u上其它元件的高度。在本发明的另一实施例中，至少一个表面安装元件160可以是但不限于0603元件而可视需求以更大尺寸的端子(terminal)元件替换，使得至少一个表面安装元件160为上表面111u上高度最高的元件。
参考图18，可使用封装体150封装至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f以及第一衬底110的上表面111u，并且暴露出至少一个表面安装元件160的第一接点160a和第二接点160b。在本发明的实施例中，可使用暴露成型(exposed molding)方式利用封装体150封装上述元件并暴露出至少一个表面安装元件160的第一接点160a和第二接点160b。在本发明的另一实施例中，可使用覆盖成型(over-mold)方式利用封装体150封装上述元件，随后再以研磨(polishing)方式磨除封装体150以暴露出至少一个表面安装元件160的第一接点160a和第二接点160b。
如图19所示，可沿着图18中的切割道P1切割封装后的第一衬底110，并沿着经过封装的第一衬底110的侧面111S、封装体150的上表面1501和侧面1502形成屏蔽膜580，以形成封装结构800a。在本发明的实施例中，可沿着第一衬底110的侧面111S、封装体150的上表面1501和侧面1502形成屏蔽膜580，再以激光钻孔方式在屏蔽膜580上钻孔以暴露至少一个表面安装元件160的第一接点160a以及部分封装体150。在本发明的另一实施例中，可利用但不限于掩模(mask)以及电镀方式形成所需的屏蔽膜580的图案。
如图20所示，可提供多个第二衬底130，每一个第二衬底130具有上表面131u和下表面131b，下表面131b相对于上表面131u。
第二衬底130的上表面131u上形成有天线126。第二衬底130的下表面131b上形成有第三迹线层132。第三迹线层132包括第一金属层132f和第二金属层132g。
第二衬底130包含至少一个第一导电孔134a和至少一个第二导电孔134b。至少一个第一导电孔134a贯穿第二衬底130以连接天线126和第一金属层132f。至少一个第二导电孔134b贯穿第二衬底130以连接天线126和第二金属层132g。
可将导电连接材料18形成在第一金属层132f和第二金属层132g上，以形成封装结构800b。在本发明的实施例中，导电连接材料18可以是但不限于导电胶。本发明的另一实施例中，导电连接材料18可以是焊料。
参考图21，可利用图20中的导电连接材料18将封装结构800b的第一金属层132f与图19中封装结构800a的至少一个表面安装元件160的第一接点160a连接，并且将图20中封装结构800b的第二金属层132g与图19中封装结构800a的至少一个表面安装元件160的第二接点160b连接。连接封装结构800a和800b后再沿着切割道P1切割后形成图13A中个别或单个的堆叠式半导体结构800。在本发明的实施例中，用来切割图21中的封装结构所使用的刀具的厚度小于切割道P1的厚度，因此，所述第二衬底130的所述侧面131S突出于所述封装体150的所述侧面1502。在本发明的另一实施例中，用于切割图21中的封装结构所使用的刀具的厚度实质上接近所述切割道P1的宽度，因此，所述第二衬底130的所述侧面131S实质上与所述封装体150的所述侧面1502齐平，具有相对较为平整的外观与较小的尺寸。
请参考图22至26，其绘示图15的堆叠式半导体结构的制造工艺图。
参考图22，提供多个第一衬底110、至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f。
第一衬底110具有上表面111u和下表面111b，下表面111b相对于上表面111u。
至少一个表面安装元件160具有第一接点160a和第二接点160b且第一接点160a与第二接点160b分别接着于第一衬底110的上表面111u。至少一个表面安装元件160的第二接点160b电性连接到第一衬底110的接地面(图未示)。在本发明的实施例中，第一衬底110的上表面111u上可具有与接地面经由层间电路电性连接的连接焊垫或迹线，所述至少一个表面安装元件160的第二接点160b可连接到所述连接焊垫或迹线以便与第一衬底110的接地面电性连接。
可依据个别元件的封装型态而使用打线、焊接或倒装芯片等技术将至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f连接到位于第一衬底110上表面111u上的电路。在本发明的实施例中，表面安装元件110d与至少一个表面安装元件160相似，其不同之处在于表面安装元件110d的尺寸与至少一个表面安装元件160的尺寸相比之下较小，例如表面安装元件110d的高度小于至少一个表面安装元件160的高度。在本发明的实施例中，至少一个表面安装元件160的高度相对大于上表面111u上其它元件的高度。在本发明的另一实施例中，至少一个表面安装元件160可以是但不限于0603元件而可视需求以更大尺寸的端子(terminal)元件替换，使得至少一个表面安装元件160为上表面111u上高度最高的元件。
提供多个第二衬底130，每一个第二衬底130具有上表面131u和下表面131b，下表面131b相对于上表面131u。第二衬底130的上表面131u上形成有天线126。第二衬底130的下表面131b上形成有第三迹线层132。第三迹线层132包括第一金属层132f和第二金属层132g。
第二衬底130包含至少一个第一导电孔134a和至少一个第二导电孔134b。至少一个第一导电孔134a贯穿第二衬底130以连接天线126和第一金属层132f。至少一个第二导电孔134b贯穿第二衬底130以连接天线126和第二金属层132g。
如图22所示，可使用导电连接材料18，例如焊料18，将第一金属层132f与至少一个表面安装元件160的第一端160a连接，并且将第二金属层132g与至少一个表面接着元件160的第二端160b连接。
参考图23，可使用封装体150包覆(encapsluate)至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e、微控制器/专用集成电路110f以及第一衬底110的上表面111u，以形成封装结构(packagestructure)810a。在本发明的实施例中，可利用但不限于第一衬底110的开孔(opening，图未示)做为成型通道(molding channel)，在以至少一个表面安装元件160连接后的第一衬底110和第二衬底130之间的空间(第一衬底110的上表面111u和第二衬底130的下表面131b之间的空间)注入封装体150来进行封装工艺。在本发明的另一实施例中，可使用第二衬底130作为注模成型的制具(Mold Chase)将封装体150注入第一衬底110的上表面111u和第二衬底130的下表面131b之间的空间，因此在工艺中不需要额外的模具，可降低成本。
参考图24，可在图23的封装结构810a中形成沟渠5801a。在本发明的实施例中，可使用但不限于刀具从第一衬底110的下表面111b开始朝向上表面111u的方向切割，以在第一衬底110和未包覆元件的封装体150中形成沟渠5801a，并在到达第二衬底130的第二金属层132g表面时停止切割动作。换句话说，沟渠5801a从第一衬底110的下表面111b延伸到第二衬底130的第二金属层132g。
参考图25，可在沟渠5801a中填入导电材料以形成第一屏蔽层5801。导电材料可为但不限于例如导电胶。第一屏蔽层5801可接触或电性连接第一衬底110的接地面。换句话说，第一屏蔽层5801可电性连接第二金属层132g与第一衬底110的接地面。
参考图26，可使用切割技术沿切割道P1将图25中相连的封装结构810a切开，以形成如图15所示的堆叠式半导体结构810。在本发明的实施例中，可使用但不限于刀具，沿着图25的切割道P1使刀具从第一屏蔽层5801经过第二金属层132g、第二衬底130以及天线126以将相连的封装结构810a切开，而形成如图15所示的堆叠式半导体结构810。在本发明的实施例中，用来切割图25中的封装结构所使用的刀具的厚度小于图24中用以形成沟渠5801a刀具的厚度。。如图26和图15所示，在本发明的实施例中，堆叠式半导体结构810的第二衬底130的长度可大于第一衬底110的长度。换句话说，堆叠式半导体结构810的第一衬底110的侧面111S与第二衬底130的侧面131S不齐平。
请参考图27A，其绘示图13A的堆叠式半导体结构的天线的示意图。在本发明的实施例中，图13A的堆叠式半导体结构800的天线126可如图27A所示的图案。可在长方型或方形的金属层126形成长方形开槽(slot)1261以形成槽式天线(slot antenna)126。在本发明的另一实施例中，天线126还可具有其它形式的图案，例如是环形天线(loop antenna)。
图27B绘示图27A的天线的反射损失示意图。在图13A的堆叠式半导体结构800具有如图27A的槽式天线126时，其信号的反射损失(return loss)如图27B所示，其中点m1所对应的频率和反射损失分别为2.404GHz和9.364dB，点m2所对应的频率和反射损失分别为2.480GHz和9.461dB，点m3所对应的频率和反射损失分别为2.440GHz和25.059dB。换句话说，图13A的堆叠式半导体结构800的工作频率处于2.440GHz附近时具有相对较小的反射损失比。因此，本发明揭示的堆叠式半导体结构800可有效操作但不限于工作频率2.440GHz附近。
请参考图28A，其绘示图13A的堆叠式半导体结构的天线的示意图。在本发明的实施例中，图13A的堆叠式半导体结构800的天线126可为但不限于环形天线(loop antenna)126。天线126包括做为信号馈入端的至少一个第一导电孔134a和接地端的至少一个第二导电孔134b。
请参考图28B，其绘示图28A的天线的反射损失示意图。在图13A的堆叠式半导体结构800具有如图28A的环形天线126时，其信号的反射损失如图28B所示。在图13A的堆叠式半导体结构800的工作频率处于2.450GHz附近时具有相对较小的反射损失比。因此，本发明揭示的堆叠式半导体结构800可有效操作但不限于工作频率2.450GHz附近。
请参考图29A，其绘示图13A的堆叠式半导体结构应用在系统载板的示意图。电子装置1包含位于系统载板3上的堆叠式半导体结构800、处理器(Processor)5、传感器(sensor)7与电源管理单元(Power Management)9。处理器5针对系统资料进行运算处理。传感器7可包括但不限于例如为用来检测温度、湿度、速度、方向或是压力的装置。可通过堆叠式半导体结构800将电子装置1的信息发射到外部装置或是从外部装置接收信息。电源管理单元9提供系统电源并根据系统操作状态调整输出电压。在本发明的实施例中，系统载板3可以是但不限于例如长方形衬底3。堆叠式半导体结构800可安装在系统载板3靠近角落处，优选为靠近长方形载板3的长边，借此产生诱发电流(将于下文中介绍)以改进辐射效率和辐射增益，进而增加无线传输距离或在同样的传输距离中以较小的功率完成信号传输以达省电的功效。
请参考图29B，其绘示图29A所绘示的堆叠式半导体结构的天线的电流分布示意图。在本发明的实施例中，天线126可类似于图28A所示的环形天线126，箭号A所示为环形天线126上的电流方向和电流强度。
请参考图29C，其绘示图29A所示系统载板与堆叠式半导体结构的天线的电流分布示意图。在本发明的实施例中，天线126的周长可为但不限于接收或发射信号波长的四分之一(1/4λ)，且系统载板3的长边的长度大于或等于天线126接收或发射信号波长的四分之一(1/4λ)。如图29C所示，当堆叠式半导体结构800安装到系统载板3，天线126上的电流(如箭号A所示)会在载板3上激发(excite)出反向电流(如箭号B所示)，当系统载板3长边的长度大于或等于天线17接收或发射信号波长的四分之一(1/4λ)时，箭号A和箭号B所表示的电流会诱发(induce)系统载板3长边的电流(如箭号C所示)。在本发明的实施例中，当工作频率为2.45GHz时，具有天线126的堆叠式半导体结构800在装设到系统载板3前的辐射效率和辐射增益(Radiation Gain)的峰值分别为2%和负16.5dB。而当具有天线126的堆叠式半导体结构800装设到系统载板3后，在同样的工作频率时所产生的辐射效率和辐射增益(Radiation Gain)的峰值分别为45%和负0.94dB。换句话说，通过天线126和系统载板3的设计，可以产生诱发电流(如图29C中箭号C所示)以改进辐射效率和辐射增益，进而增加无线传输距离或在同样的传输距离中以较小的功率完成信号传输以达省电的功效。
参考图30，其绘示图13A的堆叠式半导体结构的电路示意框图。堆叠式半导体结构800包含至少一个表面安装元件160、射频前端模块110a、收发器芯片组110b、存储器110c、表面安装元件110d、稳压器110e以及微控制器/专用集成电路110f以及天线126。如图30所示，收发器芯片组110b连接射频前端模块110a、存储器110c和稳压器110e。稳压器110e连接微控制器/专用集成电路110f。射频前端模块110a通过至少一个表面安装元件160连接天线126。天线126接收的信号会经由至少一个表面安装元件160馈入射频前端模块110a。且欲发射的信号会经由至少一个表面安装元件160传送到天线126。
在本发明的另一实施例中，参考图27A、图28A、图29A和图30的图示所叙述的堆叠式半导体结构800和天线126也可以图14A、图3或图4所示的堆叠式半导体结构810、900或910和天线126所取代而不会影响其操作和效益。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (21)

1.一种堆叠式半导体结构，其特征在于，其包含：
第一衬底，其具有上表面；
第二衬底，其具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面；
至少一个表面安装元件，所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面，其中所述第一接点和第二接点的一部分面對所述第一衬底的所述上表面；
天线，其设置于所述第二衬底的上表面上；
至少一个第一导电孔，其设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点；以及
至少一个第二导电孔，其设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点。
2.根据权利要求1所述的堆叠式半导体结构，其特征在于，其更包含封装体和屏蔽膜，封装体包覆第一衬底的部分上表面、第二衬底的部分下表面和至少一个表面安装元件，所述屏蔽膜至少包覆所述第一衬底的侧面、所述封装体的侧面和所述封装体的部分上表面。
3.根据权利要求2所述的堆叠式半导体结构，其特征在于，其更包含第一金属层和第二金属层，所述第一金属层和所述第二金属层位于所述第二衬底的下表面，所述第一金属层连接所述至少一个第一导电孔，且所述第二金属层连接所述至少一个第二导电孔。
4.根据权利要求3所述的堆叠式半导体结构，其特征在于，所述第一金属层电性连接所述至少一个表面安装元件的第一接点，且所述第二金属层电性连接所述至少一个表面安装元件的第二接点。
5.根据权利要求3所述的堆叠式半导体结构，其特征在于，所述第二金属层构成所述屏蔽膜的一部分。
6.根据权利要求2所述的堆叠式半导体结构，其特征在于，所述屏蔽膜电性连接所述至少一个表面安装元件的第二接点。
7.根据权利要求3所述的堆叠式半导体结构，其特征在于，其更包含导电连接材料，所述导电连接材料连接所述第一金属层和所述至少一个表面安装元件的第一接点。
8.根据权利要求7所述的堆叠式半导体结构，其特征在于，所述导电连接材料连接所述第二金属层和所述屏蔽膜。
9.根据权利要求7所述的堆叠式半导体结构，其特征在于，所述导电连接材料连接所述第二金属层和所述至少一个表面安装元件的第二接点。
10.一种堆叠式半导体结构的制造方法，其特征在于，其包含：
提供至少一个第一衬底，每一第一衬底具有上表面；
提供至少一个第二衬底，每一第二衬底具有上表面和下表面，所述下表面相对于所述上表面，每一第二衬底的上表面具有天线，且每一第二衬底具有第一导电孔以及第二导电孔，所述第一导电孔设于所述第二衬底且电性连接所述天线，且所述第二导电孔设于所述第二衬底且电性连接所述天线；
在每一第二衬底的下表面和每一第一衬底的上表面之间提供具有第一接点和第二接点的至少一个表面安装元件，将所述至少一个表面安装元件的第一接点电性连接到所述第一衬底的第一表面和所述第一导电孔，并将所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面和所述第二导电孔；
其中所述第一接点和第二接点的一部分面对所述第一衬底的所述上表面。
11.根据权利要求10所述的制造方法，其特征在于，在将所述至少一个表面安装元件的第一接点和第二接点连接到所述第一衬底的上表面后形成封装体，封装体包覆第一衬底的部分上表面和至少一个表面安装元件。
12.根据权利要求11所述的制造方法，其特征在于，在形成封装体后使用切割技术将所述至少一个第一衬底切割成单个的第一衬底。
13.根据权利要求11或12所述的制造方法，其特征在于，形成屏蔽膜，所述屏蔽膜至少包覆所述第一衬底的侧面、所述封装体的侧面和所述封装体的部分上表面。
14.根据权利要求13所述的制造方法，其特征在于，将每一表面安装元件的第一接点和第二接点连接到每一第二衬底的下表面。
15.根据权利要求14所述的制造方法，其特征在于，使用切割技术切割所述至少一个第二衬底以形成单个的堆叠式半导体结构。
16.根据权利要求10所述的制造方法，其特征在于，将每一表面安装元件的第一接点和第二接点分别连接到每一第一衬底的上表面和每一第二衬底的下表面。
17.根据权利要求16所述的制造方法，其特征在于，更包含在每一第一衬底的上表面和每一第二衬底的下表面之间形成封装体。
18.根据权利要求17所述的制造方法，其特征在于，使用切割技术切割每一第一衬底以及封装体以形成至少一个沟渠。
19.根据权利要求18所述的制造方法，其特征在于，使用导电连接材料填充所述至少一个沟渠。
20.根据权利要求19所述的制造方法，其特征在于，使用切割技术切割填充于沟渠中的导电连接材料以及第二衬底以形成单个的堆叠式半导体结构。
21.一种电子装置，其包含：
载板，所述载板具有角落；以及
堆叠式半导体结构，所述堆叠式半导体结构位于所述载板的所述角落上且包含：
第一衬底，其具有上表面；
第二衬底，其具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面；
至少一个表面安装元件，所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面，其中所述第一接点和第二接点的一部分面对所述第一衬底的所述上表面；
天线，其设置于所述第二衬底的上表面上；
至少一个第一导电孔，其设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点；以及
至少一个第二导电孔，其设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104505382A (zh) * 2014-12-30 2015-04-08 华天科技（西安）有限公司 一种圆片级扇出PoP封装结构及其制造方法
US9691710B1 (en) * 2015-12-04 2017-06-27 Cyntec Co., Ltd Semiconductor package with antenna
US9953933B1 (en) * 2017-03-30 2018-04-24 Stmicroelectronics, Inc. Flow over wire die attach film and conductive molding compound to provide an electromagnetic interference shield for a semiconductor die
TWI726463B (zh) * 2018-10-30 2021-05-01 精材科技股份有限公司 晶片封裝體與電源模組
KR102596756B1 (ko) * 2019-10-04 2023-11-02 삼성전자주식회사 PoP 구조의 반도체 패키지
CN114914234A (zh) * 2021-02-10 2022-08-16 华为技术有限公司 一种功率结构体和制备方法以及设备
CN116745913A (zh) * 2021-05-24 2023-09-12 华为技术有限公司 芯片堆叠结构及其制作方法、芯片封装结构及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004095537A2 (en) * 2003-04-04 2004-11-04 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
CN101026145A (zh) * 2006-02-23 2007-08-29 三星电子株式会社 包括变压器或天线的半导体封装
CN102044528A (zh) * 2009-10-13 2011-05-04 三星半导体(中国)研究开发有限公司 层叠封装件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4901384B2 (ja) * 2006-09-14 2012-03-21 パナソニック株式会社 樹脂配線基板とそれを用いた半導体装置および積層型の半導体装置
JP2008166373A (ja) * 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
US20090278262A1 (en) * 2008-05-09 2009-11-12 Boon Keat Tan Multi-chip package including component supporting die overhang and system including same
JP5448393B2 (ja) * 2008-08-27 2014-03-19 京セラ株式会社 積層型半導体パッケージおよび積層型半導体装置
CN102769000A (zh) * 2011-05-05 2012-11-07 国碁电子(中山)有限公司 内埋元件封装结构及制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004095537A2 (en) * 2003-04-04 2004-11-04 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
CN101026145A (zh) * 2006-02-23 2007-08-29 三星电子株式会社 包括变压器或天线的半导体封装
CN102044528A (zh) * 2009-10-13 2011-05-04 三星半导体(中国)研究开发有限公司 层叠封装件及其制造方法

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