KR101011888B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 고주파용 반도체 다이로부터 발생하는 전자파가 인접한 전자칩에 영향을 주는 것을 차단함으로써, 회로 동작의 불량을 방지할 수 있는 반도체 패키지에 관한 것이다.
이를 위해, 본 발명의 따른 반도체 패키지는 상면에 다수의 도전성 패턴이 형성되며, 하면에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드가 형성된 서브스트레이트; 상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아를 포함하며, 상기 서브스트레이트의 상부에 형성되어 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이; 상기 반도체 다이의 상면에 형성되며, 상기 도전성 다이 비아와 전기적으로 연결되는 도전성 EMI 차폐막; 및 상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하며, 상기 도전성 다이 비아는 상기 반도체 다이의 상부에서 볼 때 상기 반도체 다이의 가장자리를 둘러가며 이격된 형태로 형성되는 것을 특징으로 한다.
반도체 패키지, 도전성 다이 비아, 도전성 EMI 차폐막, 접지

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 고주파용 반도체 다이로부터 발생하는 전자파가 인접한 전자칩에 영향을 주는 것을 차단함으로써, 회로 동작의 불량을 방지할 수 있는 반도체 패키지에 관한 것이다.
통상적으로, 반도체 패키지는 회로가 고집적화된 반도체 칩으로부터 전기적 입출력 신호를 외부로 용이하게 인출시키기 위하여 제조되는 것으로서, 리드 프레임, 인쇄 회로 기판, 회로 필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
한편, 휴대 전화 등의 이동 통신 기기가 증가하고 있는데, 이러한 이동 통신 기기에 이용되는 고주파 모듈에서는 기판에 고주파용 반도체 다이와 일반 전자칩 등이 실장되어 회로가 형성되는 반도체 패키지가 사용되고 있다.
이러한 반도체 패키지의 고주파용 반도체 다이와 일반 전자칩은 전기적인 작동 중에 전자파(Electro Magnetic Interference; EMI)를 발산시킨다. 특히, 고주파 용 반도체 다이는 작동 중에 일반 전자칩에 비해 많은 전자파를 발산시킨다. 이로 인해, 고주파용 반도체 다이에 인접한 일반 전자칩이 직·간접적으로 영향을 받아 손상되거나 오동작하는 경우가 발생하는 문제점이 있다.
이에 따라, 고주파용 반도체 다이로부터 발생하는 전자파를 차폐시킬 수 있는 방안이 요구되고 있다.
본 발명의 목적은 고주파용 반도체 다이로부터 발생하는 전자파가 인접한 전자칩에 영향을 주는 것을 차단함으로써, 회로 동작의 불량을 방지할 수 있는 반도체 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지는 상면에 다수의 도전성 패턴이 형성되며, 하면에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드가 형성된 서브스트레이트; 상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아를 포함하며, 상기 서브스트레이트의 상부에 형성되어 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이; 상기 반도체 다이의 상면에 형성되며, 상기 도전성 다이 비아와 전기적으로 연결되는 도전성 EMI 차폐막; 및 상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하며, 상기 도전성 다이 비아는 상기 반도체 다이의 상부에서 볼 때 상기 반도체 다이의 가장자리를 둘러가며 이격된 형태로 형성되는 것을 특징으로 한다.
상기 도전성 다이 비아와 연결되는 도전성 패턴은 접지될 수 있다.
상기 인캡슐런트의 상면과 상기 도전성 EMI 차폐막의 상면이 동일 평면을 이룰 수 있다.
상기 인캡슐런트의 상면과 상기 반도체 다이의 상면이 동일 평면을 이루며, 상기 도전성 EMI 차폐막은 상기 인캡슐런트의 상면과 상기 반도체 다이의 상면을 덮도록 형성될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 서브스트레이트의 상부에 상기 반도체 다이와 이격되게 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 전자칩을 더 포함할 수 있다.
상기 반도체 다이는 고주파용 반도체 다이이며, 상기 전자칩은 상기 반도체 다이보다 낮은 주파수 신호를 전달하는 저주파용 반도체 다이 또는 칩일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 반도체 다이의 하부에 형성되어 상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 서브스트레이트와 상기 반도체 다이 사이에 상기 도전성 범프를 감싸는 형태로 형성되는 언더필을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 다수의 랜드에 형성되어 상기 서브스트레이트와 외부 회로를 전기적으로 연결하는 솔더볼을 더 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 패키지는 상면에 다수의 도전성 패턴이 형성되며, 하면에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드가 형성된 서브스트레이트; 상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아를 포함하며, 상기 서브스트레이트의 상부에 형성되어 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이; 상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되며, 상기 도전성 다이 비아와 대응되는 영역이 관통되도록 형성되어 상기 도전성 다이 비아를 외부로 노출시키는 비아홀을 갖는 인캡슐런트; 및 상기 인캡슐런트의 상부에 형성된 도전성 EMI 차폐막을 포함하며, 상기 도전성 다이 비아는 상기 반도체 다이의 상부에서 볼 때 상기 반도체 다이의 가장자리를 둘러가며 이격된 형태로 형성되는 것을 특징으로 한다.
상기 도전성 EMI 차폐막은 상기 인캡슐런트의 상면과 상기 비아홀의 내벽을 따라 형성될 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지는 상기 비아홀의 내벽에 채우는 형태로 형성되어, 상기 비아홀의 내벽과 상기 도전성 EMI 차폐막 사이에 개재되는 솔더를 더 포함할 수 있다.
상기 도전성 EMI 차폐막은 상기 인캡슐런트의 상면과 상기 솔더의 표면을 따라 형성될 수 있다.
상기 도전성 다이 비아와 연결되는 도전성 패턴은 접지될 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지는 상기 서브스트레이트의 상부에 상기 반도체 다이와 이격되게 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 전자칩을 더 포함할 수 있다.
상기 반도체 다이는 고주파용 반도체 다이이며, 상기 전자칩은 상기 반도체 다이보다 낮은 주파수 신호를 전달하는 저주파용 반도체 다이 또는 칩일 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지는 상기 반도체 다이의 하부에 형성되어 상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함할 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지는 상기 서브스트레이트와 상기 반도체 다이 사이에 상기 도전성 범프를 감싸는 형태로 형성되는 언더필을 더 포함할 수 있다.
또한, 본 발명의 또다른 실시예에 따른 반도체 패키지는 상기 다수의 랜드에 형성되어 상기 서브스트레이트와 외부 회로를 전기적으로 연결하는 솔더볼을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 도전성 다이 비아, 접지 도전성 범프 및 도전성 EMI 차폐막을 이용하여 고주파 모듈의 고주파용 반도체 다이의 외곽 부분에 접지 전류 패턴을 형성함으로써, 고주파용 반도체 다이로부터 발생하는 전자파를 서브스트레이트의 접지부로 접지시킬 수 있다.
이에 따라, 본 발명의 실시예에 따른 반도체 패키지는 고주파용 반도체 다이로부터 발생하는 전자파가 인접한 전자칩으로 발산되어 영향을 주는 것을 방지할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 패키지는 고주파용 반도체 다이의 전자파에 의한 인접한 전자칩의 회로 손상 및 오동작을 방지함으로써, 반도체 패키지 전체의 회로 동작 불량을 방지할 수 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 도 1에 도시된 반도체 다이의 절개 사시도이고, 도 3은 도 2의 반도체 다이의 상부에 형성되는 도전성 EMI 차폐막을 보여주는 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트(10), 반도체 다이(20), 도전성 범프(30), 도전성 EMI 차폐막(40), 언더필(50), 전자칩(60), 인캡슐런트(70) 및 솔더볼(80)을 포함할 수 있다.
상기 서브스트레이트(10)는 대략 플레이트 형상을 가진다. 상기 서브스트레이트(10)는 상기 서브스트레이트(10)를 관통하는 다수의 도전성 서브스트레이트 비아(11), 상면에 형성되어 상기 도전성 서브스트레이트 비아(11)와 전기적으로 연결된 다수의 도전성 패턴(12), 하면에 형성되어 상기 도전성 서브스트레이트 비아(11)와 전기적으로 연결된 다수의 랜드(13)를 포함한다. 여기서, 상기 다수의 도전성 패턴(12) 중 일부는 상기 서브 스트레이트(10)의 접지부(미도시)와 전기적으로 연결된다.
또한, 상기 서브스트레이트(10)는 상기 랜드(13)를 제외하고 상기 서브스트레이트(10)의 하부로 노출되는 영역을 덮는 솔더 마스크(14)를 더 포함할 수 있다.
또한, 상기 서브스트레이트(10)는 내부에 복수의 회로 패턴(P1, P2)을 포함 할 수 있으며, 상기 복수의 회로 패턴(P1,P2)은 상기 도전성 서브스트레이트 비아(11)와 전기적으로 접속될 수 있다.
상기 반도체 다이(20)는 상기 서브스트레이트(10)의 상부에 형성되어 상기 도전성 패턴(12)과 전기적으로 연결된다. 상기 반도체 다이(20)는 실리콘 기판상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. 상기 반도체 다이(20)는 기계를 제어하거나 정보를 기억하는 일 등을 수행한다. 여기서, 상기 반도체 다이(20)는 이동 통신 기기 등에 사용되는 고주파 모듈의 고주파용 반도체 다이일 수 있다. 이러한 반도체 다이(20)는 상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아(21)를 포함할 수 있다.
상기 도전성 다이 비아(21)는 상기 반도체 다이(20)의 상부에서 볼 때 상기 반도체 다이(20)의 가장자리를 둘러가며 이격된 형태로 형성되어, 상기 반도체 다이(20)의 가장자리를 둘러가는 형태로 전류 패턴을 형성한다. 여기서, 상기 도전성 다이 비아(21)는 상기 도전성 패턴(12) 중 서브스트레이트(10)의 접지부(미도시)와 전기적으로 연결되는 도전성 패턴(12)(즉, 접지되는 도전성 패턴)과 전기적으로 연결되어, 상기 반도체 다이(20)의 가장자리를 둘러가는 형태로 접지 전류 패턴을 형성하게 한다.
상기 도전성 범프(30)는 상기 반도체 다이(20)의 하부에 형성되어, 상기 반도체 다이(20)와 상기 도전성 패턴(12)을 전기적으로 연결한다. 여기서, 상기 도전성 범프(30)는 상기 도전성 다이 비아(21)와 상기 접지되는 도전성 패턴(12)을 전기적으로 연결하는 접지 범프(31)를 포함할 수 있다.
상기 도전성 EMI 차폐막(40)은 상기 반도체 다이(20)의 상면에 형성되며, 상기 도전성 다이 비아(21)와 전기적으로 연결된다. 이에 따라, 상기 도전성 EMI 차폐막(40)은 상기 도전성 다이 비아(21), 상기 접지 범프(31) 및 접지된 도전성 패턴(12)과 함께 상기 반도체 다이(20)의 외곽 부분(A)에 접지 전류 패턴을 형성할 수 있다. 따라서, 상기 반도체 다이(20)로부터 전자파(Electro Magnetic Interference; EMI)가 발생하는 경우, 전자파가 상기 반도체 다이(20)의 외곽 부분(A)의 접지 전류 패턴을 통해 유도되어 상기 서브스트레이트(10)의 접지부(미도시)로 흘러들어가게 됨으로써, 상기 반도체 다이(20)로부터 발생하는 전자파가 반도체 다이(20)의 외부로 유출되는 것이 차단될 수 있다. 상기 도전성 EMI 차폐막(40)은 예를 들어, 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni) 및 금(Au) 중 선택된 도전성 물질로 형성될 수 있다.
상기 언더필(50)은 상기 도전성 범프(30)를 감싸는 형태로 형성되어, 상기 반도체 다이(20), 상기 도전성 범프(30) 및 상기 도전성 패턴(12) 상호간 접촉력을 높이는 역할을 한다.
상기 전자칩(60)은 상기 서브스트레이트(10)의 상부에 상기 반도체 다이(20)와 이격되게 형성되어, 상기 도전성 패턴(12)과 전기적으로 연결된다. 여기서, 상기 전자칩(60)은 상기 반도체 다이(20)보다 낮은 주파수 신호를 전달하는 일반적인 저주파용 반도체 다이 또는 일반적인 칩일 수 있다.
상기 인캡슐런트(70)는 상기 반도체 다이(20)를 감싸도록 상기 서브스트레이트(10)의 상부에 형성된다. 이러한 상기 인캡슐런트(70)는 반도체 패키지(100)의 외형을 유지하며, 상기 반도체 다이(20) 등을 보호한다. 이를 위해, 상기 인캡슐런트(70)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다.
상기 솔더볼(80)은 상기 다수의 랜드(13)에 볼 형상으로 형성될 수 있다. 이러한 솔더볼(80)은 반도체 패키지(100)를 다른 반도체 패키지에 스택시킬 때 또는 외부 장치에 실장시킬 때, 반도체 패키지 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 상기 솔더볼(80)은 솔더 재질로 형성될 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 도전성 다이 비아(21), 접지 범프(31) 및 도전성 EMI 차폐막(40)을 이용하여 고주파 모듈의 고주파용 반도체 다이로서 작용하는 반도체 다이(20)의 외곽 부분(A)에 접지 전류 패턴을 형성함으로써, 반도체 다이(20)로부터 발생하는 전자파를 서브스트레이트(10)의 접지부(미도시)로 접지시킬 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(20)로부터 발생하는 전자파가 인접한 전자칩(60)으로 발산되어 영향을 주는 것을 방지할 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 반도체 다이(20)의 전자파에 의한 인접한 전자칩(60)의 회로 손상 및 오동작을 방지함으로써, 반도체 패키지(100) 전체의 회로 동작 불량을 방지할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 패키지(200)에 대해 살펴보기 로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 비교할 때, 도전성 EMI 차폐막(40)이 노출되도록 형성된 인캡슐런트(170)의 구성만 다를 뿐, 동일한 구성을 가지며 동일한 작용을 한다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 인캡슐런트(170)에 대해서 중점적으로 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 서브스트레이트(10), 반도체 다이(20), 도전성 범프(30), 도전성 EMI 차폐막(40), 언더필(50), 전자칩(60), 인캡슐런트(170) 및 솔더볼(80)을 포함할 수 있다.
상기 인캡슐런트(170)는 상기 반도체 다이(20)를 감싸도록 상기 서브스트레이트(10)의 상부에 형성된다. 여기서, 상기 인캡슐런트(170)는 상면이 상기 도전성 EMI 차폐막(40)의 상면과 동일 평면을 이루도록 형성되어, 상기 도전성 EMI 차폐막(40)을 외부로 노출시킨다. 이에 따라, 상기 반도체 다이(20)로부터 발생하는 열이 상기 도전성 EMI 차폐막(40)을 통해 외부로 용이하게 방출될 수 있다.
상기와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 상기 상기 도전성 EMI 차폐막(40)을 노출시키는 상기 인캡슐런트(170)를 이용하여, 도 1에 도시된 반도체 패키지(100)에 비해 반도체 다이(20)로부터 발생하는 열의 방출 특성을 향상시킬 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 패키지(300)에 대해 살펴보기로 한다.
본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 도 1에 도시된 반도체 패키지(100)와 비교할 때, 도전성 EMI 차폐막(240)과 인캡슐런트(270)의 구성만 다를 뿐, 동일한 구성을 가지며 동일한 작용을 한다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 도전성 EMI 차폐막(240)과 인캡슐런트(270)에 대해서 중점적으로 설명하기로 한다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 서브스트레이트(10), 반도체 다이(20), 도전성 범프(30), 도전성 EMI 차폐막(240), 언더필(50), 전자칩(60), 인캡슐런트(270) 및 솔더볼(80)을 포함할 수 있다.
상기 도전성 EMI 차폐막(240)은 상기 반도체 다이(20)의 상면과 후술될 인캡슐런트(270)의 상면을 모두 덮도록 형성되며, 상기 도전성 다이 비아(21)와 전기적으로 연결된다. 이에 따라, 상기 도전성 EMI 차폐막(240)은 도 1 에 도시된 도전성 EMI 차폐막(40)에 비해 넓은 면적으로 형성되어, 반도체 패키지(300)에서 넓은 영역의 접지 전류 패턴을 형성할 수 있다. 따라서, 상기 도전성 EMI 차폐막(240)은 도 1 에 도시된 도전성 EMI 차폐막(40)에 비해 상기 반도체 다이(20)로부터 발생하는 전자파를 더욱 안정이고 효과적으로 차폐할 수 있다.
상기 인캡슐런트(270)는 상기 반도체 다이(20)를 감싸도록 상기 서브스트레이트(10)의 상부에 형성된다. 여기서, 상기 인캡슐런트(270)는 상면이 상기 반도체 다이(20)의 상면과 동일 평면을 이루도록 형성되어, 상기 도전성 EMI 차폐막(240)이 상기 반도체 다이(20)의 상면 뿐 아니라 상기 인캡슐런트(270)의 상면까지 동일한 높이로 형성되도록 한다.
상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 넓은 영역을 가지고 형성되는 도전성 EMI 차폐막(240)을 이용하여, 도 1에 도시된 반도체 패키지(100)에 비해 반도체 다이(20)로부터 발생하는 전자파의 유출을 더욱 안정적이고 효과적으로 차단할 수 있을 뿐만 아니라, 반도체 다이(20)로부터 발생하는 열의 방출 특성을 향상시킬 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 패키지(400)에 대해 살펴보기로 한다.
본 발명의 또다른 실시예에 따른 반도체 패키지(400)는 도 1에 도시된 반도체 패키지(100)와 비교할 때, 도전성 EMI 차폐막(340)과 인캡슐런트(370)의 구성만 다를 뿐, 동일한 구성을 가지며 동일한 작용을 한다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 도전성 EMI 차폐막(340)과 인캡슐런트(370)에 대해서 중점적으로 설명하기로 한다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(400)는 서브스트레이트(10), 반도체 다이(20), 도전성 범프(30), 도전성 EMI 차폐막(340), 언더필(50), 전자칩(60), 인캡슐런트(370) 및 솔더볼(80)을 포함할 수 있다.
상기 도전성 EMI 차폐막(340)은 인캡슐런트(370)의 상부, 구체적으로 후술될 인캡슐런트(370)의 상면과 비아홀(371)의 내벽을 따라 형성되며, 상기 도전성 다이 비아(21)와 전기적으로 연결된다. 이에 따라, 상기 도전성 EMI 차폐막(340)은 도 1 에 도시된 도전성 EMI 차폐막(40)에 비해 넓은 면적으로 형성되어, 반도체 패키지(400)에서 넓은 영역의 접지 전류 패턴을 형성할 수 있다. 따라서, 상기 도전성 EMI 차폐막(340)은 도 1 에 도시된 도전성 EMI 차폐막(40)에 비해 상기 반도체 다이(20)로부터 발생하는 전자파를 더욱 안정이고 효과적으로 차폐할 수 있다.
상기 인캡슐런트(370)는 상기 반도체 다이(20)를 감싸도록 상기 서브스트레이트(10)의 상부에 형성된다. 여기서, 상기 인캡슐런트(270)는 도전성 다이 비아(21)와 대응되는 영역이 관통되도록 형성되어 상기 도전성 다이 비아(21)를 외부로 노출시키는 비아홀(371)을 포함할 수 있다. 이러한 비아홀(371)은 상기 도전성 EMI 차폐막(340)과 상기 도전성 다이 비아(21)를 전기적으로 연결시키는 경로를 제공하기 위해 형성되는 것이다.
상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지(400)는 넓은 영역을 가지고 형성되는 도전성 EMI 차폐막(440)을 이용하여, 도 1에 도시된 반도체 패키지(100)에 비해 반도체 다이(20)로부터 발생하는 전자파의 유출을 더욱 안정적이고 효과적으로 차단할 수 있을 뿐만 아니라, 반도체 다이(20)로부터 발생하는 열의 방출 특성을 향상시킬 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 패키지(500)에 대해 살펴보 기로 한다.
본 발명의 또다른 실시예에 따른 반도체 패키지(500)는 도 6에 도시된 반도체 패키지(400)와 비교할 때, EMI 차폐막(440)의 구성이 다르고 솔더(490)가 더 포함되는 것만 다를 뿐, 동일한 구성을 가지며 동일한 작용을 한다. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 도전성 EMI 차폐막(440)과 솔더(490)에 대해서 중점적으로 설명하기로 한다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(500)는 서브스트레이트(10), 반도체 다이(20), 도전성 범프(30), 도전성 EMI 차폐막(440), 언더필(50), 전자칩(60), 인캡슐런트(370) 및 솔더볼(80)을 포함할 수 있다. 또한, 본 발명의 또다른 실시예에 따른 반도체 패키지(500)는 솔더(490)를 더 포함할 수 있다.
상기 도전성 EMI 차폐막(440)은 인캡슐런트(370)의 상부, 구체적으로 인캡슐런트(370)의 상면과 후술될 솔더(490)의 표면을 따라 형성되며, 상기 솔더(490)를 통해 상기 도전성 다이 비아(21)와 전기적으로 연결된다. 이에 따라, 상기 도전성 EMI 차폐막(440)은, 도 6에 도시된 도전성 EMI 차폐막(340)과 마찬가지로 도 1 에 도시된 도전성 EMI 차폐막(40)에 비해 넓은 면적으로 형성되어, 반도체 패키지(500)에서 넓은 영역의 접지 전류 패턴을 형성할 수 있도록 한다. 따라서, 상기 도전성 EMI 차폐막(440)은 도 1 에 도시된 도전성 EMI 차폐막(40)에 비해 상기 반도체 다이(20)로부터 발생하는 전자파를 더욱 안정이고 효과적으로 차폐할 수 있 다.
상기 솔더(490)는 상기 비아홀(371)의 내벽과 상기 도전성 EMI 차폐막(440) 사이에 개재된다. 이러한 솔더(490)는 상기 비아홀(371)의 내부를 채우는 형태로 형성되어, 도 6에 도시된 반도체 패키지(400)에 비해 반도체 패키지(500)에서 넓은 영역의 접지 전류 패턴을 형성할 수 있도록 한다.
상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지(500)는 넓은 영역을 가지고 형성되는 도전성 EMI 차폐막(440)과 솔더(490)를 이용하여, 도 1에 도시된 반도체 패키지(100)에 비해 반도체 다이(20)로부터 발생하는 전자파의 유출을 더욱 안정적이고 효과적으로 차단할 수 있을 뿐만 아니라, 반도체 다이(20)로부터 발생하는 열의 방출 특성을 향상시킬 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 반도체 다이의 절개 사시도이다.
도 3은 도 2의 반도체 다이의 상부에 형성되는 도전성 EMI 차폐막을 보여주는 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 또다른 실시예에 따른 반도체 패키지의 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 서브스트레이트 20: 반도체 다이
30: 도전성 범프
40, 240, 340 ,440 : 도전성 EMI 차폐막
50: 언더필 60: 전자칩
70, 170, 270, 370: 인캡슐런트 80: 솔더볼
100, 200, 300, 400, 500: 반도체 패키지 490: 솔더

Claims (19)

  1. 상면에 다수의 도전성 패턴이 형성되며, 하면에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드가 형성된 서브스트레이트;
    상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아를 포함하며, 상기 서브스트레이트의 상부에 형성되어 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이;
    상기 반도체 다이의 상면에 형성되며, 상기 도전성 다이 비아와 전기적으로 연결되는 도전성 EMI 차폐막;
    상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트; 및
    상기 서브스트레이트의 상부에 상기 반도체 다이와 이격되게 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 전자칩을 포함하며,
    상기 도전성 다이 비아는 상기 반도체 다이의 상부에서 볼 때 상기 반도체 다이의 가장자리를 둘러가며 이격된 형태로 형성되고,
    상기 반도체 다이는 고주파용 반도체 다이이며, 상기 전자칩은 상기 반도체 다이보다 낮은 주파수 신호를 전달하는 저주파용 반도체 다이 또는 칩인 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 도전성 다이 비아와 연결되는 도전성 패턴은 접지되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 인캡슐런트의 상면과 상기 도전성 EMI 차폐막의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 인캡슐런트의 상면과 상기 반도체 다이의 상면이 동일 평면을 이루며,
    상기 도전성 EMI 차폐막은 상기 인캡슐런트의 상면과 상기 반도체 다이의 상면을 덮도록 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 상면에 다수의 도전성 패턴이 형성되며, 하면에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드가 형성된 서브스트레이트;
    상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아를 포함하며, 상기 서브스트레이트의 상부에 형성되어 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이;
    상기 반도체 다이의 상면에 형성되며, 상기 도전성 다이 비아와 전기적으로 연결되는 도전성 EMI 차폐막; 및
    상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하며,
    상기 도전성 다이 비아는 상기 반도체 다이의 상부에서 볼 때 상기 반도체 다이의 가장자리를 둘러가며 이격된 형태로 형성되고,
    상기 인캡슐런트의 상면과 상기 도전성 EMI 차폐막의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 반도체 다이의 하부에 형성되어 상기 반도체 다이와 상기 도전성 패턴 을 전기적으로 연결하는 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 서브스트레이트와 상기 반도체 다이 사이에 상기 도전성 범프를 감싸는 형태로 형성되는 언더필을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 다수의 랜드에 형성되어 상기 서브스트레이트와 외부 회로를 전기적으로 연결하는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 상면에 다수의 도전성 패턴이 형성되며, 하면에 상기 도전성 패턴과 전기적으로 연결되는 다수의 랜드가 형성된 서브스트레이트;
    상면과 하면 사이를 관통하여 형성되는 도전성 다이 비아를 포함하며, 상기 서브스트레이트의 상부에 형성되어 상기 도전성 패턴과 전기적으로 연결되는 반도체 다이;
    상기 반도체 다이를 감싸도록 상기 서브스트레이트의 상부에 형성되며, 상기 도전성 다이 비아와 대응되는 영역이 관통되도록 형성되어 상기 도전성 다이 비아를 외부로 노출시키는 비아홀을 갖는 인캡슐런트; 및
    상기 인캡슐런트의 상부에 형성된 도전성 EMI 차폐막을 포함하며,
    상기 도전성 다이 비아는 상기 반도체 다이의 상부에서 볼 때 상기 반도체 다이의 가장자리를 둘러가며 이격된 형태로 형성되는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 도전성 EMI 차폐막은 상기 인캡슐런트의 상면과 상기 비아홀의 내벽을 따라 형성되는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 비아홀의 내벽에 채우는 형태로 형성되어, 상기 비아홀의 내벽과 상기 도전성 EMI 차폐막 사이에 개재되는 솔더를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 도전성 EMI 차폐막은 상기 인캡슐런트의 상면과 상기 솔더의 표면을 따라 형성되는 것을 특징으로 하는 반도체 패키지.
  14. 제 10 항에 있어서,
    상기 도전성 다이 비아와 연결되는 도전성 패턴은 접지되는 것을 특징으로 하는 반도체 패키지.
  15. 제 10 항에 있어서,
    상기 서브스트레이트의 상부에 상기 반도체 다이와 이격되게 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 전자칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 반도체 다이는 고주파용 반도체 다이이며, 상기 전자칩은 상기 반도체 다이보다 낮은 주파수 신호를 전달하는 저주파용 반도체 다이 또는 칩인 것을 특징으로 하는 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 반도체 다이의 하부에 형성되어 상기 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 서브스트레이트와 상기 반도체 다이 사이에 상기 도전성 범프를 감싸는 형태로 형성되는 언더필을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제 10 항에 있어서,
    상기 다수의 랜드에 형성되어 상기 서브스트레이트와 외부 회로를 전기적으로 연결하는 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691632B1 (ko) * 2006-05-16 2007-03-12 삼성전기주식회사 반도체칩, 반도체칩의 제조방법 및 반도체칩 패키지
KR100703090B1 (ko) * 2005-08-30 2007-04-06 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
KR100807050B1 (ko) 2006-08-23 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2008187137A (ja) * 2007-01-31 2008-08-14 Hitachi Ltd フリップチップ実装構造およびフリップチップ実装方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703090B1 (ko) * 2005-08-30 2007-04-06 삼성전기주식회사 후면 접지형 플립칩 반도체 패키지
KR100691632B1 (ko) * 2006-05-16 2007-03-12 삼성전기주식회사 반도체칩, 반도체칩의 제조방법 및 반도체칩 패키지
KR100807050B1 (ko) 2006-08-23 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP2008187137A (ja) * 2007-01-31 2008-08-14 Hitachi Ltd フリップチップ実装構造およびフリップチップ実装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818699B2 (en) 2015-03-10 2017-11-14 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same

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