CN103474363B - 一种基于有机基板技术的封装工艺及封装结构 - Google Patents

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Abstract

本发明公开了一种基于有机基板技术的封装工艺及封装结构，所述封装工艺其包括，提供一有机基板，所述有机基板具有第一主面和与第一主面相对的第二主面；在有机基板第一主面形成金属槽，所述金属槽的尺寸与待封装的芯片的尺寸相适应；将所述芯片安装于所述金属槽内；在所述第一主面上形成芯片载板以将所述芯片封装于所述金属槽内；在有机基板的第二主面一侧形成连接芯片的连接垫片的封装管脚。本发明完全采用基板制造技术实现其封装，能够完全与基板工艺技术相兼容；同样该技术在一定程度上解决了该封装技术在后期量产中所预期遇到的问题，进一步推进了该技术产业化。

Description

一种基于有机基板技术的封装工艺及封装结构
技术领域
本发明涉及半导体封装领域，尤其涉及一种基于有机基板技术的封装工艺及其封装结构。
背景技术
随着信息技术的不断发展，手机和各种电子产品越来越向轻薄短小的方向发展，手机电脑的性能越来越高，体积变得越来越小，对芯片和器件的集成度要求也越来越高。随着大规模集成电路的不断发展和革新，线宽已经接近22纳米，集成度达到空前的水平。对于技术和设备的要求也达到了一个全新的高度。线宽进一步变小的难度越来越大，技术和设备的加工能力的提升难度更大，技术和设备水平的发展趋于减缓。
这种情况下，3D高密度封装受产业界广泛的重视，一个器件中的芯片不再是一个，而是多个，并且不再是只在一层排列，而是堆叠成三维高密度微组装芯片。芯片三维堆叠有效减少了器件的三维尺寸，芯片间的堆叠方式也在不断的改进。从FLIP CHIP到硅基TSV（Through Silicon Via）通孔互联技术，器件的三维尺寸变得越来越小。封装工艺也从原来的键合、贴片、塑封，演变成引入前段工艺的RDL、Flip Chip、晶圆键合、TSV等等关键工艺技术，使得更芯片密度更大、尺寸更小的封装结构不断涌现。
现有的电路板和有机封装基板的制造方法中，金属承载板的应用中存在与有机基板工艺不兼容的问题，且成本过高，各道加工工艺难度很大，加工质量不高，稳定性很差。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
鉴于上述和/或现有半导体封装中存在的问题，提出了本发明。
因此，本发明的目的是提出一种基于有机基板技术的封装工艺，利用有机基板制作技术开展电路板水平输出端（panel level fan-out）封装中金属承载板的应用中于有机基板工艺不兼容的问题，此技术完全采用基板制造技术实现其封装，能够完全与基板工艺技术相兼容；同样该技术在一定程度上解决了该封装技术在后期量产中所预期遇到的问题，进一步推进了该技术产业化。
为解决上述技术问题，本发明提供了如下技术方案：一种基于有机基板技术的封装工艺，包括，提供一有机基板，所述有机基板具有第一主面和与第一主面相对的第二主面；在有机基板第一主面形成金属槽，所述金属槽的尺寸与待封装的芯片的尺寸相适应；将所述芯片安装于所述金属槽内；在所述第一主面上形成芯片载板以将所述芯片封装于所述金属槽内；在有机基板的第二主面一侧形成连接芯片的连接垫片的封装管脚。
作为本发明所述基于有机基板技术的封装工艺的一种优选方案，其中：在所述芯片安装于所述金属槽内时，所述芯片的端面与所述第一主面处于同一水平面，所述芯片载板与所述芯片的端面相接触，所述芯片的连接垫片设置于所述芯片的端面的另一侧。
作为本发明所述基于有机基板技术的封装工艺的一种优选方案，其中：所述有机基板包括有机层以及夹持所述有机层的分别位于所述有机层的第一主面侧以及第二主面侧的两个金属层，在有机板的第一主面形成金属槽之前，其还包括，对所述有机基板的第一主面和第二主面进行增铜工艺，使得增铜后所述有机基板的第一主面侧的金属层增厚，其厚度大于所述芯片的厚度，其中所述金属层就是开设于所述有机基板的第一主面侧的金属层中。
作为本发明所述基于有机基板技术的封装工艺的一种优选方案，其中：所述芯片安装于所述金属槽内，是通过点胶倒装贴芯片将所述芯片安装于所述金属槽内的。
作为本发明所述基于有机基板技术的封装工艺的一种优选方案，其中：所述在有机基板的第二主面一侧形成连接所述芯片的连接垫片的封装管脚，包括，减薄所述有机基板的位于第二主面侧的金属层；自减薄后的有机基板的第二主面进行盲孔的制作，所述盲孔与所述芯片上的连接垫片相对准并延伸至对应的连接垫片；对形成有盲孔的有机基板的第二主面进行化铜全板以及所述盲孔的填孔电镀；对填控电镀后的有机基板的第二主面进行线路层制作以及阻焊处理；阻焊处理后在所述第二主面植入焊球。
本发明的另目的是提供一种新型封装结构，该封装结构能够实现其电路板水平输出端（panel level fan-out）封装，能够完全与基板工艺技术相兼容。
为解决上述技术问题，本发明提供了如下技术方案：一种封装结构，包括，有机基板，所述有机基板具有第一主面和第二主面，在所述有机基板的第一主面上形成有金属槽；芯片，其设置于所述金属槽内，其具有端面以及与所述端面相对的另一面，所述芯片包括有位于与所述端面相对的另一面的若干连接垫片；芯片载板，所述芯片载板设置于所述芯片的端面以及所述第一主面上；形成于所述有机基板的第二主面一侧的外部管脚；与所述芯片的对应连接垫片和相应的外部管脚电性连接的内部连线，所述内部连线延伸穿过所述有机基板；位于所述有机基板的第二主面一侧的阻隔各个内部连线的阻焊层。
作为本发明所述封装结构的一种优选方案，其中：所述芯片载板的厚度为10μm～100μm。
作为本发明所述封装结构的一种优选方案，其中：所述芯片设置于所述金属槽内，所述芯片的端面与所述第一主面处于同一水平面。
本发明是基于有机基板的制作工艺技术开展的电路板级输出端封装结构，相对于基于晶圆工艺开展晶圆级输出端的封装来说主要优势有以下几点：
(1)有机基板的工艺相对于晶圆级工艺对设备以及环境等要求比较低，材料的价格具有很大的优势，所以基于有机基板的输出端工艺其价格优势比较明显，更适合于大规模生产；
(2)在制作过程该技术方案对整个模块的翘曲等机械应力问题更具有优势；
(3)相对于传统的基于有机基板的输出端（fan-out）工艺技术来说该技术方案的工艺均为其有机基板制作技术中的常规的工艺，更适应于该技术在基板量产厂商的推广和大规模量产。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1～图11为本发明所述一种基于有机基板技术的封装工艺的各步骤得到的产品的示意图；
图12为本发明所述基于有机基板技术的封装工艺制作的封装结构的剖面示意图；
图13为本发明中的基于有机基板技术的封装工艺在一个实施例中的流程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明提出了一种基于有机基板技术的封装工艺700，请参考图13所示，该封装工艺包括如下步骤。
步骤710，首先需要提供一有机基板，该有机基板具有第一主面和第二主面。
具体的，所述有机基板包括有机层以及夹持所述有机层的分别位于所述有机层的第一主面侧以及第二主面侧的两个金属层。
在一个实施方式中，若有机基板上的金属层厚度足够，例如，所述金属层的厚度大于芯片厚度和贴片胶的厚度之和，那么，可以直接在所述有机基板第一主面一侧形成金属槽，以封装芯片。如图3所示。
在另一个实施方式中，若有机基板上的金属层厚度不足以形成金属槽以封装所述芯片，那么，如图1所示，本实施例中所采用的有机基板可以为双面覆铜芯（Core）板或者是半固化片和铜箔压合形成的双面覆铜板。所述有机基板包括第一主面S1和第二主面S2。然后，参见图2，图2为对双面覆铜芯（Core）板或者是半固化片和铜箔压合形成的双面覆铜板进行双面的全板电镀，电镀的厚度大于芯片厚度，并且要求具有比较好的均匀性。在采用点胶倒装贴芯片的方式进行芯片的封装时，电镀的厚度大于芯片厚度和贴片胶的厚度之和。如图1和图2所示，图2相对于图1，所述有机基板的第一主面S1和第二主面S2进行增铜工艺后，覆铜层明显加厚。
步骤720，在有机基板第一主面形成金属槽，如图3所示。通常，对电镀增金属后的覆铜板进行贴膜曝光显影蚀刻，形成贴装芯片的金属槽100，对金属槽100的外形要求符合芯片的贴片要求，即所述金属槽100的尺寸皆与待封装的芯片的尺寸相适应，即金属槽的长宽高与芯片的长宽高相匹配。
步骤730，结合图3和图4所示，将所述芯片200安装于所述金属槽100内，该芯片200具有端面M，且在所述端面M的对立面设置有连接垫片201。具体的，点胶倒装贴芯片200，要求贴装芯片200的胶202全部充满在金属槽100内，并进行整平处理，要求芯片200端面M是一个比较平整的平面，即所述芯片200的端面M与所述第一主面S1处于同一水平面。
步骤740，结合图5所示，在所述芯片200的端面M与所述第一主面S1上形成芯片载板300。
具体的，对整版进行化铜电镀形成芯片载板300，芯片载板300厚度一般要求在10μm～100μm范围之内。
步骤750，在有机基板的第二主面一侧形成连接芯片200的端面M相对一侧的连接垫片201的封装管脚。
图6～图11示出了所述封装管脚形成方法的一个具体的实施例。所述封装管脚的形成方法包括：
步骤一，结合图6所示，将双面覆铜板的芯片200对立面，即第二主面S2的铜进行蚀刻减薄至3μm左右，芯片200端面M的面铜进行保护。
步骤二，如图7所示，自所述第二主面S2进行盲孔400的制作，通过钻孔的方式制作数个盲孔400，且所述盲孔400与所述芯片200上的连接垫片201相对准并延伸至所述连接垫片201。
步骤三，结合图8所示，对所述第二主面S2进行化铜全板以及所述盲孔400的填孔电镀。
步骤四、结合9所示，进行外层线路层的图形制作。
步骤五、结合图10所示，进行外层线路层的阻焊处理。具体的，应用有机基板的绿油阻焊对外层线路以及球栅阵列封装焊垫（BGA pad）开窗进行防阻焊处理以及表层涂覆处理，形成阻焊层500。
步骤六，最后，如图11所示，在输出端的外围接口面植I/O焊球600（也可以称之为外部管脚600）。
所述外部管脚600以及所述盲孔内的金属内部连线共同形成所述封装管脚，该封装管脚可以将所述芯片的连接垫片与外部电子装置电性相连。
通过上述工艺制作的封装结构，如图12所示，包括了有机基板、芯片200、芯片载板300、外部管脚、内部连线以及阻焊层500，芯片200设置于有机基板第一主面形成的金属槽（图中未示出）内，其具有端面以及与所述端面相对的另一面，所述芯片200包括有位于与所述端面相对的另一面的若干连接垫片201；芯片载板300设置于芯片200的端面以及所述第一主面上，芯片载板300的厚度为10μm～100μm；所述外部管脚600形成于所述有机基板的第二主面一侧；而与所述芯片200的对应连接垫片201和相应的外部管脚电性连接的内部连线延伸穿过所述有机基板；所述阻焊层500位于所述有机基板的第二主面一侧的各个内部连线之间。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (4)

1.一种基于有机基板技术的封装工艺，其特征在于：包括，
提供一有机基板，所述有机基板具有第一主面和与第一主面相对的第二主面，所述有机基板还包括有机层以及夹持所述有机层的分别位于所述有机层的第一主面侧以及第二主面侧的两个金属层；
对所述有机基板的第一主面和第二主面进行增铜工艺，使得增铜后所述有机基板的第一主面侧的金属层增厚；
在有机基板第一主面形成金属槽，所述金属槽开设于所述有机基板的第一主面侧的金属层中，所述金属槽的尺寸与待封装的芯片的尺寸相适应；
将所述芯片安装于所述金属槽内，所述有机基板的第一主面侧的金属层厚度大于所述芯片的厚度；
在所述第一主面上形成芯片载板以将所述芯片封装于所述金属槽内；
在有机基板的第二主面一侧形成连接芯片的连接垫片的封装管脚。
2.根据权利要求1所述的基于有机基板技术的封装工艺，其特征在于：在所述芯片安装于所述金属槽内时，所述芯片的端面与所述第一主面处于同一水平面，所述芯片载板与所述芯片的端面相接触，所述芯片的连接垫片设置于所述芯片的端面的另一侧。
3.根据权利要求1所述的基于有机基板技术的封装工艺，其特征在于：
所述芯片安装于所述金属槽内，是通过点胶倒装贴芯片将所述芯片安装于所述金属槽内的。
4.根据权利要求1所述的基于有机基板技术的封装工艺，其特征在于：
所述在有机基板的第二主面一侧形成连接所述芯片的连接垫片的封装管脚，包括，
减薄所述有机基板的位于第二主面侧的金属层；
自减薄后的有机基板的第二主面进行盲孔的制作，所述盲孔与所述芯片上的连接垫片相对准并延伸至对应的连接垫片；
对形成有盲孔的有机基板的第二主面进行化铜全板以及所述盲孔的填孔电镀；
对填控电镀后的有机基板的第二主面进行线路层制作以及阻焊处理；
阻焊处理后在所述第二主面植入焊球。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140189B (zh) * 2015-07-08 2019-04-26 华进半导体封装先导技术研发中心有限公司 板级扇出型芯片封装器件及其制备方法
CN108598057A (zh) * 2018-05-11 2018-09-28 华天科技（昆山）电子有限公司 凹槽底部喷胶的埋入芯片封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
CN101192544A (zh) * 2006-11-23 2008-06-04 全懋精密科技股份有限公司 半导体元件埋入承载板的叠接结构及其制法
CN102110673A (zh) * 2010-10-27 2011-06-29 中国科学院上海微系统与信息技术研究所 使用光敏bcb为介质层的圆片级mmcm封装结构及方法
CN203491244U (zh) * 2013-09-26 2014-03-19 华进半导体封装先导技术研发中心有限公司 一种封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
CN101192544A (zh) * 2006-11-23 2008-06-04 全懋精密科技股份有限公司 半导体元件埋入承载板的叠接结构及其制法
CN102110673A (zh) * 2010-10-27 2011-06-29 中国科学院上海微系统与信息技术研究所 使用光敏bcb为介质层的圆片级mmcm封装结构及方法
CN203491244U (zh) * 2013-09-26 2014-03-19 华进半导体封装先导技术研发中心有限公司 一种封装结构

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