TWI736421B - 電路板及其製造方法 - Google Patents
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Abstract
本揭示內容的一些實施方式提供一種電路板以及製造電路板的方法,包含以下步驟。提供第一導電層;提供黏著材料以及至少一導電塊,其中黏著材料具有導電性;使用黏著材料將至少一導電塊黏合於第一導電層的一表面上;提供絕緣層;設置絕緣層於第一導電層的表面上以及至少一導電塊上;以及設置第二導電層於絕緣層上。
Description
本揭示內容涉及電路板及其製造方法。具體來說,本揭示內容涉及內埋導電塊的電路板及其製造方法。
現行製造內埋導電塊(局部增厚)的電路板的方法,主要是透過兩種方式,一種為電鍍導電層,第二種則是先在基板的絕緣層中形成通孔,將導電材料填充於通孔中,接著在絕緣層以及填充於通孔的導電材料的上表面以及下表面,形成導電層。
然而,第一種方法中的電鍍的厚度存在著限制,例如無法形成厚度大於200微米的導電塊結構。第二種方法,則會受限於習知的基板厚度,導致導電塊的厚度受到限制。因此,現行內埋導電塊的方法中,導電塊增厚的幅度存在著限制。
另一方面,在第二種方式中,若需進一步將導電層圖案化形成線路,圖案化區域還需避開填充導電材料的部分,限制了線路圖案的設計彈性。
因此,如何使內埋於電路板的導電塊具有厚度調整的彈性,以及提升導電層圖案化區域的彈性,是亟欲解決的問題。
本揭示內容中的一態樣是一種電路板,包含:第一導電層、至少一黏著層、至少一導電塊、絕緣層以及第二導電層。至少一黏著層,設置於第一導電層的表面上,並且至少一黏著層具有導電性。至少一導電塊,包含頂表面以及相對於頂表面的底表面,其中底表面接觸至少一黏著層,並經由至少一黏著層黏合於第一導電層上。絕緣層,覆蓋第一導電層的表面上以及至少一導電塊上。第二導電層,設置於絕緣層上。
在一些實施方式中,第一導電層的厚度,相對於第一導電層、至少一黏著層以及至少一導電塊的厚度的比例大於1:15。
在一些實施方式中,第一導電層、至少一黏著層以及至少一導電塊的厚度總和為20微米至3毫米。
在一些實施方式中,第一導電層的厚度大於3微米。
在一些實施方式中,至少一黏著層的厚度小於5微米。
在一些實施方式中,至少一黏著層接觸至少一導電塊的底表面的表面積,不超過至少一導電塊的底表面的表面積。
在一些實施方式中,更包含複數個導電塊,其中複數個導電塊的大小不同、形狀不同或大小以及形狀均不同。
在一些實施方式中,更包含至少一導電柱,至少一導電柱穿設於第二導電層以及絕緣層,並延伸至至少一導電塊的頂表面上。
在一些實施方式中,至少一導電柱的頂部與第二導電層共平面。
在一些實施方式中,至少一導電柱為一導電柱,並且該至少一導電塊為一導電塊,一導電柱位於一導電塊上。
在一些實施方式中,至少一導電柱為複數個導電柱,並且至少一導電塊為一導電塊,複數個導電柱位於一導電塊上。
在一些實施方式中,第一導電層為圖案化第一導電層、第二導電層為圖案化第二導電層或其組合。
在一些實施方式中,至少一黏著層的材料包含金屬粒子。
本揭示內容中的一態樣是一種製造電路板的方法,包含:提供第一導電層;提供黏著材料以及至少一導電塊,其中黏著材料具有導電性;使用黏著材料將至少一導電塊黏合於第一導電層的表面上;提供絕緣層;設置絕緣層於第一導電層的表面上以及至少一導電塊上;以及設置第二導電層於絕緣層上。
在一些實施方式中,使用黏著材料將至少一導電塊黏合於第一導電層的表面上的步驟,包含加熱黏著材料,使黏著材料呈流動態後,使用黏著材料將至少一導電塊黏合於第一導電層的表面上。
在一些實施方式中,設置絕緣層於第一導電層的表面上以及至少一導電塊上的步驟,包含:移除一部分的絕緣層,形成向上凹陷的至少一凹槽,覆蓋並且容置至少一導電塊於至少一凹槽中;以及壓合絕緣層、至少一導電塊以及第一導電層。
在一些實施方式中,更包含形成至少一導電柱,至少一導電柱穿設於第二導電層以及絕緣層,並延伸至至少一導電塊的頂表面上。
在一些實施方式中,形成至少一導電柱的步驟,包含:移除部分的絕緣層以及部分的第二導電層,暴露出至少一導電塊的頂表面,形成至少一盲孔;以及,將導電材料填滿至少一盲孔,使導電材料接觸第二導電層,以形成至少一導電柱。
在一些實施方式中,設置第二導電層於絕緣層上的步驟後,包含圖案化第一導電層以及第二導電層。
應當理解,前述的一般性描述和下文的詳細描述都是示例,並且旨在提供對所要求保護的本揭示內容的進一步解釋。
可以理解的是,下述內容提供的不同實施方式或實施例可實施本揭露之標的不同特徵。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。當然,這些僅是實施例,並且不旨在限制。舉例來說,以下所述之第一特徵形成於第二特徵上的敘述包含兩者直接接觸,或兩者之間隔有其他額外特徵而非直接接觸。此外,本揭露在複數個實施例中可重複參考數字及/或符號。這樣的重複是為了簡化和清楚,而並不代表所討論的各實施例及/或配置之間的關係。
本說明書中所用之術語一般在本領域以及所使用之上下文中具有通常性的意義。本說明書中所使用的實施例,包括本文中所討論的任何術語的例子僅是說明性的,而不限制本揭示內容或任何示例性術語的範圍和意義。同樣地,本揭示內容不限於本說明書中所提供的一些實施方式。
將理解的是,儘管本文可以使用術語第一、第二等來描述各種元件,但是這些元件不應受到這些術語的限制。這些術語用於區分一個元件和另一個元件。舉例來說,在不脫離本實施方式的範圍的情況下,第一元件可以被稱為第二元件,並且類似地,第二元件可以被稱為第一元件。
於本文中,術語“和/或”包含一個或複數個相關聯的所列項目的任何和所有組合。
於本文中,術語「包含」、「包括」、「具有」等應理解為開放式,即,意指包括但不限於。
第1A圖至第1G圖示例性地描根據本揭示內容的一些實施方式中製造電路板的流程。
首先,請見第1A圖。提供第一導電層111。在一些實施方式中,第一導電層111為金屬,例如銅 (銅箔),但不以此為限。在一些實施方式中,第一導電層的厚度大於3微米,例如3微米至10微米 (3微米、4微米、5微米、6微米、7微米、8微米、9微米、或10微米),但不限於此。
接著,請見第1B圖以及第1C圖。塗佈具有導電性的黏著材料於第一導電層111的表面1111,作為黏著層120,將導電塊130黏合於第一導電層111的表面1111。在一些實施方式中,也可先將黏著材料塗佈於導電塊130的底表面,將導電塊130黏合於第一導電層111的表面1111。
在一些實施方式中,黏著層120接觸導電塊130的底表面的表面積,不超過導電塊130的底表面的表面積,也就是,黏著層120不會超出導電塊130的底表面。在一些實施方式中,黏著材料包含具有導電物質的導電膏,例如暫態液相燒結(Transient Liquid Phase Sintering;TLPS)黏著材料。暫態液相燒結黏著材料包含金屬粒子的組合(例如銅與錫)以及溶劑,原理是藉由加熱能於黏著界面產生液相的金屬粒子的組合,形成界面液相流動態後,隨著反應擴散進行,液相的熔點逐漸上升,藉此使得黏著層120的熔點超過黏著溫度,固化為黏著層120,並達到黏著第一導電層111的效果。暫態液相燒結黏著材料形成的黏著層120,不僅具有高度可靠性,並且具有低電阻(優良導電性,電阻率可小於1x10
-6Ω·m)以及高導熱 (導熱率大於20W/mk)效果,可導通導電塊130以及第一導電層111,並協助導電塊130的散熱。在一實施方式中,加熱暫態液相燒結黏著材料至高於150°C,並低於第一導電層111以及導電塊130的熔點(例如160°C、170°C、180°C、190°C、或200°C,但不限於此),可以使得暫態液相燒結黏著材料呈液相流動態。在一實施方式中,黏著層120,厚度小於5微米,例如0.01微米至5微米,例如1微米、2微米、3微米、4微米、或前述任意區間的數值,但不限於此。
在一些實施方式中,不限制導電塊130大小以及形狀。在一實施方式中,導電塊130的大小或形狀可以相同;在另一實施方式中,導電塊130的大小或形狀不同 (例如第1C圖的第一導電塊131、第二導電塊132以及第三導電塊133)。在一實施方式中,導電塊130可以是長條狀延伸式結構,例如導電墊或線路。
在一些實施方式中,第一導電層111、黏著層120以及導電塊130的厚度總和可以為20微米至3毫米,例如20微米、40微米、60微米、80微米、100微米、200微米、400微米、600微米、800微米、1毫米、2毫米、3毫米、或前述區間中的任一數值,但不限於此。值得說明的是,透過黏著層120的使用,以及先將導電塊130黏著第一導電層111,再接合其他元件的方式,使得導電塊130不受到常規電路板厚度的限制,為內埋導電塊130的電路板的結構,提供了更為彈性的應用。舉例而言,在一些實施方式中,可以使用較厚的導電塊130,使得第一導電層111的厚度,相對於第一導電層111、黏著層120以及導電塊130的厚度的比例大於1:15,例如1:15至1:30 (舉例而言1:16、1:17、1:18、1:19、1:20、1:21、1:22、1:23、1:24、1:25、1:26、1:27、1:28、1:29、1:30、或前述任意區間中的比例),但不限於此。
接著,請見第1D圖至第1G圖。第1D圖,提供絕緣層140。第1E圖,移除一部分的絕緣層140,於絕緣層140的一表面形成向上凹陷、可容置導電塊130的凹槽A。第1F圖以及第1G圖,將絕緣層140設置於第一導電層111的表面1111上以及導電塊130上,使得導電塊130容置於凹槽A中;同時,提供第二導電層112,並將第二導電層112設置於絕緣層140上,獲得電路板100。
在一些實施方式中,第二導電層112的材料以及厚度可以與第一導電層111相同或類似。
在另一些實施方式中,設置絕緣層140於第一導電層111的表面1111上以及導電塊130上的步驟,也可以先在第一絕緣層上形成可容置導電塊130的凹槽A,再將包含凹槽A的第一絕緣層覆蓋於導電塊130以及第一導電層111上,使得凹槽A容置導電塊130。再根據所需的絕緣層140厚度將未經凹槽形成處理的一或多層第二絕緣層設置於包含凹槽A的第一絕緣層上。最後,將第二導電層112設置於第二絕緣層或最上層的第二絕緣層之上,獲得電路板100。在一些實施方式中,設置絕緣層140於第一導電層111的表面1111上以及導電塊130上以及將第二導電層112設置於絕緣層140上的步驟,包含使用熱壓合的方式,同時壓合第一導電層111、絕緣層140、導電塊130以及第二導電層112,獲得電路板100,其中第一導電層111、導電塊130、黏著層120以及第二導電層112均具有導電性,彼此電性連通,可構成導電結構。
請見第2A圖至第2B圖,示例性地描述根據本揭示內容的一些實施方式中製造包含導電柱150的電路板的流程。
首先,請見第2A圖,移除一部分的絕緣層140以及一部分的第二導電層112,暴露出導電塊130的頂表面134,形成盲孔B。接著,請再見第2B圖,將導電材料填滿盲孔B,形成導電柱150。即,導電柱150穿設於第二導電層112以及絕緣層140,並延伸至導電塊130的頂表面134上。在一些實施方式中,部分的導電塊130 (例如第三導電塊133)的頂表面135上可以不設置導電柱150。
在一些實施方式中,導電材料可以與導電層110的材料相同,例如銅。在一些實施方式中,可以利用雷射或是選擇性蝕刻形成盲孔B,再將第二導電層112做為電鍍種子層,填滿導電材料於盲孔B中,形成導電柱150。在一些實施方式中,導電柱150的頂部與第二導電層112共平面。
導電柱150用於協助導電塊130的散熱,本領域的技術人員可以依散熱需求度、成本、後續製程等考量,選擇性的形成一或多個導電柱150於導電塊130上。
在一些實施方式中,請見第3A圖至第3B圖,示例性地描述根據本揭示內容的另一些實施方式中製造包含導電柱150的電路板100的流程,其中除了一個導電柱150形成於一個導電塊130外,還包含多個導電柱150形成於一個導電塊130的態樣,目前在於可針對使用時易發熱的導電塊130,加大散熱面積。第3A圖例示分別形成一個盲孔B於第一導電塊131上,以及兩個盲孔B於第二導電塊132上。第3B圖則例示填滿導電材料於盲孔B中,形成導電柱150。在一些實施方式中,第3A圖以及第3B圖可以類似於第2A圖以及第2B圖所述的方法,形成盲孔B以及導電柱150。
即,本揭示內容中的電路板100,可以包含一導電柱150於一導電塊130上、多個導電柱150於一導電塊130上、導電塊130上不設置導電柱150、或是同時存在以上設置方式的態樣。
在一些實施方式中,請見第4圖,可以經由微影技術以及蝕刻,對於第一導電層111、第二導電層112或兩者進行圖案化,形成圖案化第一導電層113、圖案化第二導電層114或圖案化第一導電層113以及圖案化第二導電層114,作為線路之用。
例如,可以在包含導電塊130的電路板100中進一步圖案化第一導電層111以及第二導電層112,形成圖案化第一導電層113以及圖案化第二導電層114。又或請見第5圖,可以在包含導電塊130以及導電柱150的電路板100中進一步圖案化第一導電層111以及第二導電層112。值得強調的是,由於本揭示內容的一些實施方式中,導電塊130並不會貫通絕緣層140以及第二導電層112,並且部分導電塊130上不具有導電柱150(例如第三導電塊133)。因此,在圖案化第二導電層112時,不會受限於導電塊130的位置。
本揭示內容之一些實施方式所揭示之電路板以及製造電路板的方法,利用可導電的黏著材料,黏合導電層以及導電塊,相較於習知應用電鍍,形成導電塊於導電層,或是將導電材料填充於基板中絕緣層的通孔的方式,本揭示內容的導電塊的厚度可以不受基板或是電鍍的限制,有著更好的彈性,並且免於導電層的圖案化位置須避開導電塊位置的限制,為線路圖案提供更多樣的設計變化。
儘管本揭示內容已根據某些實施方式具體描述細節,其他實施方式也是可行的。因此,所附請求項的精神和範圍不應限於本文所記載的實施方式。
100:電路板
110:導電層
111:第一導電層
1111:表面
112:第二導電層
113:圖案化第一導電層
114:圖案化第二導電層
120:黏著層
130:導電塊
131:第一導電塊
132:第二導電塊
133:第三導電塊
134:頂表面
135:頂表面
140:絕緣層
150:導電柱
A:凹槽
B:盲孔
通過閱讀以下參考附圖對實施方式的詳細描述,可以更完整地理解本揭示內容。
第1A圖至第1G圖示例性地描述根據本揭示內容的一些實施方式中製造電路板的流程;
第2A圖至第2B圖示例性地描述根據本揭示內容的一些實施方式中製造包含導電柱的電路板的流程;
第3A圖至第3B圖示例性地描述根據本揭示內容的另一些實施方式中製造包含導電柱的電路板的流程;
第4圖示例性地描述根據本揭示內容的一些實施方式中製造包含線路的電路板的流程;以及
第5圖示例性地描述根據本揭示內容的一些實施方式中製造包含線路以及導電柱的電路板的流程。
100:電路板
110:導電層
111:第一導電層
1111:表面
112:第二導電層
120:黏著層
130:導電塊
131:第一導電塊
132:第二導電塊
133:第三導電塊
140:絕緣層
Claims (18)
- 一種電路板,包含:一第一導電層;至少一黏著層,設置於該第一導電層的一表面上,並且該至少一黏著層具有導電性;至少一導電塊,包含一頂表面以及相對於該頂表面的一底表面,其中該底表面接觸該至少一黏著層,並經由該至少一黏著層黏合於該第一導電層上,其中該至少一黏著層接觸該至少一導電塊的該底表面的表面積,不超過該至少一導電塊的該底表面的表面積;一絕緣層,覆蓋該第一導電層的該表面上以及該至少一導電塊上;以及一第二導電層,設置於該絕緣層上。
- 如請求項1所述之電路板,其中該第一導電層的厚度,相對於該第一導電層、該至少一黏著層以及該至少一導電塊的厚度的比例大於1:15。
- 如請求項1所述之電路板,其中該第一導電層、該至少一黏著層以及該至少一導電塊的厚度總和為20微米至3毫米。
- 如請求項1所述之電路板,其中該第一導電層的厚度大於3微米。
- 如請求項1所述之電路板,其中該至少一黏著層的厚度小於5微米。
- 如請求項1所述之電路板,更包含複數個導電塊,其中該複數個導電塊的大小不同、形狀不同或大小以及形狀均不同。
- 如請求項1所述之電路板,更包含至少一導電柱,該至少一導電柱穿設於該第二導電層以及該絕緣層,並延伸至該至少一導電塊的該頂表面上。
- 如請求項7所述之電路板,其中該至少一導電柱的頂部與該第二導電層共平面。
- 如請求項7所述之電路板,其中該至少一導電柱為一導電柱,並且該至少一導電塊為一導電塊,該導電柱位於該導電塊上。
- 如請求項7所述之電路板,其中該至少一導電柱為複數個導電柱,並且該至少一導電塊為一導電塊,該複數個導電柱位於該導電塊上。
- 如請求項1所述之電路板,其中該第一導 電層為一圖案化第一導電層、該第二導電層為一圖案化第二導電層或其組合。
- 如請求項1所述之電路板,其中該至少一黏著層的材料包含金屬粒子。
- 一種製造電路板的方法,包含:提供一第一導電層;提供一黏著材料以及至少一導電塊,其中該黏著材料具有導電性;使用該黏著材料將該至少一導電塊黏合於該第一導電層的一表面上;提供一絕緣層;設置該絕緣層於該第一導電層的該表面上以及該至少一導電塊上;以及設置一第二導電層於該絕緣層上。
- 如請求項13所述之方法,其中使用該黏著材料將該至少一導電塊黏合於該第一導電層的該表面上的步驟,包含加熱該黏著材料,使該黏著材料呈流動態後,使用該黏著材料將該至少一導電塊黏合於該第一導電層的該表面上。
- 如請求項13所述之方法,其中設置該絕 緣層於該第一導電層的該表面上以及該至少一導電塊上的步驟,包含:移除一部分的該絕緣層,形成向上凹陷的至少一凹槽,覆蓋並且容置該至少一導電塊於該至少一凹槽中;以及壓合該絕緣層、該至少一導電塊以及該第一導電層。
- 如請求項13所述之方法,更包含形成至少一導電柱,該至少一導電柱穿設於該第二導電層以及該絕緣層,並延伸至該至少一導電塊的一頂表面上。
- 如請求項16所述之方法,其中形成該至少一導電柱的步驟,包含:移除一部分的該絕緣層以及一部分的該第二導電層,暴露出該至少一導電塊的頂表面,形成至少一盲孔;以及將一導電材料填滿該至少一盲孔,使該導電材料接觸該第二導電層,以形成該至少一導電柱。
- 如請求項13所述之方法,其中設置該第二導電層於該絕緣層上的步驟後,包含圖案化該第一導電層以及該第二導電層。
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI482541B (zh) * | 2013-12-10 | 2015-04-21 | Subtron Technology Co Ltd | 線路板及其製作方法 |
Family Cites Families (17)
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---|---|---|---|---|
TW512467B (en) * | 1999-10-12 | 2002-12-01 | North Kk | Wiring circuit substrate and manufacturing method therefor |
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TW530377B (en) * | 2002-05-28 | 2003-05-01 | Via Tech Inc | Structure of laminated substrate with high integration and method of production thereof |
US7894203B2 (en) * | 2003-02-26 | 2011-02-22 | Ibiden Co., Ltd. | Multilayer printed wiring board |
CN100511661C (zh) | 2007-02-01 | 2009-07-08 | 上海交通大学 | 带有弹性导电凸块的微电子元件及其制造方法和应用 |
DE102008007216A1 (de) * | 2007-05-29 | 2008-12-11 | Samsung Electro - Mechanics Co., Ltd., Suwon | Gedruckte Leiterplatte und Herstellungsverfahren derselben |
CN101360398B (zh) | 2007-07-31 | 2010-06-02 | 欣兴电子股份有限公司 | 内凹式导电柱的电路板结构及其制作方法 |
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US9040837B2 (en) * | 2011-12-14 | 2015-05-26 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
US9842798B2 (en) * | 2012-03-23 | 2017-12-12 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming a PoP device with embedded vertical interconnect units |
US10049964B2 (en) * | 2012-03-23 | 2018-08-14 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units |
JP6107357B2 (ja) * | 2013-04-16 | 2017-04-05 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
KR102107037B1 (ko) * | 2014-02-21 | 2020-05-07 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
US9699921B2 (en) * | 2014-08-01 | 2017-07-04 | Fujikura Ltd. | Multi-layer wiring board |
TWI542271B (zh) | 2015-02-11 | 2016-07-11 | 旭德科技股份有限公司 | 封裝基板及其製作方法 |
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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