JP2010114187A - 配線基板及びその製造方法 - Google Patents
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Abstract
【解決手段】基板本体21の外周側面21Cの位置を第1及び第2の絶縁樹脂層35,36の外周側面35A,36Aの位置よりも内側に配置して、基板本体21の外周部に切り欠き部38を設けると共に、切り欠き部38に基板本体21の外周側面21Cを覆う樹脂39を設けた。
【選択図】図3
Description
図3は、本発明の第1の実施の形態に係る半導体装置の断面図である。
図24は、本発明の第2の実施の形態に係る半導体装置の断面図である。図24において、第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。
11,81 配線基板
12,13 電子部品
15,16 外部接続端子
17,18 アンダーフィル樹脂
21,65 基板本体
21A,22A,39B,65A 上面
21B,22B,23A,39C,65B 下面
21C,35A,36A,39A 外周側面
22,23 絶縁膜
25,26 貫通電極
25A,25B,26A,26B 端面
28,29 第1の配線パターン
31 配線
32,33,83,84 第2の配線パターン
35 第1の絶縁樹脂層
36 第2の絶縁樹脂層
38,86 切り欠き部
39 樹脂
45,46 貫通孔
35B,35C,36B,36C,48,49,71,72 開口部
51,52 パッド
54,57 ビア
55,58 外部接続用パッド
55A,58A 接続面
67 溝
69 マスク
69A,85 貫通溝
74,89 導電材料
87 金属板
A 外形
B,E,F,H 幅
C,G 配線基板形成領域
D 切断領域
Claims (13)
- 基板本体と、
前記基板本体を貫通する貫通電極と、
前記基板本体の第1の面側に設けられ、前記貫通電極の一方の端部と電気的に接続されると共に、電子部品が接続されるパッドを有する第1の配線パターンと、
前記第1の面とは反対側に位置する前記基板本体の第2の面側に設けられ、前記貫通電極の他方の端部と電気的に接続される外部接続用パッドを有する第2の配線パターンと、
前記パッドを露出する開口部を有すると共に、前記パッド以外の部分の前記第1の配線パターンを覆う第1の絶縁樹脂層と、
前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターンを覆う第2の絶縁樹脂層と、を備え、前記第1の絶縁樹脂層の第1の外周側面と前記第2の絶縁樹脂層の第2の外周側面とが略同一平面上に配置された配線基板であって、
前記基板本体の外周側面の位置を前記第1及び第2の外周側面の位置よりも内側に配置して、前記基板本体の外周部に切り欠き部を設けると共に、前記切り欠き部に前記基板本体の外周側面を覆う樹脂を設けたことを特徴とする配線基板。 - 前記切り欠き部は、前記基板本体の外周部に複数設けることを特徴とする請求項1記載の配線基板。
- 前記切り欠き部は、額縁形状とされた1つの切り欠き部であることを特徴とする請求項1記載の配線基板。
- 前記樹脂の外周側面と前記第1及び第2の外周側面とを略面一にしたことを特徴とする請求項1ないし3のうち、いずれか1項記載の配線基板。
- 配線基板が形成される配線基板形成領域を複数有すると共に、複数の前記配線基板形成領域を囲むように配置された切断領域を有する基板本体を準備する基板本体準備工程と、
前記基板本体の上面側から前記切断領域及び該切断領域と隣接する部分の複数の前記配線基板形成領域に、前記切断領域の幅よりも幅広形状とされると共に、前記基板本体を貫通しない溝を形成する溝形成工程と、
前記溝形成工程後に、前記溝を樹脂で充填する樹脂充填工程と、
前記樹脂形成工程後に、前記基板本体の上面側から複数の前記配線基板形成領域に、前記基板本体を貫通しない複数の開口部を形成する開口部形成工程と、
前記複数の開口部を導電材料で充填する導電材料充填工程と、
前記導電材料充填工程後に、前記樹脂及び前記導電材料が露出するまで、前記基板本体の下面側から前記基板本体を薄板化することにより、前記基板本体を貫通すると共に、前記導電材料により構成された貫通電極と、前記基板本体を貫通する樹脂とを形成する基板本体薄板化工程と、
前記基板本体薄板化工程後に、前記基板本体の上面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の上端と電気的に接続されると共に、電子部品が接続されるパッドを有する第1の配線パターンを形成する第1の配線パターン形成工程と、
前記基板本体薄板化工程後に、前記基板本体の下面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の下端と電気的に接続されると共に、外部接続用パッドを有する第2の配線パターンを形成する第2の配線パターン形成工程と、
前記基板本体の上面側に、前記パッドを露出する開口部を有すると共に、前記パッド以外の部分の前記第1の配線パターン、及び前記樹脂の上面を覆う第1の絶縁樹脂層を形成する第1の絶縁樹脂層形成工程と、
前記基板本体の下面側に、前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターン、及び前記樹脂の下面を覆う第2の絶縁樹脂層を形成する第2の絶縁樹脂層形成工程と、
前記第1及び第2の絶縁樹脂層形成工程後に、前記切断領域に対応する部分の前記樹脂を切断して、複数の前記配線基板形成領域に形成された前記配線基板を個片化する切断工程と、を含むことを特徴とする配線基板の製造方法。 - 配線基板が形成される配線基板形成領域を複数有すると共に、複数の前記配線基板形成領域を囲むように配置された切断領域を有する基板本体を準備する基板本体準備工程と、
前記基板本体の上面側から前記切断領域及び該切断領域と隣接する部分の複数の前記配線基板形成領域に、前記切断領域の幅よりも幅広形状とされると共に、前記基板本体を貫通しない溝と、前記基板本体の上面側から複数の前記配線基板形成領域に、前記基板本体を貫通しない複数の開口部と、を同時に形成する溝及び開口部形成工程と、
前記溝及び開口部形成工程後に、前記溝を樹脂で充填する樹脂充填工程と、
前記複数の開口部を導電材料で充填する導電材料充填工程と、
前記導電材料充填工程後に、前記樹脂及び前記導電材料が露出するまで、前記基板本体の下面側から前記基板本体を薄板化することにより、前記基板本体を貫通すると共に、前記導電材料により構成された貫通電極と、前記基板本体を貫通する樹脂とを形成する基板本体薄板化工程と、
前記基板本体薄板化工程後に、前記基板本体の上面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の上端と電気的に接続されると共に、電子部品が接続されるパッドを有する第1の配線パターンを形成する第1の配線パターン形成工程と、
前記基板本体薄板化工程後に、前記基板本体の下面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の下端と電気的に接続されると共に、外部接続用パッドを有する第2の配線パターンを形成する第2の配線パターン形成工程と、
前記基板本体の上面側に、前記パッドを露出する開口部を有すると共に、前記パッド以外の部分の前記第1の配線パターン、及び前記樹脂の上面を覆う第1の絶縁樹脂層を形成する第1の絶縁樹脂層形成工程と、
前記基板本体の下面側に、前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターン、及び前記樹脂の下面を覆う第2の絶縁樹脂層を形成する第2の絶縁樹脂層形成工程と、
前記第1及び第2の絶縁樹脂層形成工程後に、前記切断領域に対応する部分の前記樹脂を切断して、複数の前記配線基板形成領域に形成された前記配線基板を個片化する切断工程と、を含むことを特徴とする配線基板の製造方法。 - 前記樹脂充填工程後に、前記基板本体の上面から前記樹脂が突出した場合、前記樹脂形成工程と前記導電材料充填工程との間に、前記基板本体の上面から突出した部分の前記樹脂を除去する樹脂除去工程を設けたことを特徴とする請求項5または6記載の配線基板の製造方法。
- 前記導電材料充填工程後に、前記基板本体の上面から前記導電材料が突出した場合、前記導電材料充填工程と前記基板本体薄板化工程との間に、前記基板本体の上面から突出した部分の前記導電材料を除去する導電材料除去工程を設けたことを特徴とする請求項5ないし7のうち、いずれか1項記載の配線基板の製造方法。
- 配線基板が形成される配線基板形成領域を複数有すると共に、複数の前記配線基板形成領域を囲むように配置された切断領域を有する基板本体を準備する基板本体準備工程と、
前記基板本体の上面側から前記切断領域及び該切断領域と隣接する部分の複数の前記配線基板形成領域に、前記切断領域の幅よりも幅広形状とされると共に、前記基板本体を貫通する貫通溝を形成する貫通溝形成工程と、
前記貫通溝形成工程後に、前記貫通溝を樹脂で充填する樹脂充填工程と、
前記樹脂形成工程後に、前記基板本体の上面側から複数の前記配線基板形成領域に、前記基板本体を貫通する複数の貫通孔を形成する貫通孔形成工程と、
前記複数の貫通孔を導電材料で充填することで、前記複数の貫通孔に導電材料よりなる貫通電極を形成する貫通電極形成工程と、
前記貫通電極形成工程後に、前記基板本体の上面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の上端と電気的に接続されると共に、電子部品が接続されるパッドを有する第1の配線パターンを形成する第1の配線パターン形成工程と、
前記貫通電極形成工程後に、前記基板本体の下面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の下端と電気的に接続されると共に、外部接続用パッドを有する第2の配線パターンを形成する第2の配線パターン形成工程と、
前記基板本体の上面側に、前記パッドを露出する開口部を有すると共に、前記パッド以外の部分の前記第1の配線パターン、及び前記樹脂の上面を覆う第1の絶縁樹脂層を形成する第1の絶縁樹脂層形成工程と、
前記基板本体の下面側に、前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターン、及び前記樹脂の下面を覆う第2の絶縁樹脂層を形成する第2の絶縁樹脂層形成工程と、
前記第1及び第2の絶縁樹脂層形成工程後に、前記切断領域に対応する部分の前記樹脂を切断して、複数の前記配線基板形成領域に形成された前記配線基板を個片化する切断工程と、を含むことを特徴とする配線基板の製造方法。 - 配線基板が形成される配線基板形成領域を複数有すると共に、複数の前記配線基板形成領域を囲むように配置された切断領域を有する基板本体を準備する基板本体準備工程と、
前記基板本体の上面側から前記切断領域及び該切断領域と隣接する部分の複数の前記配線基板形成領域に、前記切断領域の幅よりも幅広形状とされると共に、前記基板本体を貫通する貫通溝と、前記基板本体の上面側から複数の前記配線基板形成領域に、前記基板本体を貫通する複数の貫通孔と、を同時に形成する貫通溝及び貫通孔形成工程と、
前記貫通溝及び貫通孔形成工程後に、前記貫通溝を樹脂で充填する樹脂充填工程と、
前記複数の貫通孔を導電材料で充填することで、前記複数の貫通孔に導電材料よりなる貫通電極を形成する貫通電極形成工程と、
前記貫通電極形成工程後に、前記基板本体の上面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の上端と電気的に接続されると共に、電子部品が接続されるパッドを有する第1の配線パターンを形成する第1の配線パターン形成工程と、
前記貫通電極形成工程後に、前記基板本体の下面側に位置する部分の複数の前記配線基板形成領域に、前記貫通電極の下端と電気的に接続されると共に、外部接続用パッドを有する第2の配線パターンを形成する第2の配線パターン形成工程と、
前記基板本体の上面側に、前記パッドを露出する開口部を有すると共に、前記パッド以外の部分の前記第1の配線パターン、及び前記樹脂の上面を覆う第1の絶縁樹脂層を形成する第1の絶縁樹脂層形成工程と、
前記基板本体の下面側に、前記外部接続用パッドを露出する開口部を有すると共に、前記外部接続用パッド以外の部分の前記第2の配線パターン、及び前記樹脂の下面を覆う第2の絶縁樹脂層を形成する第2の絶縁樹脂層形成工程と、
前記第1及び第2の絶縁樹脂層形成工程後に、前記切断領域に対応する部分の前記樹脂を切断して、複数の前記配線基板形成領域に形成された前記配線基板を個片化する切断工程と、を含むことを特徴とする配線基板の製造方法。 - 前記樹脂充填工程後に、前記基板本体の上面から前記樹脂が突出した場合、前記樹脂形成工程と前記導電材料充填工程との間に、前記基板本体の上面から突出した部分の前記樹脂を除去する樹脂除去工程を設けたことを特徴とする請求項9または10記載の配線基板の製造方法。
- 前記複数の貫通孔を導電材料で充填後、前記基板本体の上面から前記導電材料が突出した場合、前記第1の配線パターンを形成する前に、前記基板本体の上面から突出した部分の前記導電材料を除去する導電材料除去工程を設けたことを特徴とする請求項9ないし11のうち、いずれか1項記載の配線基板の製造方法。
- 前記貫通溝形成工程では、前記貫通溝を複数形成することを特徴とする請求項9ないし12のうち、いずれか1項記載の配線基板の製造方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014022465A (ja) * | 2012-07-13 | 2014-02-03 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP2015095654A (ja) * | 2013-11-11 | 2015-05-18 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板及びその製造方法 |
KR20160053715A (ko) * | 2014-11-05 | 2016-05-13 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
JP2016157982A (ja) * | 2016-05-23 | 2016-09-01 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
KR20180029157A (ko) * | 2016-09-09 | 2018-03-20 | 엘지디스플레이 주식회사 | 구동회로, 구동회로를 갖는 표시장치 및 구동회로와 표시장치의 제조방법 |
JP2018113283A (ja) * | 2017-01-06 | 2018-07-19 | 大日本印刷株式会社 | インターポーザー及びその製造方法、並びに、インターポーザーを備える半導体装置 |
JP7453509B2 (ja) | 2020-01-15 | 2024-03-21 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012134318A (ja) * | 2010-12-21 | 2012-07-12 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置と半導体装置の製造方法 |
US11233029B2 (en) * | 2013-04-10 | 2022-01-25 | Mitsubishi Electric Corporation | Semiconductor device having a device fixed on a substrate with an adhesive |
KR20160122020A (ko) * | 2015-04-13 | 2016-10-21 | 에스케이하이닉스 주식회사 | 기판 및 이를 구비하는 반도체 패키지 |
US11122689B2 (en) * | 2017-10-18 | 2021-09-14 | Mbda Uk Limited | Circuit assembly |
JP7106875B2 (ja) * | 2018-01-30 | 2022-07-27 | 凸版印刷株式会社 | ガラスコアデバイスの製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000133948A (ja) * | 1998-10-23 | 2000-05-12 | Sony Corp | 電気回路用多層基板およびその製造方法 |
JP2004260138A (ja) * | 2003-02-03 | 2004-09-16 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2004356160A (ja) * | 2003-05-27 | 2004-12-16 | Dainippon Printing Co Ltd | 配線基板の製造方法 |
JP2006135174A (ja) * | 2004-11-08 | 2006-05-25 | Shinko Electric Ind Co Ltd | 基板及びその製造方法 |
JP2007019198A (ja) * | 2005-07-07 | 2007-01-25 | Fujitsu Ltd | 積層基板および該積層基板を有する電子機器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3638573A (en) * | 1968-03-25 | 1972-02-01 | Ncr Co | Self-destructible honeycomb laminates |
JP2559849B2 (ja) * | 1989-05-23 | 1996-12-04 | 三菱電機株式会社 | Icカード |
WO2004054340A1 (ja) * | 2002-12-11 | 2004-06-24 | Dai Nippon Printing Co., Ltd. | 多層配線基板およびその製造方法 |
JP5144222B2 (ja) * | 2007-11-14 | 2013-02-13 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
-
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-
2009
- 2009-10-30 US US12/609,054 patent/US8759685B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000133948A (ja) * | 1998-10-23 | 2000-05-12 | Sony Corp | 電気回路用多層基板およびその製造方法 |
JP2004260138A (ja) * | 2003-02-03 | 2004-09-16 | Nec Electronics Corp | 半導体装置及びその製造方法 |
JP2004356160A (ja) * | 2003-05-27 | 2004-12-16 | Dainippon Printing Co Ltd | 配線基板の製造方法 |
JP2006135174A (ja) * | 2004-11-08 | 2006-05-25 | Shinko Electric Ind Co Ltd | 基板及びその製造方法 |
JP2007019198A (ja) * | 2005-07-07 | 2007-01-25 | Fujitsu Ltd | 積層基板および該積層基板を有する電子機器 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014022465A (ja) * | 2012-07-13 | 2014-02-03 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
JP2015095654A (ja) * | 2013-11-11 | 2015-05-18 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板及びその製造方法 |
US10045436B2 (en) | 2013-11-11 | 2018-08-07 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and method of manufacturing the same |
KR20160053715A (ko) * | 2014-11-05 | 2016-05-13 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
JP2016092402A (ja) * | 2014-11-05 | 2016-05-23 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 印刷回路基板及びその製造方法 |
KR102281459B1 (ko) * | 2014-11-05 | 2021-07-27 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
JP2016157982A (ja) * | 2016-05-23 | 2016-09-01 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
KR20180029157A (ko) * | 2016-09-09 | 2018-03-20 | 엘지디스플레이 주식회사 | 구동회로, 구동회로를 갖는 표시장치 및 구동회로와 표시장치의 제조방법 |
KR102537380B1 (ko) * | 2016-09-09 | 2023-05-30 | 엘지디스플레이 주식회사 | 구동회로, 구동회로를 갖는 표시장치 및 구동회로와 표시장치의 제조방법 |
JP2018113283A (ja) * | 2017-01-06 | 2018-07-19 | 大日本印刷株式会社 | インターポーザー及びその製造方法、並びに、インターポーザーを備える半導体装置 |
JP7453509B2 (ja) | 2020-01-15 | 2024-03-21 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
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