JP5941737B2

JP5941737B2 - 半導体装置の製造方法

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Publication number: JP5941737B2
Application number: JP2012091951A
Authority: JP
Inventors: 理小池
Original assignee: Lapis Semiconductor Co Ltd
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Publication date: 2016-06-29
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Description

本発明は、半導体装置の製造方法に関し、特に、ポスト電極の形成方法に関する。

近年、携帯電話及びデジタルカメラ等の電子機器の小型化に伴い、電子機器に搭載される半導体装置のサイズの縮小が強く要求されている。特に、ウェハレベル・チップサイズパッケージ（ＷＬ−ＣＳＰ）は、パッケージサイズをチップサイズまで縮小可能であり、また、封止樹脂内に部品を実装したＷＬ−ＣＳＰも検討されている。

例えば、特許文献１（特開２００２−２９９４９６号公報）は、銅（Ｃｕ）層を２段に重ねたポスト電極を形成する工程と、封止樹脂内に部品としてキャパシタ部を実装する工程とを有する半導体装置の製造方法を開示している。特許文献１のポスト電極の形成では、図１のフローチャートに示すように、
（Ａ）１層目のＣｕ層形成のためのステップとして、半導体ウェハ上の導電膜上への１層目レジスト膜の形成（ステップＳ１０１）、露光及び現像処理によるホールの形成（ステップＳ１０２，Ｓ１０３）、メッキ処理による１層目のＣｕ層の形成（ステップＳ１０４）、１層目レジスト膜の除去（ステップＳ１０５）、１層目のＣｕ層の仮封止（ステップＳ１０６）、１層目のＣｕ層及び仮封止層に対するＣＭＰ（化学機械的研磨）処理（ステップＳ１０７）を行い、
（Ｂ）２層目のＣｕ層形成のためのステップとして、２層目レジスト膜の形成（ステップＳ１０８）、露光及び現像処理によるホールの形成（ステップＳ１０９，Ｓ１１０）、メッキ処理による２層目のＣｕ層の形成（ステップＳ１１１）、２層目レジスト膜の除去（ステップＳ１１２）、２層目のＣｕ層の仮封止（ステップＳ１１３）、２層目のＣｕ層及び仮封止層に対するＣＭＰ処理（ステップＳ１１４）を行い、
（Ｃ）部品搭載のためのステップとして、仮封止層の除去（ステップＳ１１５）、キャパシタ部の形成（ステップＳ１１６）、絶縁層による封止（ステップＳ１１７）、キャパシタ部及び絶縁層に対するＣＭＰ処理（ステップＳ１１８）、電極及び半田バンプの形成（ステップＳ１１９）を行う。

特開２００２−２９９４９６号公報

特許文献１に記載の製造方法においては、１層目及び２層目のＣｕ層形成のステップのそれぞれにおいて、レジスト膜の除去、Ｃｕ層の仮封止、及びＣＭＰ処理を行う必要があるので、製造プロセスが非常に複雑であるという問題がある。

また、特許文献１に記載の製造方法においては、１層目の仮封止層と２層目のレジスト膜の境界位置が１層目と２層目のＣｕ層の接合位置に一致している。また、１層目の仮封止層と２層目のレジスト膜の境界位置において、１層目と２層目のＣｕ層から構成されるＣｕポスト電極の側面に周方向に延びる環状の隆起部が発生しやすい。このため、特許文献１に記載の製造方法においては、機械的強度が比較的弱いＣｕ層の接合位置と同じ位置にＣｕポスト電極の隆起部が形成され、基板の反りなどによって発生する内部応力が隆起部に作用して、Ｃｕポスト電極が抜けたり又は接合部で折れたりする不良品発生の頻度が増加するという問題がある。

そこで、本発明の目的は、製造プロセスの簡略化及び不良品発生率の低下を実現できる半導体装置の製造方法を提供することである。

本発明の一形態に係る半導体装置の製造方法は、基板上に第１のフォトレジストドライフィルムを貼り付け、前記第１のフォトレジストドライフィルムを厚さ方向に貫通する第１のホールを形成し、メッキ処理により前記第１のホール内に第１のポスト電極を形成する工程と、前記第１のフォトレジストドライフィルムの上面上に第２のフォトレジストドライフィルムを重ねて貼り付け、前記第２のフォトレジストドライフィルムを厚さ方向に貫通し前記第１のホールに繋がる第２のホールを形成し、メッキ処理により前記第１のポスト電極上に第２のポスト電極を形成する工程とを有し、前記第１のポスト電極を形成する工程において、前記第１のポスト電極の上面が前記第１のフォトレジストドライフィルムの前記上面よりも低くなるように、前記第１のポスト電極の形成を行い、前記第２のポスト電極を形成する工程において、前記第２のポスト電極の上面が前記第２のフォトレジストドライフィルムの上面よりも高くなるように、前記第２のポスト電極の形成を行うことを特徴とする。
本発明の他の形態に係る半導体装置の製造方法は、基板上に第１のフォトレジストドライフィルムを貼り付け、前記第１のフォトレジストドライフィルムを厚さ方向に貫通する第１のホールを形成し、メッキ処理により前記第１のホール内に第１のポスト電極を形成する工程と、前記第１のフォトレジストドライフィルムの上面上に第２のフォトレジストドライフィルムを重ねて貼り付け、前記第２のフォトレジストドライフィルムを厚さ方向に貫通し前記第１のホールに繋がる第２のホールを形成し、メッキ処理により前記第１のポスト電極上に第２のポスト電極を形成する工程とを有し、前記第１のポスト電極を形成する工程において、複数の前記第１のポスト電極が同時に形成され、複数の前記第１のポスト電極の各上面が前記第１のフォトレジストドライフィルムの前記上面よりも低くなるように、複数の前記第１のポスト電極が形成され、前記第２のポスト電極を形成する工程において、複数の前記第２のポスト電極が同時に形成され、複数の前記第２のポスト電極の各上面が前記第２のフォトレジストドライフィルムの前記上面よりも高くなるように、複数の前記第２のポスト電極が形成されることを特徴とする。

本発明に係る半導体装置の製造方法によれば、製造プロセスの簡略化及び不良品発生率の低下を実現することができる。

従来例のポスト電極の形成方法を示すフローチャートである。比較例の半導体装置の製造方法を示すフローチャートである。（ａ）〜（ｉ）は、比較例の半導体装置の製造方法の工程を示す概略断面図（その１）である。（ａ）〜（ｄ）は、比較例の半導体装置の製造方法の工程を示す概略断面図（その２）である。比較例の半導体装置を示す概略断面図である。本発明の実施の形態１に係る半導体装置の製造方法を示すフローチャートである。（ａ）〜（ｅ）は、実施の形態１に係る半導体装置の製造方法の工程を示す概略断面図（その１）である。（ａ）〜（ｄ）は、実施の形態１に係る半導体装置の製造方法の工程を示す概略断面図（その２）である。（ａ）〜（ｃ）は、実施の形態１に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。（ａ）は、比較例のアスペクト比を示す図であり、（ｂ）及び（ｃ）は、実施の形態１におけるアスペクト比を示す図である。（ａ）は、比較例におけるメッキ工程を示す図であり、（ｂ）及び（ｃ）は、実施の形態１におけるメッキ工程を示す図である。比較例の問題点を示す図である。実施の形態１に係る半導体装置のポスト電極を示す概略断面図である。図１３の要部拡大図である。本発明の実施の形態２に係る半導体装置の製造方法を示すフローチャートである。（ａ）〜（ｄ）は、実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その１）である。（ａ）〜（ｄ）は、実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その２）である。（ａ）及び（ｂ）は、実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。実施の形態２に係る半導体装置の製造方法において形成されるスリットを概略的に示す平面図である。実施の形態２の変形例に係る半導体装置の製造方法を示すフローチャートである。（ａ）〜（ｅ）は、実施の形態２の変形例に係る半導体装置の製造方法の工程を示す概略断面図（その１）である。（ａ）〜（ｄ）は、実施の形態２の変形例に係る半導体装置の製造方法の工程を示す概略断面図（その２）であり、（ｅ）は（ｄ）の他の例である。（ａ）〜（ｄ）は、実施の形態２の変形例に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。ドライフィルムを２枚重ねて半導体ウェハ上に貼り付けたときに生じることがある半導体ウェハの反りを概略的に示す側面図である。ドライフィルムを２枚重ねて半導体ウェハ上に貼り付けたときに生じることがあるドライフィルム剥離を概略的に示す側面図である。ドライフィルム剥離が生じたときに、メッキ工程で剥離部に形成される余剰Ｃｕを概略的に示す側面図である。（ａ）は、正常なメッキ工程を示す図であり、（ｂ）は、ドライフィルム片がホールを塞ぐ問題を示す図である。

最初に、実施の形態の説明に用いる比較例を説明し、続いて、実施の形態１及び２を説明する。比較例及び実施の形態１及び２は、ＷＬ−ＣＳＰにおいて、再配線上に部品を実装し、部品をモールド樹脂（封止樹脂）で封止する際に、モールド樹脂を厚さ方向に貫通するように形成されるポスト電極及びその形成方法に関する。

《１》比較例
図２は、比較例の半導体装置の製造方法を示すフローチャートである。図３（ａ）〜（ｉ）は、比較例の半導体装置の製造方法の工程を示す概略断面図（その１）であり、図４（ａ）〜（ｄ）は、比較例の半導体装置の製造方法の工程を示す概略断面図（その２）であり、図４（ｄ）は、図３（ｉ）に続く工程を示す。図５は、比較例の半導体装置を示す概略断面図である。以下に、図を参照しながら、比較例の半導体装置の製造方法を説明する。

図３（ａ）は、拡散工程等を施しウェハプロセスが完了した状態の半導体ウェハを示している。図３（ａ）においては、半導体ウェハ１０１上に配線１０２と層間絶縁膜１０３とが形成されており、層間絶縁膜１０３内に配線１０２に接続されたビア（ＶＩＡ）１０４が形成され、ビア１０４に接続された配線１０５と、層間絶縁膜１０３上を被膜するパッシベーション膜１０６とが形成されている。

次に、図３（ｂ）に示されるように、下層絶縁膜１０７を形成し、パッシベーション膜１０６の開口部に合わせ、下層絶縁膜１０７に開口部を形成する。

次に、図３（ｃ）に示されるように、ウェハ全面にＵＢＭ（ｕｎｄｅｒｂａｒｒｉｅｒｍｅｔａｌ）膜１０８を形成する。さらに、フォトレジスト技術を用いて、ウェハ全面にレジスト膜（図示せず）を形成し、再配線のパターン部を開口させ、レジスト膜の開口部のみに電界メッキを用いて再配線１０９を形成した後、レジスト膜を灰化処理により除去する。

次に、図３（ｄ）に示されるように、再配線１０９が形成されたウェハに対し、ウェハ全面に１層目のフォトレジストドライフィルム１１０を貼り付け（図２におけるステップＳ２０１）、さらに、１層目のフォトレジストドライフィルム１１０上に２層目のフォトレジストドライフィルム１１１を貼り付ける（図２におけるステップＳ２０２）。なお、以下の説明では、フォトレジストドライフィルムを、単に「ドライフィルム」とも言う。また、ドライフィルムの厚さは、例えば、１２０μｍである。

次に、図３（ｅ）に示されるように、所望の再配線１０９上に、リソグラフィ技術を用いて露光及び現像を行い、１層目のドライフィルム１１０及び２層目のドライフィルム１１１を厚さ方向に貫通する開口部（ホール）１１２を形成する（図２におけるステップＳ２０３，Ｓ２０４）。

次に、図３（ｆ）に示されるように、メッキ処理（電界メッキ）により、開口部１１２にＣｕからなるポスト電極（柱状電極）１１３を形成する。図３では、ドライフィルムの開口部１１２内のみにポスト電極１１３が形成される（図２におけるステップＳ２０５）。

次に、図３（ｇ）に示されるように、第２及び第１のドライフィルム１１１及び１１０を薬液処理により除去し、さらに再配線１０９を阻止膜としてＵＢＭ膜１０８を部分的に除去する（図２におけるステップＳ２０６）。

次に、図３（ｈ）に示されるように、再配線１０９上に部品１１４を実装する（図２におけるステップＳ２０７）。部品１１４は、発光素子、受光素子などのような電子部品であり、その種類及び数量に制限はない。

その後、図３（ｉ）及び図４（ａ）に示されるように、ウェハ全面をモールド樹脂１１５により封止する（図２におけるステップＳ２０８）。

次に、図４（ｂ）に示されるように、モールド樹脂１１５により封止が完了したＳｉウェハ１２０において、モールド樹脂１１５をＣＭＰ法によって研削し、ポスト電極１１３を露出させる（図２におけるステップＳ２０９）。このとき、ポスト電極１１３の高さは、ポスト電極１１３の頂部が、部品１１４の頂部よりも高い位置になるように形成する。ドライフィルムの枚数を増やすことでポスト電極１１３の高さを高くすることが可能である。

その後、図４（ｃ）に示されるように、半田マスク１１６をマスクとしてポスト電極１１３上に半田ペースト１１７を印刷し、図４（ｄ）に示されるように、半田マスク除去後にリフロー処理を行い、半球状の半田端子１１８を形成する（図２におけるステップＳ２１０）。

以上の工程により、ＷＬ−ＣＳＰにおいて、再配線上に部品を実装し、部品をモールド樹脂で封止した図５に示される半導体装置が完成する。

《２》実施の形態１
《２−１》実施の形態１の製造方法
図６は、実施の形態１に係る半導体装置の製造方法を示すフローチャートである。図７（ａ）〜（ｅ）は、実施の形態１に係る半導体装置の製造方法の工程を示す概略断面図（その１）であり、図８（ａ）〜（ｄ）は、実施の形態１に係る半導体装置の製造方法の工程を示す概略断面図（その２）であり、図９（ａ）〜（ｃ）は、実施の形態１に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。図８（ａ）は、図７（ｅ）に続く工程を示し、図９（ａ）は、図８（ｄ）に続く工程を示す。また、図１０（ａ）〜（ｃ）は、アスペクト比を示す概略断面図であり、図１１（ａ）〜（ｃ）は、図１０（ａ）〜（ｃ）の構造におけるメッキ工程を示す図である。

図７（ａ）は、拡散工程等を施しウェハプロセスが完了した状態の半導体ウェハを示している。図７（ａ）においては、半導体ウェハ１０１上に配線１０２と層間絶縁膜１０３とが形成されており、層間絶縁膜１０３内に配線１０２に接続されたビア（ＶＩＡ）１０４が形成され、ビア１０４に接続された配線１０５と、層間絶縁膜１０３上を被膜するパッシベーション膜１０６とが形成されている。

次に、図７（ｂ）に示されるように、下層絶縁膜１０７を形成し、パッシベーション膜１０６の開口部に合わせ、下層絶縁膜１０７に開口部を形成する。

次に、図７（ｃ）に示されるように、ウェハ全面にＵＢＭ膜１０８を形成する。さらに、フォトレジスト技術を用いて、ウェハ全面にレジスト膜（図示せず）を形成し、再配線のパターン部を開口させ、レジスト膜の開口部のみに電界メッキを用いて再配線１０９を形成した後、レジスト膜を灰化処理により除去する。

次に、図７（ｄ）に示されるように、再配線１０９が形成されたウェハに対し、ウェハ全面に１層目のドライフィルム２１０を貼り付ける（図６におけるステップＳ１）。

次に、図７（ｅ）に示されるように、所望の再配線１０９上にリソグラフィ技術を用い、１層目のドライフィルム２１０を厚さ方向に貫通する開口部（ホール）２１２ａを形成する（図６におけるステップＳ２，Ｓ３）。

次に、図８（ａ）に示されるように、メッキ処理（電界メッキ）によりポスト電極２１３ａを形成する（図６におけるステップＳ４）。ポスト電極２１３ａは、通常は、銅（Ｃｕ）電極であるが、他の金属の電極（例えば、金、パラジウムなど）とすることも可能である。このとき、１層目のドライフィルム２１０の開口部２１２ａ内のみにポスト電極２１３ａは形成される。また、図８（ａ）に示されるように、ポスト電極２１３ａの上面は、１層目のドライフィルム２１０の上面２１０ａよりも低くなるように、ポスト電極２１３ａを形成する。

次に、図８（ｂ）に示されるように、ウェハ全面に２層目のドライフィルム２１１を貼り付ける（図６におけるステップＳ５）。

次に、図８（ｃ）に示されるように、リソグラフィ技術を用い、１層目のドライフィルム２１０の開口部（ホール）２１２ａ上に、２層目のドライフィルム２１１を厚さ方向に貫通する開口部（ホール）２１２ｂを形成する（図６におけるステップＳ６，Ｓ７）。

次に、図８（ｄ）に示されるように、メッキ処理（電界メッキ）により１層目のポスト電極上に２層目のポスト電極２１３ｂを形成する（図６におけるステップＳ８）。ポスト電極２１３ｂは、通常は、銅（Ｃｕ）電極であるが、他の金属の電極（例えば、金、パラジウムなど）とすることも可能である。このとき、２層目のドライフィルム２１１の開口部２１２ｂ内のみにポスト電極２１３ｂは形成される。また、ポスト電極２１３ｂは、２層目のドライフィルム２１１の上面よりも高く形成することが望ましい。半導体ウェハ上に多くのポスト電極２１３ｂを形成する場合には、半導体ウェハの中央部と周辺部におけるメッキ速度が異なる場合があるが、全てのポスト電極において、２層目のドライフィルム２１１の上面よりも高くなるように形成する。なお、ポスト電極２１３ａと２１３ｂを合わせたものを、ポスト電極２１３と呼ぶ。

ただし、ドライフィルムを３層以上重ねて用いる場合には、１層目のポスト電極２１３ａと同様に、２層目のポスト電極２１３ｂの上面を、２層目のドライフィルムの上面よりも低く形成する。

次に、図９（ａ）に示されるように、第２及び第１のドライフィルム２１１及び２１０を薬液処理により除去し（図６におけるステップＳ９）、さらに再配線１０９を阻止膜としてＵＢＭ膜１０８を部分的に除去する。

次に、図９（ｂ）に示されるように、再配線１０９上に部品２１４を実装する（図６におけるステップＳ１０）。部品２１４は、発光素子、受光素子、或は発振素子やセンサ等のチップ又はパッケージ化された電子部品であり、その種類及び数量は限定されない。

その後、図９（ｃ）に示されるように、ウェハ全面をモールド樹脂２１５により封止する（図６におけるステップＳ１１）。その後、図３（ａ）〜（ｄ）と同様の工程を実行する（図６におけるステップＳ１２，Ｓ１３）。以上の工程により、ＷＬ−ＣＳＰにおいて、再配線上に部品を実装し、部品をモールド樹脂で封止した半導体装置が完成する。

《２−２》実施の形態１の効果
図１０（ａ）は、比較例のホールのアスペクト比（開口部深さ／開口部幅）を示し、図１０（ｂ）及び（ｃ）は、実施の形態１におけるホールのアスペクト比を示す。実施の形態１においては、ポスト電極形成のためのメッキ処理のマスクとして１層目のドライフィルム２１０を用い、ポスト電極２１３ａを形成した後、２層目のドライフィルム２１１をマスクとしてポスト電極２１３ｂを形成することによって、高さの高いポスト電極２１３を形成する。このように、ポスト電極の形成工程を２回に分けることにより、図１０（ａ）に示す比較例の場合に比べ、ポスト電極のメッキ工程におけるドライフィルムのアスペクト比を下げることが可能となる。

図１１（ａ）に示されるように、アスペクト比の高いホールでは、メッキ処理において脱気機構を持たないＣｕｐ式のメッキ装置を使用した場合、開口部内に残留した気泡を除去することは、非常に困難である。ドライフィルム１１０，１１１の開口部内に残留した気泡は、Ｃｕメッキの阻害要因となる他、気泡を抱き込んだ状態でのポスト電極メッキは、図１２に示されるように、ポスト電極１１３の内部に空洞を持つこととなる。ポスト電極１１３内部の空洞は、ポスト電極１１３の強度及び信頼性を著しく低下させ、工程内でのポスト電極折れ又は市場における製品不具合の原因となる。

これに対し、実施の形態１の製造方法よれば、図１１（ｂ）及び（ｃ）に示されるように、脱気機構を持たない装置やＣｕｐ式のメッキ装置等、安価な装置を使用しても、開口部から気泡が抜けやすいので、実装される部品２１４よりも高さの高いポスト電極（図９（ｃ）の２１３）を、ポスト電極２１３内に空洞という不具合なく、形成することが可能となる。

また、１層目のドライフィルム２１０をマスクとしたポスト電極２１３ａの上部の高さを、１層目のドライフィルムの上面より低くすることにより、２層目のドライフィルム２１１の貼付け時の密着性低下の原因となるポスト電極２１３ａの飛び出しを抑制することが可能となる。

さらに、１層目のドライフィルム２１０の現像は、パターン頂部を広げるという傾向を持つ。これにより、１層目のドライフィルム２１０と２層目のドライフィルム２１１の界面には、突起部を生じ、この突起部は、モールド樹脂からのポスト電極抜けを防止するという効果が得られる。

以上に説明したように、実施の形態１によれば、ドライフィルム貼付け、ポスト電極メッキ工程を２回に分割し高いポスト電極を形成することにより、安価な装置を使用してもポスト電極内部に空洞を生じることなく、部品実装に必要なポスト電極の高さを確保することができる。

図１３は、実施の形態１に係る半導体装置のポスト電極２１３を示す概略断面図である。図１４は、図１３の要部Ａの拡大斜視図である。図１３に示されるように、半導体基板上に備えられた配線１０９と、この配線１０９に接続される底部、この底部の反対側の頂部、底部と頂部とを繋ぐ側面を有する柱状のポスト電極２１３とを有する。実施の形態１においては、ポスト電極２１３ａとポスト電極２１３ｂの継ぎ目（接合位置）２３０を、１層目のドライフィルム２１０と２層目のドライフィルム２１１の界面（この界面位置には、図１４に示されるような、周方向に長い環状の外周突起部（段差）２４０が形成される）より下にしている。このようにすることで、２層目のドライフィルム２１１の貼付け時に生じる密着性低下を防止することが可能となり、１層目のドライフィルムと２層目のドライフィルムの界面に生じるポスト電極の段差によりモールド樹脂からのポスト電極抜けを抑制することが可能となる。

また、図１３及び図１４に示されるポスト電極の構造は、２層目のフォトレジスト２１１の上に３層目のフォトレジスト（図示せず）を用いて、２層目のポスト電極と３層目のポスト電極とを形成する際に、同様に採用することが望ましい。

《３》実施の形態２
《３−１》実施の形態２の製造方法
図１５は、実施の形態２に係る半導体装置の製造方法を示すフローチャートである。図１６（ａ）〜（ｄ）は、実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その１）であり、図１７（ａ）〜（ｄ）は、実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その２）であり、図１８（ａ）、（ｂ）は、実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。図１７（ａ）は、図１６（ｄ）に続く工程を示し、図１８（ａ）は、図１７（ｄ）に続く工程を示す。また、図１６（ａ）〜（ｄ）、図１７（ａ）〜（ｄ）、図１８（ａ）、（ｂ）において、左側の図はウェハの中央部（外周部以外）の領域を示し、右側が、ウェハの外周部に近い領域を示す。また、図１９は、スリットの形成例を概略的に示す平面図である。

図１６（ａ）は、実施の形態１における図７（ａ）〜（ｃ）のプロセスと同様のプロセスにより、形成される。

次に、図１６（ｂ）に示されるように、再配線１０９が形成されたウェハに対し、ウェハ全面に１層目のドライフィルム３１０を貼り付ける。

次に、図１６（ｃ）に示されるように、所望の再配線１０９上に、リソグラフィ技術を用い、１層目のドライフィルム３１０を厚さ方向に貫通する開口部（ホール）３１２ａを形成する（図１５におけるステップＳ２及びステップＳ３）。

次に、図１６（ｄ）に示されるように、メッキ処理（電界メッキ）によりポスト電極３１３ａを形成する（図１５におけるステップＳ４）。このとき、１層目のドライフィルム３１０の開口部３１２ａ内のみにポスト電極３１３ａは、形成される（図１５におけるステップＳ４）。また、ポスト電極３１３ａは、その上面が、１層目のドライフィルム３１０の上面３１０ａよりも低くなるように形成する。

次に、図１７（ａ）に示されるように、ウェハ全面に２層目のドライフィルム３１１を貼り付ける（図１５におけるステップＳ５）。

次に、図１７（ｂ）に示されるように、リソグラフィ技術を用いて、１層目のドライフィルム３１０の開口部（ホール）３１２ａ上に、２層目のドライフィルム３１１を厚さ方向に貫通する開口部（ホール）３１２ｂを形成すると共に、２層目のドライフィルム３１１に長尺な溝であるスリット３２０を形成する（図１５におけるステップＳ２１，Ｓ２２）。スリット３２０は、例えば、図１９に示されるように、１個以上の所定数のポスト電極を囲うように格子状に形成してもよい。スリット３２０を形成する目的は、ドライフィルムを重ねて半導体ウェハ上に貼り付けたときに、ドライフィルムの収縮によって生じる内部応力の問題（ウェハの反りなど）を生じ難くすることである。したがって、スリット３２０の配置は、図１９の例に限定されない。

次に、図１７（ｃ）に示されるように、電界メッキを用いて１層目のポスト電極３１３ａ上に２層目のポスト電極３１３ｂを形成する（図１５におけるステップＳ８）。このとき、２層目のドライフィルム３１１の開口部にポスト電極３１３ｂは、形成される。また、ポスト電極３１３ｂは、その上面を２層目のドライフィルム３１１の上面よりも高く形成することが望ましい。

次に、図１７（ｄ）に示されるように、第２及び第１のドライフィルム３１１及び３１０を薬液処理により除去し（図１５におけるステップＳ９）、さらに再配線１０９を阻止膜としてＵＢＭ膜１０８を除去する。

次に、図１８（ａ）に示されるように、再配線１０９上に部品３１４を実装する（図１５におけるステップＳ１０）。

その後、図１８（ｂ）に示されるように、ウェハ全面をモールド樹脂３１５により封止する（図１５におけるステップＳ１１）。その後、図３（ａ）〜（ｄ）と同様の工程を実行する（図１５におけるステップＳ１２、Ｓ１３）。以上の工程により、ＷＬ−ＣＳＰにおいて、再配線上に部品を実装し、部品をモールド樹脂で封止した半導体装置が完成する。

《３−２》実施の形態２の変形例の製造方法
図２０は、実施の形態２の変形例に係る半導体装置の製造方法を示すフローチャートである。図２１（ａ）〜（ｅ）は、実施の形態２の変形例に係る半導体装置の製造方法の工程を示す概略断面図（その１）であり、図２２（ａ）〜（ｅ）は、実施の形態２の変形例に係る半導体装置の製造方法の工程を示す概略断面図（その２）であり、図２３（ａ）〜（ｄ）は、実施の形態２の変形例に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。図２２（ａ）は、図２１（ｅ）に続く工程を示し、図２３（ａ）は、図２２（ｄ）に続く工程を示す。また、図２１（ａ）〜（ｅ）、図２２（ａ）〜（ｅ）、図２３（ａ）〜（ｄ）において、左側の図はウェハの中央部（外周部以外）の領域を示し、右側が、ウェハの外周部に近い領域を示す。

図２１（ａ）は、実施の形態１における図７（ａ）〜（ｃ）のプロセスと同様のプロセスにより、形成される。

次に、図２１（ｂ）に示されるように、再配線１０９が形成されたウェハに対し、ウェハ全面に１層目のドライフィルム４１０を貼り付ける（図２０におけるステップＳ１）。

次に、図２１（ｃ）に示されるように、所望の再配線１０９上にリソグラフィ技術を用い、１層目のドライフィルム４１０を厚さ方向に貫通する開口部（ホール）４１２ａを形成すると共に、１層目のドライフィルム４１０に長尺な溝であるスリット５７を形成し、及び、ウェハ外周部のレジスト除去部を形成する（図２０におけるステップＳ３１，Ｓ３２）。

次に、図２１（ｄ）に示されるように、ウェハ全面にレジスト４２１を塗布し、図２１（ｅ）に示されるように、ポスト電極を形成する開口部４１２ａのレジスト４２１をパターンニングし開口する（図２０におけるステップＳ３３）。

次に、図２２（ａ）に示されるように、電界メッキを用いてポスト電極４１３ａを形成する。このとき、１層目のドライフィルム４１０の開口部内のみにポスト電極４１３ａは、形成される（図２０におけるステップＳ４）。

次に、図２２（ｂ）に示されるように、ウェハ外周部のレジスト４２１を除去し、図２２（ｃ）に示されるように、１層目のドライフィルム４１０上に２層目のドライフィルム４１１を貼り付ける（図２０におけるステップＳ５）。このとき、ウェハ外周部では、１層目のドライフィルム４１０が除去された領域（ＵＢＭ膜上）にも貼り付けられる。

次に、図２２（ｄ）に示されるように、リソグラフィ技術を用い、１層目のドライフィルム４１０の開口部（ホール）４１２ａ上及びスリット４２０上に、２層目のドライフィルム４１１を厚さ方向に貫通する開口部（ホール）４１２ｂを形成する（図２０におけるステップＳ３４，Ｓ３５）。このとき、図２２（ｄ）に代えて、図２２（ｅ）に示されるように、リソグラフィ技術を用い、１層目のドライフィルム４１０の開口部（ホール）上４１２ａにのみ、２層目のドライフィルム４１１を厚さ方向に貫通する開口部（ホール）４１２ｂを形成してもよい。

次に、図２３（ａ）に示されるように、電界メッキを用いて１層目のポスト電極４１３ａ上に２層目のポスト電極４１３ｂを形成する（図２０におけるステップＳ８）。このとき、２層目のドライフィルム４１１の開口部４１２ｂにポスト電極４１３ｂは、形成される。また、ポスト電極４１３ｂは、２層目のドライフィルム４１１の上面よりも高く形成することが望ましい。

次に、図２３（ｂ）に示されるように、第２及び第１のドライフィルム４１１及び４１０を薬液処理により除去し、さらに再配線１０９を阻止膜としてＵＢＭ膜１０８を除去する（図２０におけるステップＳ９）。

次に、図２３（ｃ）に示されるように、再配線１０９上に部品４１４を実装する（図２０におけるステップＳ１０）。

その後、図２３（ｄ）に示されるように、ウェハ全面をモールド樹脂４１５により封止する（図２０におけるステップＳ１１）。その後、図３（ａ）〜（ｄ）と同様の工程を実行する（図２０におけるステップＳ１２，Ｓ１３）。以上の工程により、ＷＬ−ＣＳＰにおいて、再配線上に部品を実装し、部品をモールド樹脂で封止した半導体装置が完成する。

《３−３》実施の形態２の効果
図２４は、ドライフィルムを２枚重ねて半導体ウェハ上に貼り付けたときに生じることがある半導体ウェハの反りを概略的に示す側面図である。図２５は、ドライフィルムを２枚重ねて半導体ウェハ上に貼り付けたときに生じることがあるドライフィルム剥離を概略的に示す側面図である。図２６は、ドライフィルム剥離が生じたときに、メッキ工程で剥離部に形成される余剰Ｃｕを概略的に示す側面図である。図２７（ａ）は、正常なメッキ工程を示す図であり、図２７（ｂ）は、ドライフィルム片がホールを塞ぐ問題を示す図である。

例えば、図３（ｄ）に示すように、部品実装を可能にする高いポスト電極を厚いドライフィルム１１０，１１１により形成する場合、積層されたドライフィルム１１０，１１１内で発生する内部応力が大きくなり、この応力は、ウェハに反りを発生させる。また、内部応力は、ドライフィルム１１０，１１１の端部（ウェハエッジ付近）に集中し、ウェハエッジ付近（外周部付近）のドライフィルム１１０，１１１の剥離（図２５）を生じさせる。ドライフィルム１１０，１１１の剥離が生じた場合には、剥離の際に生じるドライフィルム片がメッキ液の中に混入し、図２７（ｂ）に示すようにドライフィルム片が開口部を塞ぎメッキ未成長の原因となり、また、ドライフィルム１１０，１１１が剥離した箇所には余剰なポスト電極（例えば、Ｃｕ電極）が成長するため、ポスト電極をメッキ処理によって形成した後の工程において、図２６に示されるように、余剰Ｃｕを起点としてウェハの割れを生じることがある。また、厚いドライフィルム１１０、１１１内で発生する内部応力は、ウェハに反りを生じさせ、ドライフィルム貼付け後の装置において真空吸着エラー等を生じ、工程の流れに不具合を生じる恐れがある。

そこで、実施の形態２では、ドライフィルムを２層としてポスト電極メッキを行うことにより、厚いドライフィルムでは、ウェハ外周部の１箇所に集中するドライフィルムの応力を、ウェハ外周部の２層目のドライフィルムを除去することにより応力集中箇所を分散させることが可能となる。ここで、ウェハ外周部は、１層目のドライフィルムで被覆されており、ウェハ外周に生じる余剰なポスト電極の成長を抑制することが可能となる。また２層目のドライフィルムに、格子状のスリットを形成することにより、ドライフィルム内で発生する応力を分散させ、ウェハ全体の反り量を抑制することが可能となる。なお、スリットによる反り防止の効果は、１層目のドライフィルム３１０と２層目のドライフィルム３１１との合計膜厚が、１００μｍ以上、特に、１５０μｍ以上であるときに有効である。

また、１層目のドライフィルムのウェハ外周部を除去した場合には、ウェハ外周ＵＢＭ膜１０８に２層目のドライフィルムが密着し、１層目のドライフィルムの端面を覆うため、応力緩和効果に加えドライフィルム界面に生じるメッキ液の染込みを抑制することが可能となる。

以上説明した通り、実施の形態２によれば、ウェハ外周部のドライフィルムを除去することにより、応力集中により生じるドライフィルムの剥離を防止し、メッキ液内へのドライフィルム片の混入、余剰ポスト電極成長によるウェハ割れを抑制することが可能となる。また格子状に２層目のドライフィルムのスリットを形成することにより、ドライフィルムの応力により生じるウェハのそりを抑制し、工程流動にて生じる不具合を防止することが可能となる。

１０１半導体ウェハ、１０２配線、１０３層間絶縁膜、１０４ビア（ＶＩＡ）、１０５配線、１０６パッシベーション膜、１０７下層絶縁膜、１０８ＵＢＭ膜、１０９再配線、１２０ポスト電極が形成される基板、１１０，２１０，３１０，４１０１層目のフォトレジストドライフィルム（１層目のドライフィルム）、２１０ａ，３１０ａ，４１０ａ１層目のドライフィルムの上面、１１１，２１１，３１１，４１１２層目のフォトレジストドライフィルム（２層目のドライフィルム）、１１２開口部（ホール）、１１３，２１３，３１３，４１３ポスト電極、１１４，２１４，３１４，４１４部品、１１５，２１５，３１５，４１５モールド樹脂、１１８半田端子、２１２ａ，３１２ａ，４１２ａ１層目のドライフィルムの開口部（ホール）、２１２ｂ，３１２ｂ，４１２ｂ２層目のドライフィルムの開口部（ホール）、２１３ａ，３１３ａ，４１３ａ１層目のポスト電極、２１３ｂ，３１３ｂ，４１３ｂ２層目のポスト電極、２３０ポスト電極の接合部、２４０ドライフィルムの界面位置に発生する外周突起部、３２０，４２０，４２２スリット、４２１レジスト。

Claims

基板上に第１のフォトレジストドライフィルムを貼り付け、前記第１のフォトレジストドライフィルムを厚さ方向に貫通する第１のホールを形成し、メッキ処理により前記第１のホール内に第１のポスト電極を形成する工程と、
前記第１のフォトレジストドライフィルムの上面上に第２のフォトレジストドライフィルムを重ねて貼り付け、前記第２のフォトレジストドライフィルムを厚さ方向に貫通し前記第１のホールに繋がる第２のホールを形成し、メッキ処理により前記第１のポスト電極上に第２のポスト電極を形成する工程と
を有し、
前記第１のポスト電極を形成する工程において、前記第１のポスト電極の上面が前記第１のフォトレジストドライフィルムの前記上面よりも低くなるように、前記第１のポスト電極の形成を行い、
前記第２のポスト電極を形成する工程において、前記第２のポスト電極の上面が前記第２のフォトレジストドライフィルムの上面よりも高くなるように、前記第２のポスト電極の形成を行う
ことを特徴とする半導体装置の製造方法。
前記第２のフォトレジストドライフィルム及び前記第１のフォトレジストドライフィルムを除去する工程と、
前記基板上に電子部品を実装する工程と、
前記電子部品、並びに、前記第１のポスト電極と前記第２のポスト電極とから構成されるポスト電極をモールド樹脂で封止する工程と、
ＣＭＰ法により、前記モールド樹脂で封止された構造体を研削する工程と
をさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
前記研削する工程後に、前記第２のポスト電極の長さが、前記第１のポスト電極の長さよりも長いことを特徴とする請求項２に記載の半導体装置の製造方法。
前記第１のフォトレジストドライフィルムが複数枚重なるように、前記第１のポスト電極を形成する工程を複数回繰り返し、
その後、前記第２のポスト電極を形成する工程を実行する
ことを特徴とする請求項１から３までのいずれか１項に記載の半導体装置の製造方法。
基板上に第１のフォトレジストドライフィルムを貼り付け、前記第１のフォトレジストドライフィルムを厚さ方向に貫通する第１のホールを形成し、メッキ処理により前記第１のホール内に第１のポスト電極を形成する工程と、
前記第１のフォトレジストドライフィルムの上面上に第２のフォトレジストドライフィルムを重ねて貼り付け、前記第２のフォトレジストドライフィルムを厚さ方向に貫通し前記第１のホールに繋がる第２のホールを形成し、メッキ処理により前記第１のポスト電極上に第２のポスト電極を形成する工程と
を有し、
前記第１のポスト電極を形成する工程において、
複数の前記第１のポスト電極が同時に形成され、
複数の前記第１のポスト電極の各上面が前記第１のフォトレジストドライフィルムの前記上面よりも低くなるように、複数の前記第１のポスト電極が形成され、
前記第２のポスト電極を形成する工程において、
複数の前記第２のポスト電極が同時に形成され、
複数の前記第２のポスト電極の各上面が前記第２のフォトレジストドライフィルムの前記上面よりも高くなるように、複数の前記第２のポスト電極が形成される
ことを特徴とする半導体装置の製造方法。