JP2005038892A - 半導体発光装置およびその製造方法 - Google Patents

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Abstract

【課題】発光素子と支持体をフリップチップ接続する際に、発光素子の両電極及びn型化合物半導体層とp型化合物半導体層の短絡を防止するのに優れた半導体発光装置を提供する。
【解決手段】基板21上に形成された化合物半導体層の同一面側にn型電極3とp型電極5を設けた発光素子1と、p型電極5に接続された正電極11とn型電極3に接続された負電極9と少なくとも正電極11と負電極9の境界部分にへこみを有する支持体7とを備える。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、発光素子がフリップチップ接合されてなる半導体発光装置に関する。
【0002】
【従来の技術】
現在、化合物半導体は、高輝度青色及び緑色発光LED、紫外LD等の発光素子として注目されている。
【0003】
近年、発光素子の放熱特性等を向上させる目的で、サファイア基板上の化合物半導体の発光素子を、正電極と負電極を有する支持体上にフリップチップで接着する構造が用いられているが、発光素子のp型電極と支持体の正電極を接続させるための導電性材料と、発光素子のn型電極と支持体の負電極を接続させるための導電性材料が短絡するという課題がある。
【0004】
従来の半導体発光装置は、支持体の正電極と負電極の境界部分に絶縁性のスペーサ樹脂を設けることにより、導電性材料同士の接触による電極の短絡を防止する方法が提案されている(例えば、特許文献1参照)。
【0005】
図7は、従来の半導体発光装置の断面図である。
【0006】
図7において、発光素子1を接着する支持体7には、静電気保護素子としてツェナーダイオードが使用されている。
【0007】
基板21の上にn型化合物半導体層23、発光層25、p型化合物半導体層27を順次積層した発光素子1において、その主光取出し面と反対側の面にn型電極3及びp型電極5が対角線方向に配列されている。
【0008】
また、支持体7の上に正電極11と負電極9及び両電極の境界部分に絶縁性のスペーサ樹脂13が形成されており、正電極11及び負電極9の表面に導電性材料15がそれぞれ塗布される。
【0009】
上記の発光素子1は、n型電極3とp型電極5が各々導電性材料15によって、正電極11及び負電極9を有する支持体7に接着される。
【0010】
ここで、導電性材料15N及び15Pは、発光素子1と支持体7で加熱加圧されるため、押し広げられて、接近する。しかし、スペーサ樹脂13が正電極11と負電極9の境界部分に形成されているため、導電性材料15N及び15Pの接触を妨げられることが示されている。
【0011】
【特許文献1】
特開2002−57374号公報(第3−4頁、第4図)
【0012】
【発明が解決しようとする課題】
しかしながら、電極間の短絡防止のために設けられたスペーサ樹脂13によって堰き止められた導電性材料15は、発光素子1の縁部付近まで押しやられる。
【0013】
この時、発光素子1と支持体7を接着する加圧力が所定より大きい場合、もしくは導電性材料15の量が所定より多い場合には、導電性材料15が発光層25側面を這い上がり、発光素子1に形成されたn型化合物半導体層23とp型化合物半導体層27の短絡が発生しやすい。
【0014】
本発明は、上記従来の課題を根本的に解決するもので、発光素子と支持体をフリップチップ接続する際に両電極及びn型化合物半導体層とp型化合物半導体層の短絡を防止するのに優れた半導体発光装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の半導体発光装置は、基板上に形成された化合物半導体層の同一面側にn型電極とp型電極を設けた発光素子と、p型電極に接続された正電極とn型電極に接続された負電極と少なくとも正電極と負電極の境界部分にへこみを有する支持体とを備える。
【0016】
本構成において、発光素子と支持体を導電性材料で接着する場合、発光素子と支持体を加熱加圧することにより押しやられた導電性材料は、正電極と負電極の境界部分に形成されたへこみに流れ込むため、導電性材料同士の接触による両電極の短絡を防止することができる。
【0017】
また、周辺部に押しやられた導電性材料が発光層側面を這い上がり、n型半導体層とp型半導体層が短絡するのを、支持体上の正電極の周辺にへこみを形成することにより、防ぐことができる。
【0018】
【発明の実施の形態】
(実施の形態1)
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0019】
図2は、本発明の実施の形態1にかかる発光素子の断面図であり、図3は、本発明の実施の形態1にかかる支持体上の絶縁膜、電極及びへこみの形成工程を示したものである。
【0020】
また、図4は、本発明の実施の形態1にかかる支持体の平面図である。
【0021】
図2、3及び4において、同じ構成要素については同じ符号を用いる。
【0022】
まず、本発明の発光素子をその具体的な製造方法に基づいて、説明する。
【0023】
図2に示すように、厚さ400μm、径2インチφのGaNよりなる基板21をMOCVD(有機金属気相成長)装置内に挿入し、前記GaNの基板21上にSiドープGaNクラッド層及び、アンドープAlGaN層を順次に積層したn型化合物半導体層23(以下、「n層23」と略称する。)、InGaNの発光層25、MgドープAlGaN層とMgドープAlGaNコンタクト層を順次に積層したp型化合物半導体層27(以下、「p層27」と略称する。)を順次に積層した。
【0024】
このようにして形成した化合物半導体の全面に、SiOを成膜し、ウェットエッチでマスクパターンを形成した後、塩素系ガスを用いたRIEにより、少なくともp層27と発光層25の一部を除去し、SiドープGaNクラッド層の表面を露出させた。その後、レジストパターニング、蒸着、リフトオフ等により、Ni及びAuのn型電極3を前記SiドープGaNクラッド層上に形成し、また、白金及び金のp型電極5をMgドープAlGaNコンタクト層上に形成して、発光素子とした。
【0025】
上記の構成では、基板21の表面からのp型電極5の高さと、基板21の表面からのn型電極3の高さに段差(以下、「発光素子の段差」と略称する。)が生じる。上記の高さには、各電極の厚みが含まれているものとする。
【0026】
また、n型電極3とp型電極5を除いた領域に短絡防止のために絶縁膜を設けても良い。
【0027】
このようにして得られた発光素子が多数形成されたウェーハの裏面(発光層25が形成された面と反対側の面を言う。)を研磨して100μmにまで薄くし、スクライバーまたはダイサーを用いて、350μm□のチップに分離した。
【0028】
次に、支持体の上に絶縁膜、電極及びへこみを形成する工程を説明する。
【0029】
図3に示すように、まず、Siの導電性材料を用いた支持体7全面にプラズマCVDにて絶縁膜17としてSiOを形成(工程(1))し、正電極11及び負電極9を形成する領域以外にレジスト19をパターニング(工程(2))する。
【0030】
次に、正電極11及び負電極9用のAuを全面に蒸着(工程(3))し、その後、リフトオフによりレジスト19及び余分なAuを除去(工程(4))することにより、正電極11及び負電極9を形成する。
【0031】
へこみ29Pを形成する領域以外にレジスト20をパターニング(工程(5))し、このレジスト20をマスクとして、上記の領域以外の絶縁膜17と支持体7の一部をエッチング(工程(6))する。
【0032】
最後に、レジスト20をリフトオフにより除去(工程(7))することにより、支持体7上に絶縁膜17、正電極11、負電極9及びへこみ29Pが形成された支持体7が得られる。
【0033】
上記の工程((5)〜(7))では、レジスト20をマスクとして、支持体7をエッチングすることによりへこみ29Pを形成しているが、この代替方法としてブラッシングがある。この場合には、レジストではなく、支持体7より硬い材料をマスクとして使用し、支持体7上に砥粒を噴出して、ブラッシングすることにより、同様なへこみを形成できる。
【0034】
図4において、正電極11と負電極9の境界部分の正電極11側にへこみ29Pが形成され、正電極引き出し部11Cへの配線部分を除いた正電極11の周辺部にへこみ31及び33が形成されている。また、上記へこみ29P、31、33は、p型電極5と正電極11の外周部が面一になるように配置されている。
【0035】
なお、正電極引き出し部11Cの配置、へこみ29P、31、33と発光素子1との相対位置は、適宜設計事項であり、本発明の実施の形態で記載したものに限られるものではない。
【0036】
したがって、正電極11がp型電極5より小さくなる場合でもよいし、大きくなる場合でもよい。ただし、大きくなる場合には、正電極11と負電極9の干渉に留意する必要が生じる。
【0037】
図1は、本発明の実施の形態1にかかる半導体発光装置の断面図(図4のA−A位置)である。図1において、図2ないし図4と同じ構成要素については同じ符号を用い、説明を省略する。
【0038】
図1において、上記方法により形成された支持体7の正電極11と負電極9の上にぺ一スト状半田を用いて、スタンピングにより半田を載せる。その後、p型電極5を正電極11に、n型電極3を負電極9に接続するために、支持体7上に発光素子1を載せ、加熱加圧することにより両者を接着する。
【0039】
なお、発光素子1及び支持体7のフリップチップ接続は、導電性材料15に限らず、バンプ、半田ボールを用いたものでも良い。濡れ性が良いため、広がりやすい導電性材料もしくは、半田ボールヘの適用が効果的である。
【0040】
かかる構成によれば、上述した発光素子の段差があるため、発光素子1と支持体7を加熱加圧した時に、導電性材料15Pが導電性材料15Nより強く、押し広げられる。この接着に余分な導電性材料15Pは、支持体7に形成されたへこみ29P、31、33に流れ込む。
【0041】
正電極11と負電極9の境界部分に形成されたへこみ29Pに導電性材料15Pが流れ込むことにより、導電性材料15Pと15Nの接触による両電極の短絡を防ぐことができる。
【0042】
また、正電極11の周囲に形成されたへこみ31、33に導電性材料15Pが流れ込むことにより、発光層25の側面への導電性材料15Pの這い上がりを防ぎ、発光素子1の側面に露出したn層23とp層27の導電性材料15Pによる短絡を防止することができる。
【0043】
なお、上記へこみ29P、31及び33の容積が、正電極11とp型電極5を接続させる導電性材料15Pの容積より大きくなるように、幅及び深さが選定され、形成されることがより好ましい。
【0044】
容積を大きくすることにより、接着に要した加圧力が所定より大きい場合にも、上記へこみが流れ込む導電性材料15Pを確実に収容することができるため、短絡を防ぐことができる。
【0045】
また、従来例に開示された正電極11と負電極9の境界領域の完全閉鎖ではなく、へこみ29Pに導電性材料15Pを導くことを目的として、上記境界部分の負電極9側にSiOなどの絶縁性の壁部を設けてもよい。
【0046】
(実施の形態2)
図5は、本発明の実施の形態2にかかる支持体の平面図であり、図6は、本発明の実施の形態2にかかる半導体発光装置の断面図である。
【0047】
図6において、本発明の実施の形態2にかかる発光素子1は、本発明の実施の形態1にかかる発光素子と同一のものを使用する。
【0048】
図5において、まず支持体7にサファイヤなどの絶縁材料を用い、実施の形態1にかかる支持体上の電極形成工程(図3の工程(2)〜工程(4))により、電極を形成する。
【0049】
次に、スクライビングにより、へこみ37を形成した。
【0050】
へこみ37は、スクライビングにより形成されるため、正電極11と負電極9の境界部分以外、つまり正電極11自体及び負電極9自体を分断するように形成される。しかし、発光素子1と支持体7を接着させる導電性材料15が分断された各電極を電気的に接続する。
【0051】
発光素子1と支持体7の接着は、本発明の実施の形態1にかかる半導体発光装置と同様な方法で実施した。
【0052】
かかる構成によれば、絶縁材料などエッチングまたはブラッシングが困難な材料においても、へこみ37を形成することができるため、実施の形態1の半導体発光装置と同様な効果を有する。
【0053】
なお、スクライビングによりへこみを形成する方法を実施の形態1で使用した導電性材料の支持体に適用してもよい。
【0054】
(実施の形態3)
図8は、本発明の実施の形態3にかかる支持体の平面図であり、図9は、本発明の実施の形態3にかかる半導体発光装置の断面図(図8のB−B位置)である。
【0055】
図8及び図9において、本発明の実施の形態1と同じ構成要素については同じ符号を用いる。
【0056】
まず、本発明の実施の形態3にかかる発光素子をその具体的な製造方法に基づいて、説明する。
【0057】
図9に示すように、厚さ400μm、径2インチφのSiCよりなる基板21をMOCVD(有機金属気相成長)装置内に押入し、前記基板21の一方の面上にn層23、発光層25、p層27を順次、積層した。
【0058】
p層27上のp型電極5を形成する領域以外にレジストをパターニングし、白金及びAuを全面に蒸着した後、リフトオフによりレジスト及び余分な白金、Auを除去して、p型電極5を形成した。
【0059】
次に、MOCVD装置内から一旦、ウェーハを取り出し、化合物半導体層を形成した面と反対側の面(以下、「他方の面」と略称する。)を加工対象として、再度、装置内にセットする。
【0060】
基板21の他方の面において、n型電極3を形成する領域以外にレジストをパターニングし、Ni及びAuを全面に蒸着した後、リフトオフによりレジスト及び余分なNi、Auを除去してn型電極3を形成し、発光素子1とした。
【0061】
このようにして得られた発光素子1が多数形成された基板の他方の面側よりダイシング及びスクライビングを行い、図9に示すような断面形状のチップに分離した。
【0062】
図8において、Siの導電性材料を用いた支持体7の上の正電極及びへこみ35は、絶縁膜の形成を除き、本発明の実施の形態1にかかる支持体と同様の工程で形成された。
【0063】
へこみ35は、正電極引き出し部11Cへの配線部分を除いた正電極11の周囲に、p型電極5と正電極11の外周部が面一になるように配置されている。
【0064】
なお、正電極引き出し部11C及びへこみ35と発光素子1との相対位置は、適宜設計事項であり、本発明の実施の形態で記載したものに限られるものではない。したがって、正電極11がp型電極5より小さくなる場合でもよいし、大きくなる場合でもよい。
【0065】
また、スクライビング又はブラッシングにより、へこみを形成した支持体7を使用してもよい。この場合、へこみの位置は若干異なるが、説明は省略する。
【0066】
なお、支持体7の裏面(正電極を形成した面と反対側の面)にまで正電極引き出し部を延長してもよい。
【0067】
図9において、支持体7の正電極11の上にぺースト状半田を用いて、スタンピングにより半田を載せ、p型電極5を正電極11に接続するために、支持体7上に発光素子1を載せ、加熱加圧することにより両者を接着する。
【0068】
次に、ワイヤーボンディング法によりn型電極3とリードフレームのn側55をワイヤー41で、正電極引き出し部11Cとリードフレームのp側53をワイヤー43で各々、接続させる。上記方法により発光素子1と支持体7が接着され、電気接続がなされる。
【0069】
なお、正電極11及びp型電極5の接着は、導電性材料15に限らず、バンプ、半田ボールを用いたものでも良い。濡れ性が良いため、広がりやすい導電性材料もしくは、半田ボールヘの適用が効果的である。
【0070】
かかる構成によれば、発光素子1と支持体7を加熱加圧した時に押し広げられた接着に余分な導電性材料15は、支持体7に形成されたへこみ35に流れ込む。
【0071】
上記へこみ35が、発光素子1の側面への導電性材料15の這い上がりを防ぎ、発光素子1の側面に露出したn層23とp層27の導電性材料15による短絡を防止することができる。
【0072】
上記支持体7には、導電性材料を使用したが、Al、Cuなどの熱伝導性の金属を用いると、放熱性の面でさらに効果がある。この実施の形態の半導体発光装置の断面図を図10に示す。
【0073】
この場合、金属製の支持体に直接、発光素子1のp型電極5を接着できるため、正電極11及び正電極引き出し部11Cは形成しなくてもよく、p型電極5を接着する領域の周辺にへこみ35を形成すればよい。本発明では、このp型電極5を接着する領域についても正電極11とする。
【0074】
また、支持体7は、絶縁性材料で形成してもよいが、放熱効率の点では、導電性材料もしくは熱伝導性の高い金属を用いるのがより好ましい。
【0075】
また、へこみ35は、本発明の実施の形態1と同様に、その容積が使用される導電性材料15の容積より大きくなるように幅及び深さが選定され、形成されることがより好ましい。
【0076】
(実施の形態4)
図11は、本発明の実施の形態4にかかる発光素子の化合物半導体層側から見た平面図であり、図12は、その発光素子の製造工程を示したものである。
【0077】
図11及び図12において、本発明の実施の形態1と同じ構成要素については同じ符号を用い、説明を省略する。
【0078】
図11において、p型電極5の周囲、つまり、支持体の正電極周辺に形成したへこみに対向する部分に絶縁性の壁部51が形成されている。
【0079】
まず、本発明の実施の形態4にかかる発光素子の製造方法について説明する。図12において、工程(1)から工程(5)までは、本発明の実施の形態1と同様の工程であるので、説明を省略する。
【0080】
p型層27上にp型電極5を形成するために、まず、p型電極5を形成する領域以外の領域にレジスト91をパターニング(工程(6))し、ウェットエッチングによりp型電極5を形成する領域のSiOを除去(工程(7))すると、絶縁性の壁部51がSiOで形成される。
【0081】
次に、p型電極用にAuを全面に蒸着(工程(8))し、リフトオフによりレジスト及び余分なAuを除去して、p型電極5を形成(工程(9))する。
【0082】
n型電極3を形成する領域以外の領域にレジスト93をパターニング(工程(10))し、n型電極用にAuを全面に蒸着(工程(11))し、リフトオフによりレジスト及び余分なAuを除去して、n型電極3を形成(工程(12))して、発光素子1とした。
【0083】
また、本実施の形態ではp型電極5の側面だけに絶縁膜51を形成したが、より広い領域、n型電極3とp型電極5を除いた領域に絶縁膜51を設けても良い。
【0084】
この場合、工程数は若干増えるが、説明は省略する。
【0085】
図13は、本発明の実施の形態4にかかる支持体上の絶縁膜、電極、及びへこみを形成する工程を示したものである。
【0086】
図14は、本発明の実施の形態4にかかる半導体発光装置の断面図である。
【0087】
図13及び図14において、本発明の実施の形態1と同じ構成要素については同じ符号を用い、説明を省略する。
【0088】
図13において、まず、Siの導電性材料を用いた支持体7全面にプラズマCVDにて絶縁膜17としてSiOを形成(工程(1))し、負電極9を形成する領域にレジスト71をパターニング(工程(2))する。
【0089】
次に、レジスト71をマスクとして、余分な絶縁膜17を除去(工程(3))し、リフトオフによりレジスト71も除去(工程(4))した後、正電極11及び負電極9を形成する領域以外の領域にレジスト73をパターニング(工程(5))する。
【0090】
両電極用としてAuを全面に蒸着(工程(6))し、リフトオフによりレジスト73及び余分なAuを除去(工程(7))すると、支持体7上に正電極11、負電極9及び支持体7と負電極9の間に絶縁膜17が形成される。
【0091】
この時、支持体7表面からの正電極11の高さと、支持体7表面からの負電極9の高さとの段差(以下、「支持体の段差」と略称する。)が、発光素子の段差とほぼ同一となるように絶縁膜17の厚さを調整する。
【0092】
なお、上記の高さには、各電極の厚みが含まれているものとする。
【0093】
工程(7)の後、へこみ29Pを形成する領域以外の領域にレジスト75をパターニング(工程(8))し、エッチングによりへこみ29Pを形成(工程(9))した後、リフトオフによりレジスト75を除去(工程(10))して、支持体7を加工した。
【0094】
なお、スクライビング又はブラッシングにより、へこみを形成した支持体7を使用してもよい。この場合、へこみの位置は若干異なるが、実施の形態2にかかる支持体と同様な配置となるため、説明は省略する。
【0095】
上記方法で加工した支持体7では、発光素子の段差と支持体の段差をほぼ同一にすることにより、正電極11とp型電極5を接続する導電性材料15Pの厚さと、負電極9とn型電極3を接続する導電性材料15Nの厚さを同一にすることができる。
【0096】
したがって、接着の際に導電性材料15で発光素子の段差を調整する必要がなくなるため、接着に余分な導電性材料15が不要となり、導電性材料15N及び15Pの短絡の発生を防ぐことができる。
【0097】
図14において、上記の構成によれば、発光素子1と支持体7を加熱加圧した時に押し広げられた、接着に余分な半田15Pは、発光素子1のp型電極5の周辺に形成された絶縁性の壁部51により、p型電極5以外の発光素子1の表面上に広がるのを妨げ、前記の絶縁性の壁部51に対向する部分に形成されたへこみ29P、33に半田15Pを誘導する。
【0098】
したがって、半田15Pと15Nの短絡及び発光素子1のn層23とp層27の半田15Pによる短絡をより確実に防止することができる。
【0099】
発光層25で発熱が起こるため、正電極11は、負電極9に比べ、発熱が大きい。これに対し、支持体7において、発熱が大きい正電極11側に極力、絶縁膜17を設けないことにより、正電極11に伝達された熱が支持体7全面に急速に伝達され、発光素子の放熱効果も向上できる。
【0100】
また、正電極11と支持体7との間に絶縁膜17がある場合でも、発光素子の段差と支持体の段差を同一とすることにより、正電極11とp型電極5を接続する導電性材料15Pの厚さと負電極9とn型電極3を接続する導電性材料15Nの厚さを同一にすることができ、両者の接触による短絡をより確実に防ぐことができる。
【0101】
スタンピング以外の導電性材料15の形成方法として、固形半田の薄片を載せる方法、ぺ一スト状半田をスクリーン印刷により形成する方法、固形半田を蒸着して薄膜とする方法(以下、「蒸着方法」と略称する。)を用いることができる。
【0102】
なお、導電性材料15は、発光素子1の電極上または支持体7の電極上のいずれに形成してもよいが、p型電極5及びn型電極3の領域内に入る大きさで形成される。
【0103】
特に、蒸着方法は、電極に対するパターニング精度及び厚み精度が高いため、導電性材料15P及び15Nの短絡を心配することなく、接着に必要な厚みの半田を大面積で塗布することができる。
【0104】
したがって、他の方法に比べ、支持体7への放熱効果をより高めることができる。
【0105】
また、導電性材料15に半田を用いることにより、濡れ性が良いため、支持体7の電極に対し、発光素子1のp型電極5及びn型電極3のほぼ全面を均一に接着することができる。
【0106】
半田は、Pb−Sn、In−Sn、Sn−Pd、Sn−Zn、Sn−Cu、Pb−Ag−Sn、In−Ag−Pb、Ag−Pd、Au−Ge、Au−Si、Au−Sn等を用いることができ、少なくともAu、Ag、Si、Sn、Pb、Inのいずれかの材料を含むことが望ましい。
【0107】
【発明の効果】
以上のように、本発明の半導体発光装置によれば、支持体上の電極の周辺にへこみを形成することにより、発光素子と支持体を接着する際に導電性材料同士の接触によるn型電極とp型電極の短絡及び発光素子側面に露出したp層とn層の短絡を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体発光装置の断面図
【図2】本発明の実施の形態1に係る発光素子の断面図
【図3】本発明の実施の形態1に係る支持体上の絶縁膜、電極及びへこみを形成する工程図
【図4】本発明の実施の形態1に係る支持体の平面図
【図5】本発明の実施の形態2に係る支持体の平面図
【図6】本発明の実施の形態2に係る半導体発光装置の断面図
【図7】従来の半導体発光装置の断面図
【図8】本発明の実施の形態3に係る支持体の平面図
【図9】本発明の実施の形態3に係る半導体発光装置の断面図
【図10】本発明の実施の形態3に係る半導体発光装置の断面図(導電性の支持体)
【図11】本発明の実施の形態4に係る発光素子の平面図
【図12】本発明の実施の形態4に係る発光素子の製造工程図
【図13】本発明の実施の形態4に係る支持体上の絶縁膜、電極及びへこみを形成する工程図
【図14】本発明の実施の形態4に係る半導体発光装置の断面図
【符号の説明】
1 発光素子
3 n型電極
5 p型電極
7 支持体
9 負電極
9C 負電極引き出し部
11 正電極
11C 正電極引き出し部
13 スペーサ樹脂
15 導電性材料
15P p型電極側に搭載された導電性材料
15N n型電極側に搭載された導電性材料
17 絶縁膜
19、20、71、73、75、91、93 レジスト
21 基板
23 n層
25 発光層
27 p層
29P、29N、31、33、35、37 へこみ
41、43 ワイヤー
51 絶縁性の壁部
53 リードフレームのp側
55 リードフレームのn側

Claims (17)

  1. 基板上に形成された化合物半導体層の同一面側にn型電極とp型電極が設けられた発光素子と、前記p型電極に接続された正電極と前記n型電極に接続された負電極と少なくとも前記正電極と前記負電極の境界部分に形成されたへこみを有する支持体とを備えた半導体発光装置。
  2. 前記支持体は前記正電極の周辺に形成されたへこみをさらに有することを特徴とする請求項1に記載の半導体発光装置。
  3. 前記発光素子は基板上にn層と発光層とp層とが順次積層され、前記p層の上に形成されたp型電極と、少なくとも前記p層と前記発光層の一部を除去して前記n層を露出させた領域に形成されたn型電極とを有することを特徴とする請求項1または2のいずれかに記載の半導体発光装置。
  4. 前記半導体発光装置は少なくとも前記支持体と前記負電極との間にさらに絶縁膜を有し、前記絶縁膜は前記支持体表面からの前記正電極の高さと前記支持体表面からの前記負電極の高さとの段差が前記基板表面からの前記p型電極の高さと前記基板表面からの前記n型電極の高さとの段差とほぼ同一となるように形成されていることを特徴とする請求項1ないし3のいずれかに記載の半導体発光装置。
  5. 前記絶縁膜は前記負電極と前記支持体の間にのみ形成されていることを特徴とする請求項4に記載の半導体発光装置。
  6. 基板の一方の面上にn層と発光層とp層とが順次積層され、前記p層の上に形成されたp型電極と、前記基板の他方の面上に形成されたn型電極とを有する発光素子と、少なくとも前記p型電極に接続された正電極と前記正電極の周囲に形成されたへこみを有する支持体とを備えた半導体発光装置。
  7. 導電性材料で前記発光素子と前記支持体の電極を接続させることを特徴とする請求項1ないし6のいずれかに記載の半導体発光装置。
  8. 前記へこみの容積は前記導電性材料の容積より大きいことを特徴とする請求項7に記載の半導体発光装置。
  9. 前記発光素子側と前記支持体側のいずれか一方の電極上に蒸着された薄膜で前記発光素子と前記支持体の電極を接続させることを特徴とする請求項4または5のいずれかに記載の半導体発光装置。
  10. 前記導電性材料が半田であることを特徴とする請求項7ないし9のいずれかに記載の半導体発光装置。
  11. 前記半田がAu、Ag、Si、Sn、Pb、Inのいずれかを含むことを特徴とする請求項10に記載の半導体発光装置。
  12. 前記発光素子の前記へこみに対向する部分に絶縁性の壁部を設けることを特徴とする請求項1ないし11のいずれかに記載の半導体発光装置。
  13. 前記発光素子の壁部はエッチングにより形成されることを特徴とする請求項12に記載の半導体発光装置。
  14. 基板上に形成された化合物半導体層の同一面側にn型電極とp型電極が設けられた発光素子と、正電極と負電極を有する支持体とを備えた半導体発光装置の製造方法において、少なくとも前記正電極と前記負電極の境界部分にへこみをエッチングとスクライビングとブラッシングの内のいずれかにより形成する工程と、前記p型電極を前記正電極に、前記n型電極を前記負電極にそれぞれ接続させる工程とを有する半導体発光装置の製造方法。
  15. 前記発光素子は基板上にn層と発光層とp層とが順次積層され、前記p層の上に形成されたp型電極と、少なくとも前記p層と前記発光層の一部を除去して前記n層を露出させた領域に形成されたn型電極とを有することを特徴とする請求項14に記載の半導体発光装置の製造方法。
  16. 基板の一方の面上に形成された化合物半導体層の同一面側に形成されたp型電極と前記基板の他方の面上に形成されたn型電極とを有する発光素子と、少なくとも正電極を有する支持体とを備えた半導体発光装置の製造方法において、前記正電極の周囲にへこみをエッチングとスクライビングとブラッシングの内のいずれかにより形成する工程と、前記p型電極を前記正電極に、前記n型電極を前記負電極にそれぞれ接続させる工程とを有する半導体発光装置の製造方法。
  17. 前記半導体発光装置の製造方法は前記支持体側の電極上に導電性材料を載せる工程をさらに有し、前記導電性材料で前記発光素子と前記支持体の電極を接続させることを特徴とする請求項14ないし16のいずれかに記載の半導体発光装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313897A (ja) * 2005-05-07 2006-11-16 Samsung Electronics Co Ltd 発光素子パッケージ用サブマウント
JP2006332381A (ja) * 2005-05-26 2006-12-07 Matsushita Electric Works Ltd 発光装置
US8614109B2 (en) 2008-11-13 2013-12-24 Nichia Corporation Semiconductor light-emitting apparatus and method of fabricating the same
JP2014103177A (ja) * 2012-11-16 2014-06-05 Toshiba Lighting & Technology Corp 発光モジュール
KR101413599B1 (ko) * 2013-01-31 2014-07-08 주식회사 루멘스 발광장치 및 이를 포함하는 백라이트 유닛
JP2014207307A (ja) * 2013-04-12 2014-10-30 シチズン電子株式会社 Led装置及びその製造方法
WO2014196175A1 (ja) * 2013-06-07 2014-12-11 パナソニックIpマネジメント株式会社 配線基板およびledモジュール
CN104659196A (zh) * 2013-11-20 2015-05-27 展晶科技(深圳)有限公司 发光二极管
JP2016039324A (ja) * 2014-08-08 2016-03-22 日亜化学工業株式会社 発光装置及び発光装置の製造方法
JP2017162994A (ja) * 2016-03-09 2017-09-14 パナソニックIpマネジメント株式会社 発熱部品の実装構造体及びその製造方法
JP2018113293A (ja) * 2017-01-10 2018-07-19 セイコーエプソン株式会社 発光装置、生体情報測定装置および発光装置の製造方法
WO2019069744A1 (ja) * 2017-10-06 2019-04-11 パナソニックIpマネジメント株式会社 画像表示装置、画像表示装置の製造方法、および部品実装基板
WO2021010034A1 (ja) * 2019-07-12 2021-01-21 株式会社ジャパンディスプレイ Ledモジュール及びledモジュールを含む表示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883955A (ja) * 1994-09-12 1996-03-26 Hitachi Ltd 光アセンブリ
JPH09223846A (ja) * 1996-02-16 1997-08-26 Nichia Chem Ind Ltd 窒化物半導体レーザ素子
JP2002026465A (ja) * 2000-07-12 2002-01-25 Denso Corp 半導体レーザおよびその製造方法
JP2003046142A (ja) * 2001-08-01 2003-02-14 Sanyo Electric Co Ltd 発光装置及びそれに用いる支持台
JP2003092431A (ja) * 2001-07-11 2003-03-28 Nichia Chem Ind Ltd フェースダウンで支持体に固定する方法
JP2003174201A (ja) * 2001-12-04 2003-06-20 Rohm Co Ltd Ledチップの実装方法、およびledチップの実装構造

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883955A (ja) * 1994-09-12 1996-03-26 Hitachi Ltd 光アセンブリ
JPH09223846A (ja) * 1996-02-16 1997-08-26 Nichia Chem Ind Ltd 窒化物半導体レーザ素子
JP2002026465A (ja) * 2000-07-12 2002-01-25 Denso Corp 半導体レーザおよびその製造方法
JP2003092431A (ja) * 2001-07-11 2003-03-28 Nichia Chem Ind Ltd フェースダウンで支持体に固定する方法
JP2003046142A (ja) * 2001-08-01 2003-02-14 Sanyo Electric Co Ltd 発光装置及びそれに用いる支持台
JP2003174201A (ja) * 2001-12-04 2003-06-20 Rohm Co Ltd Ledチップの実装方法、およびledチップの実装構造

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313897A (ja) * 2005-05-07 2006-11-16 Samsung Electronics Co Ltd 発光素子パッケージ用サブマウント
JP2006332381A (ja) * 2005-05-26 2006-12-07 Matsushita Electric Works Ltd 発光装置
US8614109B2 (en) 2008-11-13 2013-12-24 Nichia Corporation Semiconductor light-emitting apparatus and method of fabricating the same
US8735934B2 (en) 2008-11-13 2014-05-27 Nichia Corporation Semiconductor light-emitting apparatus and method of fabricating the same
JP2014103177A (ja) * 2012-11-16 2014-06-05 Toshiba Lighting & Technology Corp 発光モジュール
KR101413599B1 (ko) * 2013-01-31 2014-07-08 주식회사 루멘스 발광장치 및 이를 포함하는 백라이트 유닛
JP2014207307A (ja) * 2013-04-12 2014-10-30 シチズン電子株式会社 Led装置及びその製造方法
JPWO2014196175A1 (ja) * 2013-06-07 2017-02-23 パナソニックIpマネジメント株式会社 配線基板およびledモジュール
WO2014196175A1 (ja) * 2013-06-07 2014-12-11 パナソニックIpマネジメント株式会社 配線基板およびledモジュール
CN104659196A (zh) * 2013-11-20 2015-05-27 展晶科技(深圳)有限公司 发光二极管
JP2016039324A (ja) * 2014-08-08 2016-03-22 日亜化学工業株式会社 発光装置及び発光装置の製造方法
JP2017162994A (ja) * 2016-03-09 2017-09-14 パナソニックIpマネジメント株式会社 発熱部品の実装構造体及びその製造方法
JP2018113293A (ja) * 2017-01-10 2018-07-19 セイコーエプソン株式会社 発光装置、生体情報測定装置および発光装置の製造方法
US11033193B2 (en) 2017-01-10 2021-06-15 Seiko Epson Corporation Light emitting device, biological information measuring apparatus, and method of manufacturing light emitting device
WO2019069744A1 (ja) * 2017-10-06 2019-04-11 パナソニックIpマネジメント株式会社 画像表示装置、画像表示装置の製造方法、および部品実装基板
JPWO2019069744A1 (ja) * 2017-10-06 2020-09-17 パナソニックIpマネジメント株式会社 画像表示装置、画像表示装置の製造方法、および部品実装基板
JP7178665B2 (ja) 2017-10-06 2022-11-28 パナソニックIpマネジメント株式会社 画像表示装置、および部品実装基板
WO2021010034A1 (ja) * 2019-07-12 2021-01-21 株式会社ジャパンディスプレイ Ledモジュール及びledモジュールを含む表示装置
JP2021015901A (ja) * 2019-07-12 2021-02-12 株式会社ジャパンディスプレイ Ledモジュール及びledモジュールを含む表示装置
JP7407531B2 (ja) 2019-07-12 2024-01-04 株式会社ジャパンディスプレイ Ledモジュール及びledモジュールを含む表示装置

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