JP2015144241A - チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 - Google Patents

チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 Download PDF

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Abstract

【課題】良好に表裏判定でき、円滑に実装基板に実装できるチップ部品およびその製造方法を提供すること、ならびに、当該チップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供すること。【解決手段】基板２と、基板２上に形成され、複数の凹部６が厚さ方向に向かって形成された表面を有する第１および第２接続電極３，４と、第１および第２接続電極３，４と電気的に接続された回路素子を有する素子領域５とを含む、チップ部品１を形成する。【選択図】図１

Description

本発明は、チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器に関する。
特許文献１は、絶縁基板の片方の面に電極が形成されたチップ抵抗器を開示している。このチップ抵抗器は、当該片方の面を下方に向けた姿勢で、実装基板にはんだ付けされる。
特開２００１−７６９１２号公報
一般的に、特許文献１のようなチップ部品が実装基板にはんだ付けされる際には、自動実装機が使用される。自動実装機に収納されたチップ部品は、当該自動実装機に備えられた吸着ノズルによって吸着された後、実装基板上まで搬送されて実装基板に実装される。吸着ノズルにより吸着されたチップ部品に対しては、実装基板への実装に先立って、部品認識カメラによる表裏判定工程が実行される。
部品認識カメラによる表裏判定工程では、部品認識カメラの周囲に設置された光源（たとえばＬＥＤ）からチップ部品の電極が形成された側の面に向けて光が照射される。部品認識カメラは、チップ部品の電極および電極が形成されていない部分によって反射された反射光を検出することにより、電極が形成された領域とそうでない領域との明暗を区別して、チップ部品の表裏を判定している。
しかしながら、チップ部品は、必ずしも水平な姿勢で吸着ノズルにより吸着されるわけではなく、時には傾いた姿勢で吸着ノズルにより吸着される場合がある。傾いた姿勢のチップ部品の電極に照射された光は、電極によって部品認識カメラが配置された領域外に向けて反射（全反射）されて、部品認識カメラによって検出されない場合がある。このような場合、部品認識カメラによる映像情報では、チップ部品の電極の一部または全部が暗く写ることになる。そのため、自動実装機は、電極が形成された領域を電極が形成されていない領域であると誤認識し、チップ部品の実装基板への搬送を停止させる。
このような問題は、部品認識カメラの周囲に配置する光源の条件（仕様）を変更することにより解決できるかもしれないが、他の仕様のチップ部品に対して同一の自動実装機の使用ができなくなる等の制限が生じることにもなりかねない。そのため、自動実装機における誤認識の発生は、円滑なチップ部品の実装の妨げとなっている。
そこで、本願発明の一の目的は、良好に表裏判定でき、円滑に実装基板に実装できるチップ部品およびその製造方法を提供することである。
また、本発明の他の目的は、本発明のチップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することである。
本発明の一局面に係るチップ部品は、基板と、前記基板上に形成され、複数の凹部が厚さ方向に向かって形成された表面を有する電極と、前記電極と電気的に接続された回路素子を有する素子領域とを含む。
この構成によれば、たとえチップ部品が傾いた姿勢で吸着されていても、光源から電極に照射された光は、チップ部品の最表面に形成された電極の凹部によって乱反射される。チップ部品の電極には、このような凹部が複数形成されているため、たとえ、チップ部品が傾いた姿勢で吸着ノズルにより吸着されていても、光源からの入射光をあらゆる方向に反射させることができる。そのため、部品検出位置（部品認識カメラによる表裏判定が行われる位置）に対して部品認識カメラがどのように配置されていても、当該部品認識カメラにより電極を良好に検出できる。これにより、自動実装機は、チップ部品の仕様による誤認識を軽減できるので、チップ部品の実装基板に対する実装を円滑に行うことができる。
しかも、チップ部品の電極に凹部を形成するという加工で済むので、仕様の異なるチップ部品に適用できる。そのため、チップ部品の仕様毎に、部品認識カメラの周囲に配置する光源の条件（仕様）を変更する必要はない。
前記複数の凹部は、前記電極の厚さ方向に向かって、当該電極を貫通するように形成されていてもよいし、前記電極の厚さ方向に向かって、窪むように形成されていてもよい。このような構成であれば、光源からの光をより乱反射し易くなる。
前記チップ部品において、前記電極は、前記凹部が形成されていない平坦部をさらに含むことが好ましい。
チップ部品の製造工程では、素子領域に形成された回路素子のプロービング（電気的テスト）が実施されるのであるが、本発明のように電極の表面に凹部が形成されていない平坦部を設けておくことで、プローブが凹部に入り込むことを抑制または防止できる。その結果、プロービングを良好に行うことができる。また、実装基板に実装する際の接続面積も良好に確保できる。このような平坦部は、電極の内方部に限定されるものではなく、電極の表面周端部（電極が矩形状であれば角部）に形成されていてもよい。
前記チップ部品において、前記平坦部は、前記電極の内方部に形成され、前記凹部は、前記電極の周端部に沿って形成されていることが好ましい。
この構成によれば、電極の内方部に凹部が形成されていない平坦部が存在しているので、プロービングの際、プローブと電極とが接触する位置を電極の内方部に限定できる。その結果、プローブが凹部に入り込むことを効果的に抑制または防止できる。
前記チップ部品は、前記基板と前記電極との間に形成された絶縁膜をさらに含み、前記絶縁膜は、平面視において、前記電極の前記凹部が形成された位置と同じ位置に、その表面を厚さ方向に掘り下げるように形成された下地凹部を含むことが好ましい。
この構成によれば、絶縁膜に形成された下地凹部により、当該絶縁膜上に形成される電極の表面に凹部が必然的に形成されている。すなわち、電極の表面に別途凹部を形成するための工程を追加しなくとも、絶縁膜に予め下地凹部を形成しておくことにより、その後、所定の条件で下地凹部を電極材料で埋め戻すことにより、電極の形成と同時に、絶縁膜に形成された下地凹部を利用して、電極の表面に凹部を形成できる。また、電極と基板との間に絶縁膜を介在させることにより、たとえば基板と電極とを短絡させたくない場合に、その要求に応えることができる。
前記チップ部品は、前記絶縁膜と前記電極との間に介在し、前記電極と前記回路素子とを電気的に接続させるための配線膜をさらに含んでいてもよい。
前記チップ部品において、前記電極は、前記基板の表面の縁部を覆うように、当該表面および側面に一体的に形成されていてもよい。
この構成によれば、基板の表面に加えて側面にも電極が形成されているので、チップ部品を実装基板にはんだ付けする際の接着面積を拡大することができる。その結果、電極に対するはんだの吸着量を増やすことができるので、接着強度を向上させることができる。また、はんだが基板の表面から側面に回り込むように吸着するので、実装状態において、基板の表面および側面の二方向からチップ部品を保持できる。そのため、チップ部品の実装形状を安定化させることができる。
前記チップ部品において、前記基板は平面視において矩形状であり、前記電極は、前記基板の三方の縁部を覆うように形成されていてもよい。
この構成によれば、実装状態において、チップ部品を基板の表面および側面の三方向から保持できるので、チップ部品の実装形状を一層安定化させることができる。
前記チップ部品において、前記電極は、互いに間隔を空けて形成された一対の電極を含み、前記素子領域は、前記一対の電極の間に形成されていてもよい。
前記チップ部品において、前記素子領域は、前記基板上において、互いに異なる機能を有する複数の回路素子が互いに間隔を空けて配置された複数の素子領域を含み、前記電極は、各前記複数の素子領域にそれぞれ接続されるように、前記基板の表面に形成された一対の電極を含んでいてもよい。
この構成によれば、チップ部品は、複数の回路素子が共通の基板上に配置された複合チップ部品を構成している。複合チップ部品によれば、実装基板に対する接合面積（実装面積）を縮小できる。また、複合チップ部品をＮ連チップ（Ｎは、正の整数）としたことによって、素子を一つだけ搭載したチップ部品をＮ回実装する場合に比べて、同じ機能を有するチップ部品を１回の工程で実装できる。さらに、単品チップに比べて、チップ部品一つ当たりの面積を大きくできるので、自動実装機の吸着ノズルによる吸着動作を安定させることができる。
前記チップ部品において、前記電極は、Ｎｉ層と、Ａｕ層と、前記Ｎｉ層と前記Ａｕ層との間に介在するＰｄ層とを含んでいてもよい。
この構成によれば、チップ部品の外部接続電極として機能する電極の最表面には、Ａｕ層が形成されている。そのため、チップ部品を実装基板に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。また、この構成の電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
前記チップ部品において、前記回路素子は、抵抗、キャパシタ、ヒューズ、およびダイオードのいずれか１つの回路素子を含んでいてもよい。ダイオードとしては、ｐｎダイオード、ショットキダイオード、ツェナーダイオード等を例示できる。
前記チップ部品において、前記基板は、絶縁材料からなり、前記基板の表面には、平面視において、前記電極の前記凹部が形成された位置と同じ位置に、前記基板を厚さ方向に掘り下げた下地凹部が形成されていてもよい。
この構成によれば、絶縁膜を形成する必要がないため、基板が絶縁材料からなる場合には、製造工程を簡略化できる。この場合、前記回路素子は、抵抗を含んでいてもよく、キャパシタを含んでいてもよく、ヒューズを含んでいてもよい。
前記チップ部品は、たとえば実装基板を含む回路アセンブリ等に適用されてもよい。この場合、回路アセンブリは、前記チップ部品と、前記基板の前記表面に対向する実装面に、前記電極にはんだ接合されたランドを有する実装基板とを含む。
前記回路アセンブリは、たとえば電子機器等に適用されてもよい。この場合、電子機器は、前記回路アセンブリと、前記回路アセンブリを収容した筐体とを含む。
本発明の一局面に係るチップ部品の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜の表面を厚さ方向に選択的に掘り下げることにより、複数の下地凹部を形成する工程と、その表面における前記複数の下地凹部上の位置に凹部が形成されるように、前記複数の下地凹部を電極材料で埋め戻すことによって、電極を形成する工程とを含む。
この方法によれば、基板上に形成される電極の表面に凹部を形成できる。したがって、前述の一局面に係るチップ部品と同様の効果を奏するチップ部品を提供できる。
前記チップ部品の製造方法において、前記複数の下地凹部を形成する工程は、前記電極の形成領域における周端部に沿うように、前記複数の下地凹部を形成する工程を含んでいてもよい。
この方法によれば、電極の周端部に凹部が形成され、電極の内方部に凹部が形成されていない平坦部が形成される。そのため、後の工程において、プロービングがされる場合であっても、プローブと電極とが接触する位置を電極の内方部に限定できるので、プローブが凹部に入り込むことを効果的に抑制または防止できる。その結果、プロービングを良好に行うことができる。また、実装基板に実装する際の接続面積も良好に確保できる。
図１は、本発明の第１実施形態に係るチップ部品の模式的な斜視図である。 図２は、図１に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図３Ａは、図２に示す素子の一部分を拡大して描いた平面図である。 図３Ｂは、図３Ａの切断面線IIIb−IIIbから見た断面図である。 図３Ｃは、図３Ａの切断面線IIIc−IIIcから見た断面図である。 図４は、図２の切断面線IV−IVから見た断面図である。 図５は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図６（ａ）は、図２に示すチップ部品の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図６（ｂ）は、図６（ａ）の切断面線VIb−VIbから見た断面図である。 図７は、抵抗体膜ラインおよび配線膜により構成される一の電気回路図である。 図８は、抵抗体膜ラインおよび配線膜により構成される他の電気回路図である。 図９は、抵抗体膜ラインおよび配線膜により構成されるさらに他の電気回路図である。 図１０は、チップ部品の模式的な断面図である。 図１１Ａは、図１に示すチップ部品の製造方法を示す断面図である。 図１１Ｂは、図１１Ａの次の工程を示す断面図である。 図１１Ｃは、図１１Ｂの次の工程を示す断面図である。 図１１Ｄは、図１１Ｃの次の工程を示す断面図である。 図１１Ｅは、図１１Ｄの次の工程を示す断面図である。 図１１Ｆは、図１１Ｅの次の工程を示す断面図である。 図１１Ｇは、図１１Ｆの次の工程を示す断面図である。 図１１Ｈは、図１１Ｇの次の工程を示す断面図である。 図１１Ｉは、図１１Ｈの次の工程を示す断面図である。 図１２は、図１１Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図１３は、接続電極の製造工程を説明するための図である。 図１４Ａは、接続電極の製造工程をより具体的に説明するための断面図である。 図１４Ｂは、図１４Ａの次の工程を示す断面図である。 図１４Ｃは、図１４Ｂの次の工程を示す断面図である。 図１４Ｄは、図１４Ｃの次の工程を示す断面図である。 図１４Ｅは、図１４Ｄの次の工程を示す断面図である。 図１５Ａは、図１１Ｉの工程後におけるチップ部品の回収工程を示す模式的な断面図である。 図１５Ｂは、図１５Ａの次の工程を示す断面図である。 図１５Ｃは、図１５Ｂの次の工程を示す断面図である。 図１５Ｄは、図１５Ｃの次の工程を示す断面図である。 図１６Ａは、図１１Ｉの工程後におけるチップ部品の回収工程（変形例）を示す模式的な断面図である。 図１６Ｂは、図１６Ａの次の工程を示す断面図である。 図１６Ｃは、図１６Ｂの次の工程を示す断面図である。 図１７は、本発明に係るチップ部品の表裏判定工程を説明するための図である。 図１８は、参考例に係るチップ部品の表裏判定工程を説明するための図である。 図１９は、チップ部品が実装基板に実装された状態の回路アセンブリをチップ部品の長手方向に沿って切断したときの模式的な断面図である。 図２０は、実装基板に実装された状態のチップ部品を素子形成面側から見た模式的な平面図である。 図２１は、本発明の第２実施形態に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図２２は、図２１の切断面線XXII−XXIIから見た断面図である。 図２３Ａは、図２１の切断面線XXIIIa−XXIIIaから見た断面図である。 図２３Ｂは、図２１の切断面線XXIIIb−XXIIIbから見た断面図である。 図２４は、チップ部品の一部の構成を分離して示す分解斜視図である。 図２５は、チップ部品の内部の電気的構成を示す回路図である。 図２６は、図２１に示すチップ部品の製造工程の一例を説明するためのフローチャートである。 図２７は、本発明の第３実施形態に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図２８は、本発明の第４実施形態に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図２９は、本発明の第５実施形態に係るチップ部品の平面図である。 図３０は、図２９に係るチップ部品の切断面線XXXa−XXXa、切断面線XXXb−XXXbおよび切断面線XXXc−XXXcから見た断面図である。 図３１は、図２９に係るチップ部品の切断面線XXXI−XXXIから見た断面図である。 図３２は、図２９に係るチップ部品の切断面線XXXII−XXXIIから見た断面図である。 図３３は、図２９に係るチップ部品の製造工程の一部を説明するための断面図である。 図３４は、図３３の次の工程を示す図である。 図３５は、図３４の次の工程を示す図である。 図３６は、図３５の次の工程を示す図である。 図３７は、図３６の次の工程を示す図である。 図３８は、図３７の次の工程を示す図である。 図３９は、図３８の次の工程を示す図である。 図４０は、本発明の第６実施形態に係るチップ部品の平面図である。 図４１は、図４０の切断面線XLI−XLIから見た断面図である。 図４２は、図４０の切断面線XLII−XLIIから見た断面図である。 図４３は、図４０の切断面線XLIII−XLIIIから見た断面図である。 図４４は、図４０に示すチップ部品において、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の表面の構造を示す平面図である。 図４５は、図４０に示すチップ部品の内部の電気的構造を示す電気回路図である。 図４６は、同面積の基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図４７は、本発明の第７実施形態に係るチップ部品の断面図である。 図４８は、本発明の第８実施形態に係るチップ部品の平面図である。 図４９は、図４８の切断面線XLIX−XLIXから見た断面図である。 図５０は、図４８の切断面線L−Lから見た断面図である。 図５１は、本発明の第９実施形態に係るチップ部品の断面図である。 図５２は、本発明の第１０実施形態に係るチップ部品の平面図である。 図５３は、図５２の切断面線LIII−LIIIから見た断面図である。 図５４は、図５２の切断面線LIV−LIVから見た断面図である。 図５５は、図５２の切断面線LV−LVから見た断面図である。 図５６は、図５２に示すチップ部品において、接続電極ならびにその上に形成された構成を取り除いて、基板の表面の構造を示す平面図である。 図５７は、図５２に示すチップ部品の内部の電気的構造を示す電気回路図である。 図５８Ａは、図５２に示すチップ部品について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図５８Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図５９は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。 図６０は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。 図６１は、図５２に示すチップ部品４０１の製造工程の一例を説明するためのフローチャートである。 図６２Ａは、図５２に示すチップ部品の第１変形例を示す平面図である。 図６２Ｂは、図５２に示すチップ部品の第２変形例を示す平面図である。 図６２Ｃは、図５２に示すチップ部品の第３変形例を示す平面図である。 図６２Ｄは、図５２に示すチップ部品の第４変形例を示す平面図である。 図６２Ｅは、図５２に示すチップ部品の第５変形例を示す平面図である。 図６２Ｆは、図５２に示すチップ部品の第６変形例を示す平面図である。 図６３Ａは、本発明の第１１実施形態に係るチップ部品の模式的な斜視図である。 図６３Ｂは、前記チップが実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図６３Ｃは、前記回路アセンブリを前記チップの裏面側から見た模式的な平面図である。 図６３Ｄは、前記回路アセンブリを前記チップの素子形成面側から見た模式的な平面図である。 図６３Ｅは、２つの単品チップが実装基板に実装された状態を示す図である。 図６４は、本発明のチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図６５は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。 図６６は、変形例に係るチップ部品の接続電極を示す模式的な断面図である。 図６７は、第１参考例に係るチップ部品の模式的な斜視図である。 図６８は、図６７に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図６９Ａは、図６８に示す素子の一部分を拡大して描いた平面図である。 図６９Ｂは、図６９Ａの切断面線LXIXb−LXIXbから見た断面図である。 図６９Ｃは、図６９Ａの切断面線LXIXc−LXIXcから見た断面図である。 図７０Ａ（ａ）は、図６８に示す接続電極の一部分を拡大して描いた平面図であり、図７０Ａ（ｂ）は、図７０Ａ（ａ）の切断面線LXXA−LXXAから見た断面図である。 図７０Ｂ（ａ）は、図６８に示す接続電極の一部分を拡大して描いた平面図であり、図７０Ｂ（ｂ）は、図７０Ｂ（ａ）の切断面線LXXB−LXXBから見た断面図である。 図７１は、図７０Ｂに示す接続電極の変形例の一部を拡大して描いた平面図である。 図７２は、抵抗体膜ラインおよび配線膜の電気的特徴を回路記号および電気回路図で示した図である。 図７３（ａ）は、図６８に示すチップ部品の平面図の一部分を拡大して描いたヒューズを含む領域の部分拡大平面図であり、図７３（ｂ）は、図７３（ａ）の切断面線LXXIIIb−LXXIIIbから見た断面図である。 図７４は、抵抗体膜ラインおよび配線膜により構成される一の電気回路図である。 図７５は、抵抗体膜ラインおよび配線膜により構成される他の電気回路図である。 図７６は、抵抗体膜ラインおよび配線膜により構成されるさらに他の電気回路図である。 図７７は、チップ部品の模式的な断面図である。 図７８Ａは、図６７に示すチップ部品の製造方法を示す断面図である。 図７８Ｂは、図７８Ａの次の工程を示す断面図である。 図７８Ｃは、図７８Ｂの次の工程を示す断面図である。 図７８Ｄは、図７８Ｃの次の工程を示す断面図である。 図７８Ｅは、図７８Ｄの次の工程を示す断面図である。 図７８Ｆは、図７８Ｅの次の工程を示す断面図である。 図７８Ｇは、図７８Ｆの次の工程を示す断面図である。 図７８Ｈは、図７８Ｇの次の工程を示す断面図である。 図７８Ｉは、図７８Ｈの次の工程を示す断面図である。 図７９は、図７８Ｅの工程において溝を形成するために用いられるレジストパターンの一部の模式的な平面図である。 図８０は、接続電極の製造工程を説明するための図である。 図８１Ａは、図７８Ｉの工程後におけるチップ部品の回収工程を示す模式的な断面図である。 図８１Ｂは、図８１Ａの次の工程を示す断面図である。 図８１Ｃは、図８１Ｂの次の工程を示す断面図である。 図８１Ｄは、図８１Ｃの次の工程を示す断面図である。 図８２Ａは、図７８Ｉの工程後におけるチップ部品の回収工程（変形例）を示す模式的な断面図である。 図８２Ｂは、図８２Ａの次の工程を示す断面図である。 図８２Ｃは、図８２Ｂの次の工程を示す断面図である。 図８３は、第１参考例に係るチップ部品の表裏判定工程を説明するための図である。 図８４は、参考例に係るチップ部品の表裏判定工程を説明するための図である。 図８５は、チップ部品が実装基板に実装された状態の回路アセンブリをチップ部品の長手方向に沿って切断したときの模式的な断面図である。 図８６は、実装基板に実装された状態のチップ部品を素子形成面側から見た模式的な平面図である。 図８７は、第２参考例に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図８８は、図８７の切断面線LXXXVIII−LXXXVIIIから見た断面図である。 図８９Ａは、図８７の切断面線LXXXIXa−LXXXIXaから見た断面図である。 図８９Ｂは、図８７の切断面線LXXXIXb−LXXXIXbから見た断面図である。 図９０は、チップ部品の一部の構成を分離して示す分解斜視図である。 図９１は、チップ部品の内部の電気的構成を示す回路図である。 図９２は、図８７に示すチップ部品の製造工程の一例を説明するためのフローチャートである。 図９３は、第３参考例に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図９４は、第４参考例に係るチップ部品の平面図であり、接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。 図９５は、第５参考例に係るチップ部品の平面図である。 図９６は、図９５に係るチップ部品の切断面線XCVIa−XCVIa、切断面線XCVIb−XCVIbおよび切断面線XCVIc−XCVIcから見た断面図である。 図９７は、図９５に係るチップ部品の切断面線XCVII−XCVIIから見た断面図である。 図９８は、図９５に係るチップ部品の切断面線XCVIII−XCVIIIから見た断面図である。 図９９は、図９５に係るチップ部品の製造工程の一部を説明するための断面図である。 図１００は、図９９の次の工程を示す図である。 図１０１は、図１００の次の工程を示す図である。 図１０２は、図１０１の次の工程を示す図である。 図１０３は、図１０２の次の工程を示す図である。 図１０４は、図１０３の次の工程を示す図である。 図１０５は、図１０４の次の工程を示す図である。 図１０６は、第６参考例に係るチップ部品の平面図である。 図１０７は、図１０６の切断面線CVII−CVIIから見た断面図である。 図１０８は、図１０６の切断面線CVIII−CVIIIから見た断面図である。 図１０９は、図１０６の切断面線CIX−CIXから見た断面図である。 図１１０は、図１０６に示すチップ部品において、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、基板の表面の構造を示す平面図である。 図１１１は、図１０６に示すチップ部品の内部の電気的構造を示す電気回路図である。 図１１２は、同面積の基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図１１３は、第７参考例に係るチップ部品の断面図である。 図１１４は、第８参考例に係るチップ部品の平面図である。 図１１５は、図１１４の切断面線CXV−CXVから見た断面図である。 図１１６は、図１１４の切断面線CXVI−CXVIから見た断面図である。 図１１７は、第９参考例に係るチップ部品の断面図である。 図１１８は、第１０参考例に係るチップ部品の平面図である。 図１１９は、図１１８の切断面線CXIX−CXIXから見た断面図である。 図１２０は、図１１８の切断面線CXX−CXXから見た断面図である。 図１２１は、図１１８の切断面線CXXI−CXXIから見た断面図である。 図１２２は、図１１８に示すチップ部品において、接続電極ならびにその上に形成された構成を取り除いて、基板の表面の構造を示す平面図である。 図１２３は、図１１８に示すチップ部品の内部の電気的構造を示す電気回路図である。 図１２４Ａは、図１１８に示すチップ部品について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図１２４Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図１２５は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。 図１２６は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。 図１２７は、図１１８に示すチップ部品の製造工程の一例を説明するためのフローチャートである。 図１２８Ａは、図１１８に示すチップ部品の第１変形例を示す平面図である。 図１２８Ｂは、図１１８に示すチップ部品の第２変形例を示す平面図である。 図１２８Ｃは、図１１８に示すチップ部品の第３変形例を示す平面図である。 図１２８Ｄは、図１１８に示すチップ部品の第４変形例を示す平面図である。 図１２８Ｅは、図１１８に示すチップ部品の第５変形例を示す平面図である。 図１２８Ｆは、図１１８に示すチップ部品の第６変形例を示す平面図である。 図１２９Ａは、第１１参考例に係るチップ部品の模式的な斜視図である。 図１２９Ｂは、前記複合チップが実装基板に実装された状態の回路アセンブリの模式的な断面図である。 図１２９Ｃは、前記回路アセンブリを前記複合チップの裏面側から見た模式的な平面図である。 図１２９Ｄは、前記回路アセンブリを前記複合チップの素子形成面側から見た模式的な平面図である。 図１２９Ｅは、２つの単品チップが実装基板に実装された状態を示す図である。 図１３０は、参考例に係るチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１３１は、スマートフォンの筐体の内部に収容された回路アセンブリの構成を示す図解的な平面図である。
以下では、本発明の実施形態および参考例（第１〜第１１参考例）に係る形態を、添付図面を参照して詳細に説明する。
＜抵抗＞
図１は、本発明の第１実施形態に係るチップ部品１の模式的な斜視図である。
チップ部品１は、微小なチップ部品であり、図１に示すように、直方体形状をなしている。チップ部品１の平面形状は、直交する二辺（長辺８１、短辺８２）がそれぞれ０．６ｍｍ以下、０．３ｍｍ以下の矩形（０６０３チップ）であってもよいし、０．４ｍｍ以下、０．２ｍｍ以下の矩形（０４０４チップ）であってもよい。好ましくは、チップ部品１の寸法に関し、長さＬ１（長辺８１の長さ）が約０．３ｍｍであり、幅Ｗ１（短辺８２の長さ）が約０．１５ｍｍの矩形（０３０１５チップ）であり、厚さＴ１が約０．１ｍｍである。
チップ部品１は、チップ部品１の本体を構成する基板２と、外部接続電極となる第１および第２接続電極３，４と、第１および第２接続電極３，４によって外部接続される回路素子が選択的に形成される素子領域５とを主に備えている。
基板２は、略直方体のチップ形状である。基板２において図１における上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、基板２において回路素子が形成される表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、略同寸法かつ同形状であり、互いに平行である。素子形成面２Ａにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部９０ということにする。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている。
基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆ）を有している。当該複数の側面は、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図１における左手前側）の短辺８２間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図１における右奥側）の短辺８２間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図１における左奥側）の長辺８１間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図１における右手前側）の長辺８１間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａ〜側面２Ｅにおいて隣り合うもの同士が直角をなしている。
基板２では、素子形成面２Ａおよび側面２Ｃ〜２Ｅのそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図１では、素子形成面２Ａおよび側面２Ｃ〜２Ｅのそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ部品１は、樹脂膜２４を有している。樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。
第１および第２接続電極３，４は、基板２の素子形成面２Ａ上において周縁部８５を覆い、素子形成面２Ａおよび側面２Ｃ〜２Ｅに跨るように一体的に形成されている。第１および第２接続電極３，４のそれぞれは、チップ部品１の最表面に露出するように形成されている。第１および第２接続電極３，４は、素子形成面２Ａの長手方向に互いに間隔を開けて配置されている。当該配置位置において、第１接続電極３は、チップ部品１の一方の短辺８２（側面２Ｃ寄りの短辺８２）およびその両側の一対の長辺８１に沿う三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成されている。一方、第２接続電極４は、チップ部品１の他方の短辺８２（側面２Ｄ寄りの短辺８２）およびその両側の一対の長辺８１に沿う三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。これにより、基板２の長手方向両端部において側面同士が交わる各コーナー部１１はそれぞれ、第１接続電極３もしくは第２接続電極４によって覆われている。第１および第２接続電極３，４は、素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見た平面視において、略同寸法かつ同形状である。
第１接続電極３は、平面視における４辺をなす一対の長辺３Ａおよび短辺３Ｂを有している。長辺３Ａと短辺３Ｂとは平面視において直交している。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見た平面視において、第１接続電極３の表面には、複数の凹部６が形成されている。
複数の凹部６は、第１接続電極３の周端部に互いに間隔を空けて形成されている。より具体的には、複数の凹部６は、第１接続電極３の長辺３Ａおよび短辺３Ｂに沿う領域に互いに間隔を空けて形成されている。各凹部６は、たとえば、平面視略円形状に形成されている。凹部６の幅（外径）は、２μｍ〜３０μｍであり、その深さ（第１接続電極３の表面に対する凹部６の底部の位置）は、２μｍ〜２０μｍである。なお、各凹部６の形状としては、平面視円形状の他、平面視四角形状のものを採用してもよい。複数の凹部６によって取り囲まれた第１接続電極３の内方部には、凹部６が形成されていない平坦な平坦部７が形成されている。
平坦部７は、第１接続電極３の内方部において略長方形状になるように形成されている。チップ部品１の製造工程では、素子領域５に形成された回路素子のプロービング（電気的テスト）が実施されるのであるが、このように第１接続電極３の表面に平坦部７を設けておくことで、プローブ７０ａ（図１４Ｅ参照）が第１接続電極３の凹部６に入り込むことを抑制または防止することができる。その結果プローブ７０ａの接触領域を良好に確保できる。また、実装基板９（図１９参照）に実装する際の接続面積も良好に確保できる。
第２接続電極４は、平面視における４辺をなす一対の長辺４Ａおよび短辺４Ｂを有している。長辺４Ａと短辺４Ｂとは平面視において直交している。長辺３Ａおよび長辺４Ａは、基板２の短辺８２と平行に延びていて、短辺３Ｂおよび短辺４Ｂは、基板２の長辺８１と平行に延びている。また、チップ部品１は、裏面２Ｂに電極を有していない。第２接続電極４の表面にも、前述の第１接続電極３の場合と同様の構成で、複数の凹部６および平坦部７が形成されている。第２接続電極４に形成された複数の凹部６および平坦部７の構成は、前述の第１接続電極４に形成された複数の凹部６および平坦部７の構成と同様であるので、その説明を省略する。
素子領域５には、回路素子が形成されている。回路素子は、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。
図２は、図１に係るチップ部品１の平面図であり、第１接続電極３、第２接続電極４および回路素子（抵抗５６）の配置関係ならびに回路素子（抵抗５６）の平面視の構成を示す図である。
図２を参照すると、本実施形態では、回路素子として抵抗５６が形成されている。抵抗５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。抵抗５６は、後述する配線膜２２に電気的に接続されていて、配線膜２２を介して第１接続電極３と第２接続電極４とに電気的に接続されている。つまり、抵抗５６は、基板２上に形成され、第１および第２接続電極３，４の間に接続されている。
より具体的に、抵抗５６は、行方向（基板２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、抵抗５６の抵抗回路網を構成する複数の素子要素である。
これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｅ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板２の素子形成面２Ａには、抵抗回路を抵抗５６に対して電気的に組み込んだり、または、抵抗５６から電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。複数のヒューズＦおよび導体膜Ｅは、第１接続電極３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｅが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極３に対してそれぞれ切断可能（切り離し可能）に接続している。
図３Ａは、図２に示す抵抗５６の一部分を拡大して描いた平面図である。図３Ｂは、図３Ａの切断面線IIIb−IIIbから見た断面図である。図３Ｃは、図３Ａの切断面線IIIc−IIIcから見た断面図である。図４は、図２の切断面線IV−IVから見た断面図である。
図３Ａ〜図３Ｃを参照して、抵抗５６（抵抗体Ｒ）の構成について説明した後、チップ部品１の第１および第２接続電極３，４の構成について説明する。
チップ部品１は、前述した配線膜２２、パッシベーション膜２３および樹脂膜２４の他に、絶縁膜２０と抵抗体膜２１とをさらに備えている（図３Ｂおよび図３Ｃ参照）。絶縁膜２０、抵抗体膜２１、配線膜２２、パッシベーション膜２３および樹脂膜２４は、基板２（素子形成面２Ａ）上に形成されている。
絶縁膜２０は、たとえば、ＳｉＯ２（酸化シリコン）を含む。絶縁膜２０は、基板２の素子形成面２Ａの全域を覆っている。絶縁膜２０の厚さは、０．１μｍ〜５μｍである。なお、本実施形態では、一層からなる絶縁膜２０が形成されている例について説明するが、複数層からなる絶縁膜が形成されていてもよい。また、絶縁膜２０は、前述の厚さに限定されるものではなく、より厚く形成されていてもよい。
抵抗体膜２１は、絶縁膜２０上に形成されている。抵抗体膜２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜２１の厚さは、たとえば、約２０００Åである。抵抗体膜２１は、第１接続電極３と第２接続電極４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン２１Ａ」という）を構成していて、抵抗体膜ライン２１Ａは、ライン方向に所定の位置で切断されている場合がある（図３Ａ参照）。
抵抗体膜ライン２１Ａ上には、配線膜２２が積層されている。配線膜２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２の厚さは、約８０００Åである。配線膜２２は、抵抗体膜ライン２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ライン２１Ａに接している。
この構成の抵抗体膜ライン２１Ａおよび配線膜２２の電気的特徴を回路記号で示すと、図５の通りである。すなわち、図５（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜２２が積層された領域では、配線膜２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２で抵抗体膜ライン２１Ａが短絡されている。よって、図５（ｂ）に示す抵抗値ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ライン２１Ａ同士は抵抗体膜２１および配線膜２２で接続されているから、図３Ａに示す抵抗５６の抵抗回路網は、図５（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１および配線膜２２は、抵抗体Ｒや抵抗回路（つまり抵抗５６）を構成している。そして、各抵抗体Ｒは、抵抗体膜ライン２１Ａ（抵抗体膜２１）と、抵抗体膜ライン２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜２２とを含み、配線膜２２が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ライン２１Ａは、その形状および大きさが全て等しい。よって、基板２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。
また、抵抗体膜ライン２１Ａ上に積層された配線膜２２は、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｅの役目も果たしている（図２参照）。
図４を参照して、チップ部品１の第１接続電極３が形成された領域について詳説する。なお、図４では、第２接続電極４が形成された領域は、第１接続電極３が形成された領域と同等の構成であるので、その図示を省略している。
第１接続電極３は、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。第１接続電極３が形成された領域には、前述の通り、基板２上に絶縁膜２０が形成されている。絶縁膜２０には、第１接続電極３の凹部６が形成された領域に対応する位置に複数の下地凹部８が形成されている。
複数の下地凹部８は、絶縁膜２０を厚さ方向に向けて掘り下げるように形成されており、その底面は、絶縁膜２０の厚さ方向途中部（すなわち、基板２の表面と絶縁膜２０の表面との間）に位置している。各下地凹部８は、たとえば、平面視円形状の開口と、当該開口の面積よりも小さい面積からなる底面を有しており、各下地凹部８の側面は、当該開口の開口端と底面とに架設されている。すなわち、各下地凹部８は、開口端から底面に向けてその開口幅が徐々に狭まる断面視テーパ状に形成されている。
なお、各下地凹部８の形状は、断面視テーパ状に限定されるものではなく、下地凹部８の側面が絶縁膜２０の表面に対して直角（すなわち、下地凹部８の開口の面積と底面の面積が同一）になるように形成されていてもよい。また、下地凹部８の底面は、絶縁膜２０の表面と平行になるように形成されていてもよいし、側面から厚さ方向に向けてなら滑らか曲線を描くように形成されていてもよい。
各下地凹部８の開口幅Ｗ２（下地凹部８の外径）は、２μｍ〜２０μｍ（本実施形態では、４μｍ）であり、その深さＴ２（第１接続電極３の表面に対する各下地凹部８の底面の位置）は、０．４μｍ〜５μｍ（本実施形態では、０．８μｍ）である。なお、各下地凹部８の開口幅Ｗ２およびその深さＴ２の各数値は、一例を示したものに過ぎず、第１および第２接続電極３，４に形成すべき凹部６の大きさや深さによって適宜変更可能である。
絶縁膜２０上に形成された抵抗体膜２１、および、抵抗体膜２１上に形成された配線膜２２は、それぞれ第１接続電極３の下方（直下の領域）に入り込むように形成されており、第１接続電極３と接続されている。より具体的に、抵抗体膜２１および配線膜２２は、その一方表面（表面）および他方表面（裏面）が、下地凹部８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部８の側面および底面、ならびに絶縁膜２０の表面に沿って形成されている。これにより、抵抗体膜２１および配線膜２２によって、さらに当該下地凹部８が形成された領域において、凹状の空間が区画されている。
そして、第１接続電極３は、抵抗体膜２１および配線膜２２によって区画された凹状の空間をさらに埋め戻すように配線膜２２上に形成されている。これによって、第１接続電極３には、下地凹部８が形成された領域に対応する位置に凹部６が形成されている。つまり、凹部６は、第１接続電極３の表面がチップ部品１の厚さ方向に向かって滑らかに窪んだ部分であり、その底部は素子形成面２Ａには至っていない。
図６（ａ）は、図２に示すチップ部品１の平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図６（ｂ）は、図６（ａ）の切断面線VIb−VIbから見た断面図である。
図６（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｅも、抵抗体Ｒを形成する抵抗体膜２１上に積層された配線膜２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａ上に積層された配線膜２２と同じレイヤーに、配線膜２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｅが形成されている。なお、配線膜２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｅとしても用いられている。
つまり、抵抗体膜２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｅや、さらには、抵抗５６を第１および第２接続電極３，４に接続するための配線膜が、配線膜２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図２および図６（ａ）参照）。トリミング対象領域Ｘは、第１接続電極３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｅも配置されている。また、トリミング対象領域Ｘの配線膜２２の下方にも抵抗体膜２１が形成されている（図６（ｂ）参照）。そして、ヒューズＦは、配線膜２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。
なお、ヒューズＦは、配線膜２２の一部だけでなく、抵抗体Ｒ（抵抗体膜２１）の一部と抵抗体膜２１上の配線膜２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｅと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｅでは、その上にさらに別の導体膜を積層するようにし、導体膜Ｅ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。
図７は、抵抗体膜ライン２１Ａおよび配線膜２２により構成される一の電気回路図である。
図７を参照して、抵抗５６は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図８および図９においても同じである。
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｅ（図６（ａ）参照）を介して直列に接続されている。
図７に示すように全てのヒューズＦが溶断されていない状態では、抵抗５６は、第１および第２接続電極３，４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１および第２接続電極３，４が接続されたチップ部品１が構成されている。
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は抵抗５６に組み込まれてはいない。
本実施形態に係るチップ部品１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、抵抗５６に組み込まれることになる。よって、抵抗５６の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とできる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、抵抗５６全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ部品１において所望の値の抵抗を発生させることができる。
図８は、抵抗体膜ライン２１Ａおよび配線膜２２により構成される他の電気回路図である。
図７に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して抵抗５６を構成する代わりに、図８に示すように抵抗５６を構成してもかまわない。詳しくは、第１および第２接続電極３，４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって抵抗５６を構成してもよい。
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は抵抗５６に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、抵抗５６から電気的に分離されるので、チップ部品１全体の抵抗値を調整できる。
図９は、抵抗体膜ライン２１Ａおよび配線膜２２により構成されるさらに他の電気回路図である。
図９に示す抵抗５６の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の実施形態と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。したがって、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、抵抗５６に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。したがって、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ部品１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ部品１を共通の設計で実現できる。
以上のように、チップ部品１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
次に、図１０を参照して、チップ部品１についてさらに詳しく説明する。
図１０は、チップ部品１の模式的な断面図である。なお、図１０では、説明の便宜上、前述した抵抗５６、絶縁膜２０、ならびに第１および第２接続電極３，４に形成された凹部６の構成については簡略化して示していると共に、基板２以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜２３および樹脂膜２４について説明する。
パッシベーション膜２３は、たとえばＳｉＮ（窒化シリコン）からなり、その厚さは、１０００Å〜５０００Å（ここでは、約３０００Å）である。パッシベーション膜２３は、素子形成面２Ａおよび側面２Ｃ〜２Ｅのそれぞれにおけるほぼ全域に亘って設けられている。素子形成面２Ａ上のパッシベーション膜２３は、抵抗体膜２１および抵抗体膜２１上の各配線膜２２（つまり、抵抗５６）を表面（図１０の上側）から被覆していて、抵抗５６おける各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜２３は、前述したトリミング対象領域Ｘにおける配線膜２２も覆っている（図６（ｂ）参照）。また、パッシベーション膜２３は、抵抗５６（配線膜２２および抵抗体膜２１）に接しており、抵抗体膜２１以外の領域では絶縁膜２０にも接している。これにより、素子形成面２Ａ上のパッシベーション膜２３は、素子形成面２Ａ全域を覆って抵抗５６および絶縁膜２０を保護する保護膜として機能している。また、素子形成面２Ａでは、パッシベーション膜２３によって、抵抗体Ｒ間における配線膜２２以外での短絡（隣り合う抵抗体膜ライン２１Ａ間における短絡）が防止されている。
一方、側面２Ｃ〜２Ｅのそれぞれに設けられたパッシベーション膜２３は、第１および第２接続電極３，４の側面部分と基板２の側面２Ｃ〜２Ｅとの間に介在されており、側面２Ｃ〜２Ｅのそれぞれを保護する保護層として機能している。これにより、第１および第２接続電極３，４と基板２とを短絡させたくない場合に、その要求に応えることができる。なお、パッシベーション膜２３は極めて薄い膜なので、本実施形態では、側面２Ｃ〜２Ｅのそれぞれを覆うパッシベーション膜２３を、基板２の一部とみなすことにする。そのため、側面２Ｃ〜２Ｅのそれぞれを覆うパッシベーション膜２３を、側面２Ｃ〜２Ｅそのものとみなすことにしている。
樹脂膜２４は、パッシベーション膜２３と共にチップ部品１の素子形成面２Ａを保護するものであり、ポリイミド等の樹脂からなる。樹脂膜２４の厚みは、約５μｍである。
樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の表面（パッシベーション膜２３に被覆された抵抗体膜２１および配線膜２２も含む）の全域を被覆している。
樹脂膜２４には、配線膜２２における第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部２５が１つずつ形成されている。各切欠部２５は、樹脂膜２４およびパッシベーション膜２３を、それぞれの厚さ方向において連続して貫通している。そのため、切欠部２５は、樹脂膜２４だけでなくパッシベーション膜２３にも形成されている。これにより、各配線膜２２は、抵抗５６に近い内側の周縁部のみが樹脂膜２４によって選択的に覆われており、その他の、基板２の周縁部８５に沿う周縁部が切欠部２５を介して選択的に露出している。配線膜２２において各切欠部２５から露出された表面は、外部接続用のパッド領域２２Ａとなっている。また、切欠部２５から露出する配線膜２２は、素子形成面２Ａにおいて基板２の周縁部８５から内方へ所定の間隔（たとえば、３μｍ〜６μｍ）離れて配置されている。また、切欠部２５の側面には、チップ部品１の一方の短辺８２から他方の短辺８２へ向かって、絶縁膜２６が全体的に形成されている。
２つの切欠部２５のうち、一方の切欠部２５は、第１接続電極３によって埋め尽くされ、他方の切欠部２５は、第２接続電極４によって埋め尽くされている。第１および第２接続電極３，４は、前述したように、素子形成面２Ａに加えて側面２Ｃ〜２Ｅも覆うように形成されている。また、第１および第２接続電極３，４は、樹脂膜２４から突出するように形成されていると共に、樹脂膜２４の表面に沿って基板２の内方（抵抗５６側）へ引き出された引き出し部２７を有している。
ここで、第１および第２接続電極３，４のそれぞれは、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側および側面２Ｃ〜２Ｅ側からこの順で有している。すなわち、第１および第２接続電極３，４のそれぞれは、素子形成面２Ａ上の領域だけでなく、側面２Ｃ〜２Ｅ上の領域においても、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。そのため、第１および第２接続電極３，４のそれぞれにおいて、Ｎｉ層３３とＡｕ層３５との間にＰｄ層３４が介装されている。第１および第２接続電極３，４のそれぞれにおいて、Ｎｉ層３３は各接続電極の大部分を占めており、Ｐｄ層３４およびＡｕ層３５は、Ｎｉ層３３に比べて格段に薄く形成されている。Ｎｉ層３３は、チップ部品１が実装基板に実装された際に、各切欠部２５のパッド領域２２Ａにおける配線膜２２のＡｌと、はんだとを中継する役割を有している。
このように、第１および第２接続電極３，４では、Ｎｉ層３３の表面がＡｕ層３５によって覆われているので、Ｎｉ層３３が酸化することを防止できる。また、第１および第２接続電極３，４では、Ａｕ層３５を薄くすることによってＡｕ層３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３とＡｕ層３５との間に介装されたＰｄ層３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３が外部に露出されて酸化することを防止できる。
そして、第１および第２接続電極３，４のそれぞれでは、Ａｕ層３５が、最表面に露出している。第１接続電極３は、一方の切欠部２５を介して、切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第２接続電極４は、他方の切欠部２５を介して、切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第１および第２接続電極３，４のそれぞれでは、Ｎｉ層３３がパッド領域２２Ａに対して接続されている。これにより、第１および第２接続電極３，４のそれぞれは、抵抗５６に対して電気的に接続されている。ここで、配線膜２２は、抵抗体Ｒのまとまり（抵抗５６）、第１および第２接続電極３，４のそれぞれに接続された配線を形成している。
このように、切欠部２５が形成された樹脂膜２４およびパッシベーション膜２３は、切欠部２５から第１および第２接続電極３，４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において切欠部２５からはみ出した（突出した）第１および第２接続電極３，４を介して、チップ部品１と実装基板との間における電気的接続を達成できる。
次に、図１１Ａ〜図２０を参照して、チップ部品１の製造方法、およびチップ部品１の実装基板９に対する実装工程について詳説する。
図１１Ａ〜図１１Ｉは、図１に示すチップ部品１の製造方法を示す図解的な断面図である。
まず、図１１Ａに示すように、基板２の元となる基板３０を用意する。この場合、基板３０の表面３０Ａは、基板２の素子形成面２Ａであり、基板３０の裏面３０Ｂは、基板２の裏面２Ｂである。
そして、基板３０の表面３０Ａを熱酸化して、表面３０ＡにＳｉＯ２等からなる絶縁膜２０を形成する。絶縁膜２０が形成された後、絶縁膜２０には、第１および第２接続電極３，４に凹部６を形成するための複数の下地凹部８が形成される。第１および第２接続電極３，４における凹部６の形成工程については、図１４Ａ〜図１４Ｅにおいて詳説する。
絶縁膜２０が形成された後、絶縁膜２０上に抵抗５６（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２）を形成する。具体的には、スパッタリングにより、まず、絶縁膜２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２１を全面に形成し、さらに、抵抗体膜２１に接するように抵抗体膜２１の上にアルミニウム（Ａｌ）の配線膜２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜２１および配線膜２２を選択的に除去してパターニングし、図３Ａに示すように、平面視で、抵抗体膜２１が積層された一定幅の抵抗体膜ライン２１Ａが一定間隔をあけて列方向に配列される構成を得る。
このとき、部分的に抵抗体膜ライン２１Ａおよび配線膜２２が切断された領域も形成されると共に、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｅが形成される（図２参照）。続いて、たとえばウェットエッチングにより抵抗体膜ライン２１Ａの上に積層された配線膜２２を選択的に除去する。この結果、抵抗体膜ライン２１Ａ上に一定間隔Ｒをあけて配線膜２２が積層された構成の抵抗５６が得られる。この際、抵抗体膜２１および配線膜２２が目標寸法で形成されたか否かを確かめるために、抵抗５６全体の抵抗値を測定してもよい。
図１１Ａを参照して、抵抗５６は、１枚の基板３０に形成するチップ部品１の数に応じて、基板３０の表面３０Ａ上における多数の箇所に形成される。基板３０において抵抗５６（前述した抵抗５６）が形成された１つの領域をチップ部品領域Ｙというと、基板３０の表面３０Ａには、抵抗５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、抵抗５６）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ部品１（図１０参照）を平面視したものと一致する。そして、基板３０の表面３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ部品１の大量生産が可能になる。
次に、図１１Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜４５を、基板３０の表面３０Ａの全域に亘って形成する。絶縁膜４５は、絶縁膜２０および絶縁膜２０上の抵抗５６（抵抗体膜２１や配線膜２２）を全て覆っていて、これらに接している。そのため、絶縁膜４５は、前述したトリミング対象領域Ｘ（図２参照）における配線膜２２も覆っている。また、絶縁膜４５は、基板３０の表面３０Ａにおいて全域に亘って形成されることから、表面３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜４５は、表面３０Ａ（表面３０Ａ上の抵抗５６も含む）全域を保護する保護膜となる。
次に、図１１Ｂに示すようにマスク６５を用いたエッチングによって、絶縁膜４５を選択的に除去する。これにより、絶縁膜４５の一部に開口２８が形成され、その開口２８において各パッド領域２２Ａが露出する。１つの半製品５０につき、開口２８は２つ形成される。
各半製品５０において、絶縁膜４５に２つの開口２８を形成した後に、抵抗測定装置（図示せず）のプローブ７０ａを各開口２８のパッド領域２２Ａに接触させて、抵抗５６の全体の抵抗値を検出する。そして、絶縁膜４５越しにレーザ光（図示せず）を任意のヒューズＦ（図２参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品５０（換言すれば、チップ部品１）全体の抵抗値を調整できる。このとき、絶縁膜４５が抵抗５６を覆うカバー膜となっているので、溶断の際に生じた破片などが抵抗５６に付着して短絡が生じることを防止できる。また、絶縁膜４５がヒューズＦ（抵抗体膜２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断できる。その後、必要に応じて、ＣＶＤ法によって絶縁膜４５上にＳｉＮを形成し、絶縁膜４５を厚くする。最終的な絶縁膜４５（図１１Ｃに示された状態）は、１０００Å〜５０００Å（ここでは、約３０００Å）の厚さを有している。このとき、絶縁膜４５の一部は、各開口２８に入り込んで開口２８を塞いでいる。
次に、図１１Ｃに示すように、ポリイミドからなる感光性樹脂の液体を、基板３０に対して、絶縁膜４５の上からスプレー塗布して、感光性樹脂の樹脂膜４６を形成する。表面３０Ａ上の樹脂膜４６の表面は、表面３０Ａに沿って平坦になっている。次に、樹脂膜４６に熱処理（キュア処理）を施す。これにより、樹脂膜４６の厚みが熱収縮すると共に、樹脂膜４６が硬化して膜質が安定する。
次に、図１１Ｄに示すように、樹脂膜４６、絶縁膜４５および絶縁膜２０をパターニングすることによって、これらの膜の切欠部２５と一致する部分を選択的に除去する。これにより切欠部２５が形成されると共に、境界領域Ｚにおいては表面３０Ａ（絶縁膜２０）が露出することになる。
次に、図１１Ｅに示すように、基板３０の表面３０Ａの全域に亘ってレジストパターン４１を形成する。レジストパターン４１には、開口４２が形成されている。
図１２は、図１１Ｅの工程において溝４４を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。
図１２を参照して、レジストパターン４１の開口４２は、多数のチップ部品１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ部品１の輪郭の間の領域（図１２においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口４２の全体形状は、互いに直交する直線部分４２Ａおよび４２Ｂを複数有する格子状になっている。
レジストパターン４１では、開口４２において互いに直交する直線部分４２Ａおよび４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分４２Ａおよび４２Ｂの交差部分４３は、平面視で略９０°をなすように尖っている。
図１１Ｅを参照して、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０を選択的に除去する。これにより、隣り合う抵抗５６（チップ部品領域Ｙ）の間の境界領域Ｚにおける配線膜２２から間隔を空けた位置で基板３０の材料が除去される。その結果、平面視においてレジストパターン４１の開口４２と一致する位置（境界領域Ｚ）には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝４４が形成される。溝４４は、互いに対向する一対の側壁４４Ａと、当該一対の側壁４４Ａの下端（基板３０の裏面３０Ｂ側の端）の間を結ぶ底壁４４Ｂとによって区画されている。基板３０の表面３０Ａを基準とした溝４４の深さは約１００μｍであり、溝４４の幅（対向する側壁４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。
基板３０における溝４４の全体形状は、平面視でレジストパターン４１の開口４２（図１１参照）と一致する格子状になっている。そして、基板３０の表面３０Ａでは、各抵抗５６が形成されたチップ部品領域Ｙのまわりを溝４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板３０において抵抗５６が形成された部分は、チップ部品１の半製品５０である。基板３０の表面３０Ａでは、溝４４に取り囲まれたチップ部品領域Ｙに半製品５０が１つずつ位置していて、これらの半製品５０は、行列状に整列配置されている。このように溝４４を形成することによって、基板３０を複数のチップ部品領域Ｙ毎の基板２に分離する。溝４４が形成された後、レジストパターン４１を除去する。
次に、図１１Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７を、基板３０の表面３０Ａの全域に亘って形成する。このとき、溝４４の内周面（前述した側壁４４Ａの区画面４４Ｃや底壁４４Ｂの上面）の全域にも絶縁膜４７が形成される。
次に、図１１Ｇに示すように、絶縁膜４７を選択的にエッチングする。具体的には、絶縁膜４７における表面３０Ａに平行な部分を選択的にエッチングする。これにより、配線膜２２のパッド領域２２Ａが露出すると共に、溝４４においては、底壁４４Ｂ上の絶縁膜４７が除去される。
次に、無電解めっきによって、各切欠部２５から露出した配線膜２２からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａに沿う横方向に成長し、溝４４の側壁４４Ａ上の絶縁膜４７を覆うまで続けられる。これにより、図１１Ｈに示すように、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１および第２接続電極３，４を形成する。
図１３は、第１および第２接続電極３，４の製造工程を説明するための図である。
詳しくは、図１３を参照して、まず、パッド領域２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ１）。次に、当該表面の酸化膜が除去される（ステップＳ２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（配線膜２２の）ＡｌがＺｎに置換される（ステップＳ３）。次に、当該表面上のＺｎが硝酸等で剥離されて、パッド領域２２Ａでは、新しいＡｌが露出される（ステップＳ４）。
次に、パッド領域２２Ａをめっき液に浸けることによって、パッド領域２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。これにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３が形成される（ステップＳ５）。
次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ６）。
次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ７）。これによって、第１および第２接続電極３，４が形成され、形成後の第１および第２接続電極３，４を乾燥させると（ステップＳ８）、第１および第２接続電極３，４の製造工程が完了する。なお、前後するステップの間には、半製品５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図１１Ｈでは、各半製品５０において第１および第２接続電極３，４が形成された後の状態を示している。
以上のように、第１および第２接続電極３，４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１および第２接続電極３，４を電解めっきによって形成する場合に比べて、第１および第２接続電極３，４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ部品１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１および第２接続電極３，４についての形成位置にずれが生じないので、第１および第２接続電極３，４の形成位置精度を向上して歩留まりを向上できる。
また、この方法では、配線膜２２が切欠部２５から露出していて、配線膜２２から溝４４までめっき成長の妨げになるものがない。そのため、配線膜２２から溝４４まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
このように第１および第２接続電極３，４が形成されてから、後述するプローブ７０ｂによる第１および第２接続電極３，４間の通電検査が行われた後に、基板３０が裏面３０Ｂから研削される。
具体的には、溝４４を形成した後に、図１１Ｉに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２を有する支持テープ７１が、粘着面７２において、各半製品５０における第１および第２接続電極３，４側（つまり、表面３０Ａ）に貼着される。これにより、各半製品５０が支持テープ７１に支持される。ここで、支持テープ７１として、たとえば、ラミネートテープを用いることができる。
各半製品５０が支持テープ７１に支持された状態で、基板３０を裏面３０Ｂ側から研削する。研削によって、溝４４の底壁４４Ｂ（図１１Ｈ参照）の上面に達するまで基板３０が薄型化されると、隣り合う半製品５０を連結するものがなくなるので、溝４４を境界として基板３０が分割され、半製品５０が個別に分離してチップ部品１の完成品となる。つまり、溝４４（換言すれば、境界領域Ｚ）において基板３０が切断（分断）され、これによって、個々のチップ部品１が切り出される。なお、基板３０を裏面３０Ｂ側から溝４４の底壁４４Ｂまでエッチングすることによってチップ部品１を切り出してもかまわない。
完成した各チップ部品１では、溝４４の側壁４４Ａの区画面４４Ｃをなしていた部分が、基板２の側面２Ｃ〜２Ｅのいずれかとなり、裏面３０Ｂが裏面２Ｂとなる。つまり、前述したようにエッチングによって溝４４を形成する工程（図１１Ｅ参照）は、側面２Ｃ〜２Ｅを形成する工程に含まれる。また、絶縁膜４５および絶縁膜４７の一部がパッシベーション膜２３となり、樹脂膜４６が樹脂膜２４となり、絶縁膜４７の一部が絶縁膜２６となる。
以上のように、溝４４を形成してから基板３０を裏面３０Ｂ側から研削すれば、基板３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ部品１に分割できる（複数のチップ部品１の個片を一度に得ることができる）。よって、複数のチップ部品１の製造時間の短縮によってチップ部品１の生産性の向上を図ることができる。
なお、完成したチップ部品１における基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。
次に、図１４Ａ〜図１４Ｅを参照して、チップ部品１の第１および第２接続電極３，４の凹部６の製造工程についてより具体的に説明する。
図１４Ａ〜図１４Ｅは、チップ部品１の第１および第２接続電極３，４の凹部６の製造工程をより具体的に説明するための断面図である。なお、図１４Ａ〜図１４Ｅはいずれも図４の断面図に対応しており、第２接続電極４については、第１接続電極３と同様の構成であるので、その図示を省略している。
第１接続電極３に凹部６を形成するには、まず、図１１Ａにおいて基板３０の表面３０Ａに絶縁膜２０が形成された後、絶縁膜２０に複数の下地凹部８が形成される。下地凹部８は、第１接続電極３に凹部６を形成すべき領域に対応する位置に形成される。より具体的には、下地凹部８を形成すべき領域に開口を選択的に有するマスク（図示せず）が絶縁膜２０上に形成される。そして、当該マスクを介して絶縁膜２０にエッチング処理が施される。これにより、図１４Ａに示すように、下地凹部８が形成される。下地凹部８が形成された後、マスクは除去される。
次に、図１４Ｂに示すように、図１１Ａの工程において形成された抵抗体膜２１および配線膜２２は、絶縁膜２０に形成された下地凹部８の側面および底面によって区画された凹状の空間に入り込むように絶縁膜２０の表面に沿って形成される。これにより、抵抗体膜２１および配線膜２２によって、下地凹部８が形成された領域にさらに凹状の空間が区画される。
次に、図１４Ｃに示すように、絶縁膜４５、および開口２８の形成工程（図１１Ｂ参照）を経て、たとえば抵抗測定装置（図示せず）のプローブ７０ａがパッド領域２２Ａに接触させられる。このとき、パッド領域２２Ａの中央部には、溝（凹状の空間）が形成されていない平坦部が形成されている。そのため、プローブ７０ａが、溝（凹状の空間）に入り込むことを防止できる。これにより、プローブ７０ａの接触領域を良好に確保できるので、良好に抵抗値の測定を行うことができる。
次に、図１４Ｄに示すように、図１１Ｃ〜図１１Ｇの工程を経て、図１３の製造工程により第１接続電極３が形成される。
より具体的に、パッド領域２２Ａの表面にＮｉ層３３が形成される際、Ｎｉ層３３は、パッド領域２２Ａの凹状の空間を埋め戻すように形成される。このとき、Ｎｉ層３３の表面には、パッド領域２２Ａに形成された凹状の空間に対応する位置において、厚さ方向に向かう滑らかな窪みが形成される。そして、Ｐｄ層３４およびＡｕ層３５がこの順によりＮｉ層３３の表面に沿って形成される。これにより、図１および図２に示すように、第１接続電極３の長辺３Ａおよび短辺３Ｂに沿う領域に複数の凹部６を有する第１接続電極３が形成される。
次に、図１４Ｅに示すように、第１および第２接続電極３，４間での通電検査が行われる。第１および第２接続電極３，４間の通電検査は、たとえば、前述の図１４Ｃ（図１１Ｂ）で説明した方法と同様の方法で、抵抗測定装置（図示せず）のプローブ７０ｂを第１および第２接続電極３，４に接触させて、抵抗５６の全体の抵抗値を検出することによって行われる。このとき、第１接続電極３の内方部には、凹部６が形成されていない平坦部７が形成されている。そのため、プローブ７０ｂが、凹部６に入り込むことを防止できる。これにより、プローブ７０ｂの接触領域を良好に確保できるので、通電検査を良好に行うことができる。その後、図１１Ｈ〜図１１Ｉで説明した工程が実行される。
以下、図１５Ａ〜図１５Ｄを参照して、チップ部品１の回収工程について詳説する。
図１５Ａ〜図１５Ｄは、図１１Ｉの工程後におけるチップ部品１の回収工程を示す図解的な断面図である。
図１５Ａでは、個片化された複数のチップ部品１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１５Ｂに示すように、各チップ部品１の基板２の裏面２Ｂに対して、熱発泡シート７３を貼着する。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。
シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。そこで、各チップ部品１の基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図１５Ｃに示すように、支持テープ７１を各チップ部品１から引き剥がして、チップ部品１を熱発泡シート７３に転写する。このとき、支持テープ７１に紫外線を照射すると（図１５Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各チップ部品１から剥がれやすくなる。
次に、熱発泡シート７３を加熱する。これにより、図１５Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各チップ部品１の基板２の裏面２Ｂとの接触面積が小さくなり、全てのチップ部品１が熱発泡シート７３から自然に剥がれる（脱落する）。このように回収されたチップ部品１は、エンボスキャリアテープ（図示せず）に形成された収容空間に収容される。この場合、支持テープ７１または熱発泡シート７３からチップ部品１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ部品１が支持テープ７１にくっついた状態で（図１５Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１からチップ部品１を所定個数ずつ直接引き剥がしてもよい。チップ部品１が収容されたエンボスキャリアテープは、その後、自動実装機８０（図１７および図１８参照）に収納される。チップ部品１は、自動実装機８０に備えられた吸着ノズル７６により吸着されて個々回収される。このように回収されたチップ部品１に対して、部品認識カメラ１４による表裏判定工程が実行される。
各チップ部品１の回収工程は、図１６Ａ〜図１６Ｃに示す別の方法によっても行うことができる。
図１６Ａ〜図１６Ｃは、図１１Ｉの工程後におけるチップ部品１の回収工程（変形例）を示す図解的な断面図である。
図１６Ａでは、図１５Ａと同様に、個片化された複数のチップ部品１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図１６Ｂに示すように、各チップ部品１の基板２の裏面２Ｂに転写テープ７７を貼着する。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。そこで、図１６Ｃに示すように、各チップ部品１に転写テープ７７を貼着した後に、支持テープ７１を各チップ部品１から引き剥がす。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図１６Ｂの点線矢印参照）を照射してもよい。
転写テープ７７の両端には、自動実装機８０に設置されたフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各チップ部品１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各チップ部品１が転写テープ７７から剥がれやすくなる。この状態で、自動実装機８０の吸着ノズル７６をチップ部品１の素子形成面２Ａ側に向けると、自動実装機８０（吸着ノズル７６）が発生する吸着力によって、チップ部品１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図１６Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しにチップ部品１を吸着ノズル７６側へ突き上げると、チップ部品１を転写テープ７７から円滑に引き剥がすことができる。このように回収されたチップ部品１に対して、部品認識カメラ１４による表裏判定工程が実行される。
図１７は、本発明に係るチップ部品１の表裏判定工程を説明するための図である。図１８は、参考例に係るチップ部品１０の表裏判定工程を説明するための図である。
図１７および図１８は、それぞれ、本発明のチップ部品１および参考例に係るチップ部品１０が吸着ノズル７６に吸着されている状態を示している。なお、参考例に係るチップ部品１０とは、ここでは第１および第２接続電極３，４の各表面に凹部６が形成されていないチップ部品のことを言う。
図１７に示すように、チップ部品１は、吸着ノズル７６により吸着された状態で、自動実装機８０によってチップ部品１の表裏が部品認識カメラ１４によって判定される部品検出位置Ｐまで搬送される。このとき、吸着ノズル７６は、裏面２Ｂの長手方向における略中央部分に吸着する。前述したように、第１および第２接続電極３，４は、チップ部品１の片面（素子形成面２Ａ）および側面２Ｃ〜２Ｅにおける素子形成面２Ａ側の端部だけに設けられていることから、チップ部品１において裏面２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６をチップ部品１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６をチップ部品１に確実に吸着させ、チップ部品１を途中で吸着ノズル７６から脱落させることなく確実に部品認識カメラ１４による部品検出位置Ｐ（実装基板９上）まで搬送できる。
図１７に示すように、チップ部品１が部品検出位置Ｐに到達すると、部品認識カメラ１４の周囲に設置された光源１５（たとえば複数のＬＥＤを備えた光照射機）からチップ部品１の第１および第２接続電極３，４が形成された面（素子形成面２Ａ）に光が斜め方向に照射される。部品認識カメラ１４は、当該チップ部品１の第１および第２接続電極３，４、ならびに第１および第２接続電極３，４が形成されていない部分によって反射された反射光を検出することにより、第１および第２接続電極３，４が形成された領域とそうでない領域との明暗を区別して、チップ部品１の表裏を判定する。
チップ部品１は、必ずしも水平な姿勢で吸着ノズル７６により吸着されるわけではなく、時には傾いた姿勢で吸着ノズル７６により吸着される場合がある。
ここで、図１８に示すように、参考例に係るチップ部品１０の場合では、傾いた姿勢の状態で光源１５から素子形成面２Ａに光が照射されると（図１８の入射光λ３参照）、第１および第２接続電極３，４によって部品認識カメラ１４が配置された領域外に向けて反射（全反射：図１８の反射光λ４参照）され、部品認識カメラ１４によって検出されない場合がある。このような場合、部品認識カメラ１４による映像情報では、チップ部品１０の第１および第２接続電極３，４の一部または全部が暗く写ることになる。そのため、自動実装機８０は、第１および第２接続電極３，４が形成された領域を第１および第２接続電極３，４が形成されていない領域であると誤認識し、チップ部品１０の実装基板９への搬送を停止させる。したがって、参考例に係るチップ部品１０の場合では、このような誤認識の発生が円滑なチップ部品の実装の妨げとなっている。
これに対して、本発明のチップ部品１では、図１７に示すように、チップ部品１の最表面に形成された第１および第２接続電極３，４の表面にそれぞれ複数の凹部６が形成されている。そのため、たとえチップ部品１が傾いた姿勢で吸着されていても、光源１５から第１および第２接続電極３，４に照射された光（図１７の入射光λ１参照）は、第１および第２接続電極３，４の凹部６によって乱反射される（図１７の反射光λ２参照）。第１および第２接続電極３，４では、このような凹部６が複数形成されているため、たとえ、チップ部品１が前述の図１８のように傾いた姿勢で吸着ノズル７６により吸着されていても、光源１５からの入射光λ１をあらゆる方向に反射させることができる。そのため、部品検出位置Ｐに対して部品認識カメラ１４がどのように配置されていても、当該部品認識カメラ１４により第１および第２接続電極３，４（チップ部品１）を良好に検出できる。これにより、自動実装機８０は、チップ部品１の仕様による誤認識を軽減できるので、チップ部品１の実装基板９に対する実装を円滑に行うことができる。
しかも、チップ部品１の第１および第２接続電極３，４に凹部６を形成するという加工で済むので、仕様の異なるチップ部品に適用できる。そのため、チップ部品の仕様毎に、部品認識カメラ１４の周囲に配置する光源１５の条件（仕様）を変更する必要はない。
このような工程を経たチップ部品１は、その後、図１９に示すように実装基板９に実装される。
図１９は、チップ部品１が実装基板９に実装された状態の回路アセンブリ１００をチップ部品１の長手方向に沿って切断したときの模式的な断面図である。図２０は、実装基板９に実装された状態のチップ部品１を素子形成面２Ａ側から見た模式的な平面図である。
図１９に示すように、チップ部品１は、実装基板９に実装される。この状態におけるチップ部品１および実装基板９は、回路アセンブリ１００を構成している。図１９における実装基板９の上面は、実装面９Ａである。実装面９Ａには、実装基板９の内部回路（図示せず）に接続された一対（２つ）のランド８８が形成されている。各ランド８８は、たとえば、Ｃｕからなる。各ランド８８の表面には、はんだ１３が当該表面から突出するように設けられている。
自動実装機８０は、表裏判定工程の後、チップ部品１を吸着した状態で吸着ノズル７６を実装基板９まで移動させる。このとき、チップ部品１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、チップ部品１において、第１接続電極３を一方のランド８８のはんだ１３に接触させ、第２接続電極４を他方のランド８８のはんだ１３に接触させる。次に、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極３と当該一方のランド８８とがはんだ１３を介して接合し、第２接続電極４と当該他方のランド８８とがはんだ１３を介して接合する。つまり、２つのランド８８のそれぞれが、第１および第２接続電極３，４において対応する電極にはんだ接合される。これにより、実装基板９へのチップ部品１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。このとき、チップ部品１の外部接続電極として機能する第１および第２接続電極３，４の最表面には、Ａｕ層３５（金メッキ）が形成されている。そのため、チップ部品１を実装基板９に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。
完成状態の回路アセンブリ１００では、チップ部品１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図２０も参照）。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
図１９に示すように、断面視においては、たとえば、第１および第２接続電極３，４は、素子形成面２Ａ上の表面部分と側面２Ｃ，２Ｄ上の側面部分とが一体的になってＬ字状に形成されている。そのため、図２０に示すように、実装面９Ａ（素子形成面２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００（厳密には、チップ部品１と実装基板９との接合部分）を見てみると、第１接続電極３と一方のランド８８とを接合するはんだ１３は、第１接続電極３の表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４と他方のランド８８とを接合するはんだ１３も、第２接続電極４の表面部分だけでなく、側面部分にも吸着している。
このように、チップ部品１では、第１接続電極３が基板２の三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成され、第２接続電極４が基板２の三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、基板２の素子形成面２Ａに加えて側面２Ｃ〜２Ｅにも電極が形成されているので、チップ部品１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１および第２接続電極３，４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、図２０に示すように、はんだ１３が基板２の素子形成面２Ａから側面２Ｃ〜２Ｅに回り込むように吸着する。したがって実装状態において、第１接続電極３を三方の側面２Ｃ，２Ｅ，２Ｆではんだ１３によって保持し、第２接続電極４を三方の側面２Ｄ，２Ｅ，２Ｆではんだ１３によって保持することによって、矩形状のチップ部品１の全ての側面２Ｃ〜２Ｅをはんだ１３で固定できる。これにより、チップ部品１の実装形状を安定化させることができる。
以上のように、本発明によれば、チップ部品１の表裏を良好に判定でき、かつ円滑に実装基板９に実装できるチップ部品１およびその製造方法を提供できる。また、チップ部品１を備えた回路アセンブリ１００を提供できる。
＜キャパシタ＞
図２１は、第２実施形態に係るチップ部品１０１の平面図であり、第１接続電極、第２接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。図２２は、図２１の切断面線XXII−XXIIから見た断面図である。図２３Ａは、図２１の切断面線XXIIIa−XXIIIaから見た断面図である。図２３Ｂは、図２１の切断面線XXIIIb−XXIIIbから見た断面図である。図２４は、チップ部品１０１の一部の構成を分離して示す分解斜視図である。
第２実施形態に係るチップ部品１０１が、前述の第１実施形態に係るチップ部品１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えてキャパシタ要素Ｃ１〜Ｃ９が形成されている点である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図２１〜図２５において、前述の図１〜図２５に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図２１を参照して、基板２の素子形成面２Ａには、素子領域５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。複数のキャパシタ要素Ｃ１〜Ｃ９は、回路素子（ここでは、キャパシタ）を構成する複数の素子要素であり、第１および第２接続電極３，４の間に接続されている。詳しくは、複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニット１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極４に対して切り離し可能となるように電気的に接続されている。
図２２に示されているように、基板２の素子形成面２Ａには前述の第１実施形態と同様の構成で絶縁膜２０が形成されていて、絶縁膜２０の表面に下部電極膜１１１が形成されている。下部電極膜１１１は、素子領域５の略全域にわたっている。さらに、下部電極膜１１１は、第１接続電極３の直下の領域にまで延びて形成されている。
より具体的には、下部電極膜１１１は、素子領域５においてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域１１１Ａと、第１接続電極３の直下に配置される外部電極引き出しのためのパッド領域１１１Ｂとを有している。キャパシタ電極領域１１１Ａが素子領域５に位置していて、パッド領域１１１Ｂが第１接続電極３の直下に位置して第１接続電極３に接触している。
図２３Ａに示されているように、パッド領域１１１Ｂ（下部電極膜１１１）は、第１接続電極３の直下の領域において、絶縁膜２０に形成された下地凹部８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部８の側面および底面、ならびに絶縁膜２０の表面に沿って形成されている。これにより、パッド領域１１１Ｂによって、さらに当該下地凹部８が形成された領域において、凹状の空間が区画されている。そして、第１接続電極３は、パッド領域１１１Ｂによって区画された凹状の空間をさらに埋め戻すようにパッド領域１１１Ｂ上に形成されている。これによって、第１接続電極３には、下地凹部８が形成された領域に対応する位置に凹部６が形成され、当該凹部６に取り囲まれた第１接続電極３の内方部には凹部６が形成されていない平坦部７が形成されている。
再度、図２２を参照して、素子領域５において下部電極膜１１１（キャパシタ電極領域１１１Ａ）を覆って接するように容量膜（誘電体膜）１１２が形成されている。容量膜１１２は、キャパシタ電極領域１１１Ａ（素子領域５）の全域にわたって形成されている。容量膜１１２は、本実施形態では、さらに素子領域５外の絶縁膜２０を覆っている。
容量膜１１２の上には、上部電極膜１１３が形成されている。上部電極膜１１３は、素子領域５に位置するキャパシタ電極領域１１３Ａと、第２接続電極４の直下に位置して第２接続電極４に接触するパッド領域１１３Ｂと、キャパシタ電極領域１１３Ａとパッド領域１１３Ｂとの間に配置されたヒューズ領域１１３Ｃとを有している。
図２３Ｂに示されているように、容量膜１１２およびパッド領域１１３Ｂ（上部電極膜１１３）は、第２接続電極４の直下の領域において、絶縁膜２０に形成された下地凹部８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部８の側面および底面、ならびに絶縁膜２０の表面に沿って形成されている。これにより、容量膜１１２およびパッド領域１１３Ｂによって、当該下地凹部８が形成された領域において、さらに凹状の空間が区画されている。そして、第２接続電極４は、容量膜１１２およびパッド領域１１３Ｂによって区画された凹状の空間をさらに埋め戻すようにパッド領域１１３Ｂ上に形成されている。これによって、第２接続電極４には、下地凹部８が形成された領域に対応する位置に凹部６が形成され、当該凹部６に取り囲まれた第１接続電極３の内方部には凹部６が形成されていない平坦部７が形成されている。
再度、図２２を参照して、キャパシタ電極領域１１３Ａにおいて、上部電極膜１１３は、複数の電極膜部分（上部電極膜部分）１３１〜１３９に分割（分離）されている。本実施形態では、各電極膜部分１３１〜１３９は、いずれも矩形形状に形成されていて、ヒューズ領域１１３Ｃから第１接続電極３に向かって帯状に延びている。複数の電極膜部分１３１〜１３９は、複数種類の対向面積で、容量膜１１２を挟んで（容量膜１１２に接しつつ）下部電極膜１１１に対向している。より具体的には、電極膜部分１３１〜１３９の下部電極膜１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分１３１〜１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１〜１３８（または１３１〜１３７，１３９）を含む。これによって、各電極膜部分１３１〜１３９と容量膜１１２を挟んで対向する下部電極膜１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分１３１〜１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。
本実施形態では、電極膜部分１３１〜１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分１３５，１３６，１３７，１３８，１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分１３５〜１３９は、素子領域５の第２接続電極４側の端縁から第１接続電極３側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１〜１３４は、それよりも短く形成されている。
パッド領域１１３Ｂは、第２接続電極４と略相似形に形成されており、略矩形の平面形状を有している。図２２に示すように、パッド領域１１３Ｂにおける上部電極膜１１３は、第２接続電極４に接している。
ヒューズ領域１１３Ｃは、基板２上において、パッド領域１１３Ｂの一つの長辺（基板２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域１１３Ｃは、パッド領域１１３Ｂの前記一つの長辺に沿って配列された複数のヒューズユニット１０７を含む。
ヒューズユニット１０７は、上部電極膜１１３のパッド領域１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分１３１〜１３９は、１つまたは複数個のヒューズユニット１０７と一体的に形成されていて、それらのヒューズユニット１０７を介してパッド領域１１３Ｂに接続され、パッド領域１１３Ｂを介して第２接続電極４に電気的に接続されている。図２１に示すように、面積の比較的小さな電極膜部分１３１〜１３６は、一つのヒューズユニット１０７によってパッド領域１１３Ｂに接続されており、面積の比較的大きな電極膜部分１３７〜１３９は複数個のヒューズユニット１０７を介してパッド領域１１３Ｂに接続されている。全てのヒューズユニット１０７が用いられる必要はなく、本実施形態では、一部のヒューズユニット１０７は未使用である。
ヒューズユニット１０７は、パッド領域１１３Ｂとの接続のための第１幅広部１０７Ａと、電極膜部分１３１〜１３９との接続のための第２幅広部１０７Ｂと、第１および第２幅広部１０７Ａ，７Ｂの間を接続する幅狭部１０７Ｃとを含む。幅狭部１０７Ｃは、レーザ光によって切断（溶断）できるように構成されている。それによって、電極膜部分１３１〜１３９のうち不要な電極膜部分を、ヒューズユニット１０７の切断によって第１および第２接続電極３，４から電気的に切り離すことができる。
図２１および図２４では図示を省略したが、図２２に表れている通り、上部電極膜１１３の表面を含むチップ部品１０１の表面は、前述したパッシベーション膜２３によって覆われている。パッシベーション膜２３は、たとえば窒化膜からなっていて、チップ部品１０１の上面のみならず、基板２の側面２Ｃ〜２Ｅまで延びて、側面２Ｃ〜２Ｅの全域をも覆うように形成されている。側面２Ｃ〜２Ｅにおいては、基板２と第１および第２接続電極３，４との間に介在されている。さらに、パッシベーション膜２３の上には、前述した樹脂膜２４が形成されている。樹脂膜２４は、素子形成面２Ａを覆っている。
パッシベーション膜２３および樹脂膜２４は、チップ部品１０１の表面を保護する保護膜である。これらには、第１および第２接続電極３，４に対応する領域に、前述した切欠部２５がそれぞれ形成されている。切欠部２５は、パッシベーション膜２３および樹脂膜２４を貫通している。さらに、本実施形態では、第１接続電極３に対応した切欠部２５は、容量膜１１２をも貫通している。
切欠部２５には、第１および第２接続電極３，４がそれぞれ埋め込まれている。これにより、第１接続電極３は下部電極膜１１１のパッド領域１１１Ｂに接合しており、第２接続電極４は上部電極膜１１３のパッド領域１１３Ｂに接合している。第１および第２接続電極３，４は、樹脂膜２４の表面から突出すると共に、樹脂膜２４の表面に沿って基板２の内方（素子領域５側）へ引き出された引き出し部２７を有している。これにより、実装基板に対してチップ部品１０１をフリップチップ接合できる。
図２５は、チップ部品１０１の内部の電気的構成を示す回路図である。第１接続電極３と第２接続電極４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極４との間には、一つまたは複数のヒューズユニット１０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。
ヒューズＦ１〜Ｆ９が全て接続されているときは、チップ部品１０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップ部品１０１の容量値が減少する。
そこで、パッド領域１１１Ｂ，１１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。特に、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップ部品１０１の容量を微調整できる。また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のチップ部品１０１を提供できる。
図２６は、図２１に示すチップ部品１０１の製造工程の一例を説明するためのフローチャートである。
このようなチップ部品１０１の製造工程は、前述の第１実施形態における抵抗５６を形成した後のチップ部品１の製造工程と同じである。つまり、このようなチップ部品１０１は、前述の第１実施形態における抵抗５６の形成工程に代えて、キャパシタ要素Ｃ１〜Ｃ９を形成する工程を行うことにより得ることができる。以下、前述の第１実施形態の製造工程と異なる点について詳説する。
すなわち、チップ部品１０１においてキャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７を形成する場合には、まず、前述した基板３０（基板２）の表面に、熱酸化法および／またはＣＶＤ法によって、絶縁膜２０が形成される（ステップＳ１１）。次に、絶縁膜２０のうち、第１および第２接続電極３，４の凹部６が形成されるべき領域に対応する位置に下地凹部８が形成される（ステップＳ１２）。より具体的には、下地凹部８を形成すべき領域に開口を選択的に有するマスクが絶縁膜２０上に形成される。そして、当該マスクを介して絶縁膜２０にエッチング処理が施される。これにより、絶縁膜２０に下地凹部８が形成される。
次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜１１１が絶縁膜２０の表面全域に形成される（ステップＳ１３）。次に、その下部電極膜の表面に、下部電極膜１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される（ステップＳ１４）。レジストパターンをマスクとして、下部電極膜がエッチングされることにより、図２２等に示したパターンの下部電極膜１１１が得られる（ステップＳ１５）。下部電極膜１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜１１２が、下部電極膜１１１上に形成される（ステップＳ１６）。下部電極膜１１１が形成されていない領域では、絶縁膜２０の表面に容量膜１１２が形成されることになる。次に、その容量膜１１２の上に、上部電極膜１１３が形成される（ステップＳ１７）。上部電極膜１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成できる。
次に、上部電極膜１１３の表面に上部電極膜１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される（ステップＳ１８）。レジストパターンをマスクとしたエッチングにより、上部電極膜１１３が、最終形状（図２１等参照）にパターニングされる（ステップＳ１９）。それによって、上部電極膜１１３は、キャパシタ電極領域１１３Ａに複数の電極膜部分１３１〜１３９に分割された部分を有し、ヒューズ領域１１３Ｃに複数のヒューズユニット１０７を有し、それらのヒューズユニット１０７に接続されたパッド領域１１３Ｂを有するパターンに整形される。上部電極膜１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
以上によって、チップ部品１０１におけるキャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７が形成される。次に、前述の図１１Ａと同様の工程で、カバー膜としての絶縁膜４５が形成される。次に、上部電極膜１１３のパッド領域１１３Ｂおよび下部電極膜１１１のパッド領域１１１Ｂにプローブ７０ａを押し当てて、複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値が測定される（ステップＳ２０）。このとき、プローブ７０ａがパッド領域１１１Ｂ、およびパッド領域１１３Ｂに接触させられる。パッド領域１１１Ｂ、およびパッド領域１１３Ｂには、溝（凹状の空間）が形成されていない平坦部が形成されている。そのため、検査用プローブが、溝（凹状の空間）に入り込むことを防止できる。これにより、検査用プローブの接触領域を良好に確保できるので、良好に複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値の測定を行うことができる。測定された総容量値に基づき、目的とするチップ部品１０１の容量値に応じて、切り離すべきキャパシタ要素Ｃ１〜Ｃ９、すなわち切断すべきヒューズＦが選択される（ステップＳ２１）。
すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１０７にレーザ光を当てて、そのヒューズユニット１０７の幅狭部１０７Ｃ（図２１参照）が溶断される（ステップＳ２２）。これにより、対応するキャパシタ要素がパッド領域１１３Ｂから切り離される。ヒューズユニット１０７にレーザ光を当てるとき、カバー膜である絶縁膜４５の働きによって、ヒューズユニット１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット１０７が溶断する。これにより、チップ部品１０１の容量値を確実に目的の容量値とすることができる。
その後、図１１Ｃ〜図１１Ｉの工程に倣って、チップ部品１の場合と同じ工程を実行すればよい。
以上のように、素子領域５にキャパシタを形成する場合であっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
図２７は、本発明の第３の実施形態に係るチップ部品１０２の平面図であり、第１接続電極、第２接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。
前述の第２の実施形態では、上部電極膜１１３のキャパシタ電極領域１１３Ａがそれぞれ帯状の電極膜部分１３１〜１３９に分割されている。この場合、図２１に示すように、素子領域５内にキャパシタ要素として利用することができない領域が生じてしまい、小さな基板２上の限られた領域を有効に活用することができない。
そこで、図２７に示す実施形態では、複数の電極膜部分１３１〜１３９がＬ字形の電極膜部分１４１〜１４９に分割されている。これによって、たとえば、図２７の構成における電極膜部分１４９は、図２１の構成の電極膜部分１３９の１．５倍の面積で下部電極膜１１１に対向できる。よって、図２１の第２の実施形態において電極膜部分１３９に対応したキャパシタ要素Ｃ９が４ｐＦの容量を有しているとすれば、本実施形態における電極膜部分１４９を用いることで、キャパシタ要素Ｃ９は６ｐＦの容量を有することができる。これにより、素子領域５内を有効に活用して、より広い範囲でチップ部品１０２の容量値を設定することが可能となる。
本実施形態に係るチップ部品１０２の製造工程は、前述の図２６に示した工程と実質的に同様である。ただし、上部電極膜１１３のパターニング（ステップＳ１８，Ｓ１９）では、キャパシタ電極領域１１３Ａが、図２７に示す形状の複数の電極膜部分１４１〜１４９に分割される。
以上のように、第３実施形態の構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
図２８は、本発明の第４実施形態に係るチップ部品１０３の平面図であり、第１接続電極、第２接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。
前述の第２実施形態では、下部電極膜１１１が素子領域５の略全域にわたる連続パターンからなるキャパシタ電極領域１１１Ａを有し、上部電極膜１１３のキャパシタ電極領域１１３Ａが複数の電極膜部分１３１〜１３９に分割されている（図２１等参照）。
これに対して、第４実施形態では、上部電極膜１１３のキャパシタ電極領域１１３Ａおよびパッド領域１１３Ｂが素子領域５の略全域にわたって連続する連続膜パターンに形成されている一方で、下部電極膜１１１のキャパシタ電極領域１１１Ａが複数の電極膜部分１５１〜１５９に分割されている。電極膜部分１５１〜１５９は、第２実施形態における電極膜部分１３１〜１３９と同様の形状および面積比に形成されてもよいし、第３実施形態における電極膜部分１４１〜１４９と同様の形状および面積比に形成されてもよい。
本実施形態では、電極膜部分１５１〜１５９のうちの少なくともいずれか（図２８では電極膜部分１５９）は、キャパシタ電極領域１１１ＡにおいてＬ字状に形成されている例を示している。このようにして、電極膜部分１５１〜１５９と、容量膜１１２と、上部電極膜１１３とによって、複数のキャパシタ要素が構成されている。複数のキャパシタ要素の少なくとも一部は、容量値の異なる（たとえば等比数列をなすように各容量値が設定された）キャパシタ要素群を構成している。電極膜部分１５１〜１５９は、順に、キャパシタ要素Ｃ１〜Ｃ９を構成している。図２８の電極膜部分１５９は、Ｌ字形に折れ曲っていて、素子領域５の全域に亘って形成されている。そのため、キャパシタ要素Ｃ９の容量値を、キャパシタ要素Ｃ８の容量値よりも大きく、たとえば２倍とすることができる。これにより、キャパシタ要素Ｃ８，９の容量値が同じであった第２実施形態（図２１参照）とは異なり、全てのキャパシタ要素Ｃ１〜Ｃ９の容量値が等比数列をなすように設定できる。
下部電極膜１１１は、さらに、キャパシタ電極領域１１１Ａとパッド領域１１１Ｂとの間にヒューズ領域１１１Ｃを有している。ヒューズ領域１１１Ｃには、第２実施形態のヒューズユニット１０７と同様の複数のヒューズユニット１４７がパッド領域１１１Ｂに沿って一列に配列されている。各電極膜部分１５１〜１５９は、一つまたは複数のヒューズユニット１４７を介してパッド領域１１１Ｂに接続されている。
このような構成によっても、電極膜部分１５１〜１５９が互いに異なる対向面積で上部電極膜１１３に対向しており、これらはヒューズユニット１４７を切断することによって個別に切り離すことができる。したがって、第２実施形態の場合と同様の効果が得られる。特に、複数の電極膜部分１５１〜１５９の少なくとも一部が公比２の等比数列をなすように設定した対向面積で上部電極膜１１３に対向するように形成しておくことで、第２実施形態の場合と同様に、所要の容量値に高精度で合わせ込んだチップ部品を提供できる。
本実施形態に係るチップ部品１０３の製造工程は、図２６に示した工程と実質的に同様である。ただし、下部電極膜１１１のパターニング（ステップＳ１３，Ｓ１４）において、キャパシタ電極領域１１１Ａが電極膜部分１５１〜１５９に分割され、かつヒューズ領域１１１Ｃに複数のヒューズユニット１４７が形成されることになる。また、上部電極膜１１３のパターニング（ステップＳ１８，Ｓ１９）では、複数の電極膜部分の形成は行われず、ヒューズユニットの形成も行われない。ただし、上部電極膜１１３は、平面視で各ヒューズユニット１４７に重ならないようにパターニングされる。さらに、レーザトリミング（ステップＳ２２）においては、下部電極膜１１１に形成されたヒューズユニット１４７がレーザ光によって切断される。レーザトリミングの際、下部電極膜１１１は容量膜１１２によって覆われているので、容量膜１１２をレーザ光のエネルギーを蓄積するためのカバー膜として利用できる。したがって、レーザトリミングの直前のカバー膜としての絶縁膜４５の形成工程は省かれてもよい。上部電極膜１１３が平面視で各ヒューズユニット１４７に重なっていないので、レーザトリミングによって上部電極膜１１３が切断されることはない。
以上のように、第４実施形態の構成によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
＜ヒューズ＞
図２９は、本発明の第５実施形態に係るチップ部品２０１の平面図である。
第５実施形態に係るチップ部品２０１が、前述の第１実施形態に係るチップ部品１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えてヒューズ要素２０４が形成されている点である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図２９において、前述の図１〜図２８に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
ヒューズ要素２０４は、第１および第２接続電極３，４それぞれの下方に配置された一対のパッド領域２０９と、一対のパッド領域２０９間に配置された可溶体部２１０と、可溶体部２１０と各パッド領域２０９とを接続する一対の配線部２１１とを一体的に含む。本実施形態では、ヒューズ要素２０４は、Ａｌ−Ｃｕ系合金からなるが、その他の金属材料からなっていてもよい。
各パッド領域２０９は、その全域が第１および第２接続電極３，４の内方領域に収まるように、平面視において第１および第２接続電極３，４よりも一回り小さい矩形状に形成されている。
可溶体部２１０は、基板２の長手方向に沿って延びるライン状に形成されており、その両端部に各配線部２１１が接続されている。本実施形態では、可溶体部２１０は、基板２の長手方向に沿う直線状であるが、むろんＳ字状等の曲線状であってもよい。また、可溶体部２１０は、本実施形態では、配線部２１１と略同じ幅で形成されているが、可溶体部２１０をより容易に溶断させる観点から、配線部２１１よりも幅狭に形成してもよい。
そして、可溶体部２１０の長手方向に直交する幅方向の両側方に、壁部としての一対のダミーメタル２１２が配置されている。一対のダミーメタル２１２は、ヒューズ要素２０４と同一の金属材料（本実施形態ではＡｌ−Ｃｕ系合金）からなる。また、一対のダミーメタル２１２は、ライン状の可溶体部２１０に沿って同じくライン状（直線状）に延びており、可溶体部２１０との間に側方の隙間２１３を隔てて配置されている。本実施形態では、ライン状の可溶体部２１０および一対のダミーメタル２１２をいずれも基板２の長手方向に沿って形成することで、基板２の幅方向に沿って形成する場合に比べて、サイズが制限された基板２上の領域において比較的長い可溶体部２１０および一対のダミーメタル２１２を形成できる。これにより、ある程度長い距離に亘って側方の隙間２１３を形成できるので、可溶体部２１０の熱を蓄える領域を増やすことができる。
一対の配線部２１１は、基板２の幅方向において、可溶体部２１０に対して一方側およびその反対側に一つずつ配置されている。本実施形態では、各配線部２１１は、可溶体部２１０の端部から基板２の長辺８５に垂直に延びる部分と、当該長辺８５に平行に延びる部分とを有する鉤形（Ｌ形）に形成されており、長辺８５に平行な部分がパッド領域２０９に接続されている。
図３０は、図２９に係るチップ部品の切断面線XXXa−XXXa、切断面線XXXb−XXXbおよび切断面線XXXc−XXXcから見た断面図であって、切断面線XXXa−XXXaに係る断面図は可溶体部２１０およびダミーメタル２１２の構造を示し、切断面線XXXb−XXXbに係る断面図は配線部２１１の構造を示し、切断面線XXXc−XXXcに係る断面図はパッド領域２０９の構造を示している。図３１は、図２９に係るチップ部品の切断面線XXXI−XXXIから見た断面図である。図３２は、図２９に係るチップ部品の切断面線XXXII−XXXIIから見た断面図である。
基板２の素子形成面２Ａを含む表面には、前述の第１実施形態と同様の構成で絶縁膜２０が形成されている。絶縁膜２０上には、窒化膜２１５を介してヒューズ要素２０４が形成されている。窒化膜２１５は、窒化シリコン（ＳｉＮ）からなり、たとえば、８０００Å以下の厚さを有している。窒化膜２１５は、ヒューズ要素２０４の下方領域において、可溶体部２１０の下方から除去されるように、ヒューズ要素２０４の可溶体部２１０以外の部分（本実施形態では、パッド領域２０９および配線部２１１）の下方領域に選択的に形成されている。
このように、可溶体部２１０以外の部分が窒化膜２１５からなる支持膜によって下側から選択的に支持されているので、可溶体部２１０は、その両端部に接続された部分（本実施形態では、配線部２１１）によって基板２に対して浮いた状態で両持ち支持されている。これにより、可溶体部２１０は、絶縁膜２０で覆われた基板２との間に下方の隙間２１６を隔てて配置されている。また、可溶体部２１０の側方のダミーメタル２１２も同様に、基板２との間に下方の隙間２１６を隔てて配置されている。ここで、図３０のXXXa−XXXa切断面に示すように、可溶体部２１０とダミーメタル２１２との間の側方の隙間２１３は、後述する被覆酸化膜２１８の厚さを考慮して、０．６μｍ以下となっている。
本実施形態では、ヒューズ要素２０４およびダミーメタル２１２は、その下面が下地酸化膜２１７で被覆され、さらにヒューズ要素２０４全体を被覆するように、被覆酸化膜２１８が形成されている。ヒューズ要素２０４を下地酸化膜２１７および被覆酸化膜２１８で完全に被覆することによって、可溶体部２１０をその周囲から確実に絶縁できる。
被覆酸化膜２１８は、基板２の素子形成面２Ａの全域に亘って形成されており、図３０に示すように、ヒューズ要素２０４およびダミーメタル２１２の形成領域以外の領域において、絶縁膜２０に固定されている。ダミーメタル２１２は、被覆酸化膜２１８に被覆されることで、被覆酸化膜２１８の絶縁膜２０に固定された部分によって基板２に対して浮いた状態で支持されている。
そして、可溶体部２１０およびダミーメタル２１２を覆うように、天井部の一例としての酸化膜２１９、窒化膜２２０および表面保護膜２２２の積層膜が形成されている。酸化膜２１９は、酸化シリコン（ＳｉＯ２）からなり、たとえば、１００００Å以下の厚さを有している。窒化膜２２０は、窒化シリコン（ＳｉＮ）からなり、たとえば、１１０００Å〜１３０００Åの厚さを有している。表面保護膜２２２は、ポリイミドからなり、たとえば、２００００Å〜１０００００Åの厚さを有している。
積層膜２１９，２２０，２２２は、可溶体部２１０およびダミーメタル２１２の上方においては、図３０の切断面線XXXa−XXXaの切断面に示すように、可溶体部２１０を介してダミーメタル２１２の間に跨るように形成されている。これにより、可溶体部２１０とダミーメタル２１２との間に側方の隙間２１３は、その上方が積層膜２１９，２２０，２２２で塞がれている。また、積層膜２１９，２２０，２２２において酸化膜２１９は、側方の隙間２１３に対向する部分が選択的に除去されている。これにより、酸化膜２１９には、側方の隙間２１３と同一パターンの隙間２２３が形成されている。
積層膜２１９，２２０，２２２と被覆酸化膜２１８との間には、窒化膜２２４が介在している。窒化膜２２４は、可溶体部２１０およびダミーメタル２１２の上方領域から選択的に除去されている。これにより、積層膜２１９，２２０，２２２は、被覆酸化膜２１８で被覆された可溶体部２１０との間に上方の隙間２２５を隔てて配置されている。
第１および第２接続電極３，４は、図３０の切断面線XXXc−XXXcの切断面に示すように、積層膜２１９，２２０，２２２、窒化膜２２４および被覆酸化膜２１８を貫通して、その下面がパッド領域２０９に接続されている。
図３２に示すように、絶縁膜２０には、前述の第１実施形態の場合と同様の構成で複数の下地凹部８が形成されている。
絶縁膜２０上に形成された窒化膜２１５、および、窒化膜２１５上に形成された下地酸化膜２１７は、それぞれ第１接続電極３の下方に入り込むように形成されている。より具体的に、窒化膜２１５および下地酸化膜２１７は、下地凹部８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部８の側面および底面、ならびに絶縁膜２０の表面に沿って形成されている。これにより、窒化膜２１５および下地酸化膜２１７によって、さらに当該下地凹部８が形成された領域において、凹状の空間が区画されている。そして、下地酸化膜２１７の表面にパッド領域２０９（ヒューズ要素２０４）が形成されている。
パッド領域２０９は、窒化膜２１５および下地酸化膜２１７によって区画された凹状の空間をさらに埋め戻すように下地酸化膜２１７上に形成されている。これによって、パッド領域２０９は、下地凹部８が形成された領域に対応する位置が窪むように形成され、さらに凹状の空間が区画されている。第１接続電極３は、このように形成されたパッド領域２０９の表面に沿って形成されている。これにより、第１接続電極３には、下地凹部８が形成された領域に対応する位置に凹部６が形成されている。
以上、チップ部品２０１によれば、図３０のXXXa−XXXa切断面に示すように、可溶体部２１０の両側方さらには上方および下方の四方全体に隙間２１３，２１６，２２５が形成されている。そのため、可溶体部２１０で発生した熱をその周囲（隙間２１３，２１６，２２５）に効率よく蓄えることができる。したがって、チップ部品２０１の第１および第２接続電極３，４間に過電流が流入したときには、ヒューズ要素２０４を可溶体部２１０で確実に溶断できる。
また、可溶体部２１０の四方全体を隙間２１３，２１６，２２５で取り囲むことによって、可溶体部２１０の移動や歪曲に対応可能なスペースを確保できる。
さらに、基板２として１００Ω・ｃｍ以上の抵抗値を有する高抵抗シリコン基板を採用しているので、可溶体部２１０の溶断時に絶縁膜２０が破壊されても、当該破壊箇所から露出する基板２を介してリーク電流が流れることを防止できる。
このようなチップ部品２０１は、前述の第１実施形態における抵抗５６の形成工程に代えて、図３３〜図３９に示すヒューズ要素２０４を形成する工程を行うことにより得ることができる。以下、図３３〜図３９を参照して、前述の第１実施形態の製造工程と異なる点について詳説する。
図３３〜図３９は、図２９に示すチップ部品２０１の製造工程の一部を工程順に説明するための断面図であって、図３０と同じ切断面線XXXa−XXXa、切断面線XXXb−XXXbおよび切断面線XXXc−XXXcから見た断面図を示している。
チップ部品２０１を製造するには、まず図３３に示すように、前述の第１実施形態の工程と同様の工程で下地凹部８を有する絶縁膜２０が形成される。次に、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）を絶縁膜２０上に堆積することによって、犠牲層としての窒化膜２１５が形成される。窒化膜２１５の厚さは、後のエッチング工程（図３６参照）においてサイドエッチングが可能な大きさに設定され、たとえば８０００Å以下である。
次に、たとえばＣＶＤ法によってＵＳＧ（Un-doped Silicate Glass）を窒化膜２１５上に堆積することによって、下地酸化膜２１７が形成される。下地酸化膜２１７の厚さは、後の２回のエッチング工程（図３６および図３８参照）で消失しない大きさに設定され、たとえば７０００Å〜９０００Åである。ただし、下地酸化膜２１７を省略し、後述するヒューズ要素材料膜２２６を窒化膜２１５上に直接堆積させてもよい。
次に、たとえばスパッタ法によってＡｌ−Ｃｕ系合金を下地酸化膜２１７上に堆積することによって、ヒューズ要素材料膜２２６が形成される。ヒューズ要素材料膜２２６の厚さは、たとえば４０００Å〜６０００Åである。
次に、図３４に示すように、ヒューズ要素材料膜２２６上に、ヒューズ要素２０４およびダミーメタル２１２を形成すべき領域を選択的に覆うマスク（図示せず）が形成され、当該マスクを利用するドライエッチングによって、ヒューズ要素材料膜２２６が選択的に除去される。これにより、ヒューズ要素２０４（パッド領域２０９、可溶体部２１０および配線部２１１）およびダミーメタル２１２が同時に形成される。次に、ヒューズ要素２０４の形成に利用したマスクを利用するドライエッチングによって、ヒューズ要素２０４およびダミーメタル２１２の下方領域以外の下地酸化膜２１７および窒化膜２１５が選択的に除去される。
次に、図３５に示すように、たとえばＣＶＤ法によってＵＳＧを基板２上に堆積することによって、被覆酸化膜２１８が形成される。被覆酸化膜２１８は、隣り合うヒューズ要素２０４（可溶体部２１０）とダミーメタル２１２との間に側方の隙間２１３が形成されるように、その一方表面および他方表面がヒューズ要素２０４およびダミーメタル２１２の上面および側面に沿って形成される。このとき、被覆酸化膜２１８の厚さは、後の２回のエッチング工程（図３６および図３８参照）で消失しない大きさ、かつ後の窒化膜２２４の堆積工程（図３７参照）において側方の隙間２１３が埋まらない大きさに設定される。本実施形態では、側方の隙間２１３が０．６μｍ以下となるように、たとえば７０００Å〜９０００Åの厚さに設定される。
次に、図３６に示すように、たとえば酸化シリコン（ＳｉＯ２）に比べて窒化シリコン（ＳｉＮ）に対して相対的に速いエッチングレートを有するエッチングガスまたはエッチング液を用いて、ヒューズ要素２０４およびダミーメタル２１２の下方領域の窒化膜２１５が選択的に除去される。本実施形態では、側方の隙間２１３にある被覆酸化膜２１８が除去された後、フッ素系ガスを利用するドライエッチングによって、側方の隙間２１３の底面から当該窒化膜２１５が等方的にエッチング（サイドエッチング）されて除去される。これにより、ヒューズ要素２０４およびダミーメタル２１２の下方領域に下方の隙間２１６が形成され、ヒューズ要素２０４およびダミーメタル２１２が基板２に対して浮いた状態となる。
次に、図３７に示すように、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）およびＵＳＧを基板２上に順に堆積することによって、犠牲層としての窒化膜２２４および酸化膜２１９が形成される。この際、側方の隙間２１３が０．６μｍ以下であるので、窒化膜２２４および酸化膜２１９は、可溶体部２１０を覆うように一対のダミーメタル２１２の間に跨って形成される。
次に、図３８に示すように、たとえば酸化シリコン（ＳｉＯ２）に比べて窒化シリコン（ＳｉＮ）に対して相対的に速いエッチングレートを有するエッチングガスまたはエッチング液を用いて、ヒューズ要素２０４およびダミーメタル２１２の上方領域の窒化膜２２４が選択的に除去される。本実施形態では、酸化膜２１９に側方の隙間２１３と同一パターンの隙間２２３が形成された後、フッ素系ガスを利用するドライエッチングによって、当該隙間２２３の底面から当該窒化膜２２４が等方的にエッチング（サイドエッチング）されて除去される。これにより、ヒューズ要素２０４およびダミーメタル２１２の上方領域に上方の隙間２２５が形成される。
次に、図３９に示すように、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）を酸化膜２１９上に堆積することによって、窒化膜２２０が形成される。次に、ポリイミドを窒化膜２２０上に塗布し、当該ポリイミドをキュアすることによって、表面保護膜２２２が形成される。次に、ヒューズ要素２０４のパッド領域２０９上の積層膜２１８，２２４，２１９，２２０，２２２がエッチングによって選択的に除去される。
その後は、パッド領域２０９にめっきすることによって、第１および第２接続電極３，４が同時に形成される。以上の工程を経て、チップ部品２０１が得られる。
以上、チップ部品２０１の製造方法によれば、窒化膜２１５と、下地酸化膜２１７および被覆酸化膜２１８とのエッチングレートの差を利用して、ヒューズ要素２０４およびダミーメタル２１２の下方領域の窒化膜２１５を等方性エッチングによって簡単にエッチングできる（図３６参照）。同様のエッチングレートの差を利用して、ヒューズ要素２０４およびダミーメタル２１２の上方領域の窒化膜２２４を簡単にエッチングできる（図３８参照）。さらに、ヒューズ要素２０４およびダミーメタル２１２が同一の材料であるＡｌ−Ｃｕ系合金からなるので、図３４に示すように、これらを同一工程で形成できる。
したがって、過電流が流入したときにヒューズ要素２０４を可溶体部２１０で確実に溶断できるチップ部品２０１を効率よく製造できる。
以上のように、素子領域５にヒューズ要素２０４を形成する場合であっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。
＜ダイオード＞
図４０は、本発明の第６実施形態に係るチップ部品の平面図である。図４１は、図４０の切断面線XLI−XLIから見た断面図である。図４２は、図４０の切断面線XLII−XLIIから見た断面図である。図４３は、図４０の切断面線XLIII−XLIIIから見た断面図である。
第６実施形態に係るチップ部品３０１が、前述の第１実施形態に係るチップ部品１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えてダイオードセルＤ３０１〜Ｄ３０４が形成されている点である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図４０〜図４３において、前述の図１〜図３９に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
チップ部品３０１は、基板２と、基板２に形成された複数のダイオードセルＤ３０１〜Ｄ３０４と、基板２に形成された複数のダイオードセルＤ３０１〜Ｄ３０４と、これらの複数のダイオードセルＤ３０１〜Ｄ３０４を並列に接続するカソード電極３０３およびアノード電極３０４とを含む。カソード電極３０３には、前述の第１実施形態の場合と同様の構成で第１接続電極３が接続され、アノード電極３０４には、前述の第１実施形態の場合と同様の構成で第２接続電極４が接続されている。
基板２は、本実施形態では、ｐ＋型の半導体基板（たとえばシリコン基板）である。基板２の両端部に、カソード電極３０３との接続のためのカソードパッド３０５と、アノード電極３０４との接続のためのアノードパッド３０６とが配置されている。これらのパッド３０５，３０６の間（すなわち、素子領域５）に、ダイオードセル領域３０７が設けられている。
ダイオードセル領域３０７は、本実施形態では、矩形に形成されている。ダイオードセル領域３０７内に、複数のダイオードセルＤ３０１〜Ｄ３０４が配置されている。複数のダイオードセルＤ３０１〜Ｄ３０４は、本実施形態では４個設けられており、基板２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図４４は、図４０に示すチップ部品３０１において、カソード電極３０３およびアノード電極３０４ならびにその上に形成された構成を取り除いて、基板２の表面の構造を示す平面図である。
ダイオードセルＤ３０１〜Ｄ３０４の各領域内には、それぞれ、基板２の表層領域にｎ＋型領域３１０が形成されている。ｎ＋型領域３１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ３０１〜Ｄ３０４は、ダイオードセル毎に分離されたｐｎ接合領域３１１をそれぞれ有している。
複数のダイオードセルＤ３０１〜Ｄ３０４は、本実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域３１０が形成されている。本実施形態では、ｎ＋型領域３１０は、正八角形に形成されており、ダイオードセルＤ３０１〜Ｄ３０４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ３０１〜Ｄ３０４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。基板２の表層領域には、さらに、ｎ＋型領域３１０から所定の間隔を空けて分離された状態でｐ＋型領域３１２が形成されている。ｐ＋型領域３１２は、ダイオードセル領域３０７内において、カソード電極３０３が配置される領域を回避したパターンに形成されている。
図４１〜図４３に示されているように、基板２の表面には、前述の第１実施形態と同様の構成で絶縁膜２０が形成されている。絶縁膜２０には、ダイオードセルＤ３０１〜Ｄ３０４のそれぞれのｎ＋型領域３１０の表面を露出させるコンタクト孔３１６と、ｐ＋型領域３１２を露出させるコンタクト孔３１７とが形成されている。絶縁膜２０の表面には、カソード電極３０３およびアノード電極３０４が形成されている。カソード電極３０３は、絶縁膜２０の表面からコンタクト孔３１６内に入り込み、コンタクト孔３１６内でダイオードセルＤ３０１〜Ｄ３０４の各ｎ＋型領域３１０との間でオーミック接触を形成している。アノード電極３０４は、絶縁膜２０の表面からコンタクト孔３１７の内方へと延びており、コンタクト孔３１７内でｐ＋型領域３１２との間でオーミック接触を形成している。カソード電極３０３およびアノード電極３０４は、本実施形態では、同じ材料からなる電極膜からなっている。
電極膜としては、Ｔｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、ＡｌＣｕ膜を適用できる。その他、ＡｌＳｉ膜を電極膜として用いることもできる。ＡｌＳｉ膜を用いると、基板２の表面にｐ＋型領域３１２を設けることなく、アノード電極３０４と基板２との間でオーミック接触を形成することができる。したがって、ｐ＋型領域３１２を形成するための工程を省くことができる。
図４３を参照すれば、カソードパッド３０５（カソード電極３０３）は、第１接続電極３の直下の領域において、絶縁膜２０に形成された下地凹部８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部８の側面および底面、ならびに絶縁膜２０の表面に沿って形成されている。これにより、カソードパッド３０５（カソード電極３０３）によって、さらに当該下地凹部８が形成された領域において、凹状の空間が区画されている。そして、第１接続電極３は、カソードパッド３０５（カソード電極３０３）によって区画された凹状の空間をさらに埋め戻すようにカソードパッド３０５（カソード電極３０３）上に形成されている。これによって、第１接続電極３には、下地凹部８が形成された領域に対応する位置に凹部６が形成され、当該凹部６に取り囲まれた第１接続電極３の内方部には凹部６が形成されていない平坦部７が形成されている。
なお、第２接続電極４の構成は、前述の第１接続電極３の構成と同様であるので、図示および説明は省略する。
カソード電極３０３およびアノード電極３０４の間は、スリット３１８によって分離されている。本実施形態では、スリット３１８は、ダイオードセルＤ３０１〜Ｄ３０４のｎ＋型領域３１０を縁取るように、ｎ＋型領域３１０の平面形状と整合する枠形状（すなわち正八角形枠状）に形成されている。それに応じて、カソード電極３０３は、ｎ＋型領域３１０の形状に整合する平面形状（すなわち正八角形形状）のセル接合部３０３ａを各ダイオードセルＤ３０１〜Ｄ３０４の領域に有し、当該セル接合部３０３ａの間が直線状の架橋部３０３ｂによって連絡されており、さらに、直線状の別の架橋部３０３ｃによってカソードパッド３０５の直下に形成された大きな矩形形状の外部接続部３０３ｄへと接続されている。一方、アノード電極３０４は、略一定の幅のスリット３１８に対応した間隔を開けて、カソード電極３０３を取り囲むように、絶縁膜２０の表面に形成されていて、アノードパッド３０６の直下の矩形領域へ延びて一体的に形成されている。
カソード電極３０３およびアノード電極３０４は、たとえば窒化膜からなるパッシベーション膜３２０（図４０では図示省略）によって覆われており、さらにパッシベーション膜３２０の上にはポリイミド等の樹脂膜３２１が形成されている。パッシベーション膜３２０および樹脂膜３２１には、第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部３２２，３２３が形成されている。そして、前述の第１および第２接続電極３，４が対応するパッド３０５，３０６に接続されている。
各ダイオードセルＤ３０１〜Ｄ３０４では、基板２とｎ＋型領域３１０との間にｐｎ接合領域３１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ３０１〜Ｄ３０４のｎ＋型領域３１０がカソード電極３０３に共通に接続され、ダイオードセルＤ３０１〜Ｄ３０４の共通のｐ型（ｐ＋型）領域である基板２がｐ＋型領域３１２を介してアノード電極３０４に共通に接続されている。これによって、基板２上に形成された複数のダイオードセルＤ３０１〜Ｄ３０４は、すべて並列に接続されている。
図４５は、チップ部品の内部の電気的構造を示す電気回路図である。
ダイオードセルＤ３０１〜Ｄ３０４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極３０３（第１接続電極３）によって共通接続され、アノード側がアノード電極３０４（第２接続電極４）によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
本実施形態の構成によれば、チップ部品３０１は複数のダイオードセルＤ３０１〜Ｄ３０４を有しており、各ダイオードセルＤ３０１〜Ｄ３０４がｐｎ接合領域３１１を有している。ｐｎ接合領域３１１は、ダイオードセルＤ３０１〜Ｄ３０４毎に分離されている。そのため、チップ部品３０１は、ｐｎ接合領域３１１の周囲長、すなわち、基板２におけるｎ＋型領域３１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域３１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品３０１を小型に形成する場合であっても、ｐｎ接合領域３１１の総周囲長を大きくできるから、チップ部品３０１の小型化とＥＳＤ耐量の確保とを両立できる。
図４６は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
このようなチップ部品３０１は、前述の第１実施形態における抵抗５６の形成工程に代えて、ダイオードセルＤ３０１〜Ｄ３０４を形成する工程を行うことにより得ることができる。以下、前述の第１実施形態の製造工程と異なる点について詳説する。
すなわち、まず、基板２（ｐ＋型の半導体基板）の表面に、前述の第１実施形態の工程と同様の工程で絶縁膜２０が形成され、その上に、レジストマスクを形成する。このレジストマスクを介するｎ型不純物（たとえば燐）のイオン注入または拡散によって、ｎ＋型領域３１０が形成される。さらに、ｐ＋型領域３１２に整合する開口を有する別のレジストマスクが形成され、このレジストマスクを介するｐ型不純物（たとえば砒素）のイオン注入または拡散によって、ｐ＋型領域３１２が形成される。レジストマスクを剥離し、必要に応じて絶縁膜２０を厚膜化（たとえばＣＶＤにより厚膜化）した後、第１および第２接続電極３，４に凹部６を形成すための下地凹部８、およびコンタクト孔３１６，３１７に整合する開口を有するさらに別のレジストマスクが絶縁膜２０の上に形成される。このレジストマスクを介するエッチングによって、絶縁膜２０に下地凹部８、およびコンタクト孔３１６，３１７が形成される。
次いで、たとえばスパッタリングによって、カソード電極３０３およびアノード電極３０４を構成する電極膜が絶縁膜２０上に形成される。そして、この電極膜上に、スリット３１８に対応する開口パターンを有するレジスト膜が形成され、このレジスト膜を介するエッチングによって、電極膜にスリット３１８が形成される。これにより、前記電極膜がカソード電極３０３およびアノード電極３０４に分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜３２０が形成され、さらにポリイミド等を塗布することにより樹脂膜３２１が形成される。そして、これらのパッシベーション膜３２０および樹脂膜３２１に対して、フォトリソグラフィを利用したエッチングを施すことにより、切欠部３２２，３２３が形成される。その後、前述の第１実施形態で説明した工程と同様の工程を経て、第１および第２接続電極３，４を有するチップ部品３０１が形成される。
図４７は、本発明の第７実施形態に係るチップ部品３２９の断面図である。図４７において、前述の図１〜図４６に示された各部に対応する部分には同一参照符号を付して示す。
チップ部品３２９は、基板２の表面にカソード電極３０３が配置され、基板２の裏面にアノード電極３２８が配置されている。したがって、本実施形態では、基板２の表面側（カソード電極３０３側）にアノードパッド３０６を設ける必要がないので、それに応じて基板２のサイズを縮小したり、ダイオードセルＤ３０１〜Ｄ３０４の個数を多くしたりできる。カソード電極３０３は、基板２の表面の略全域を覆うように形成されていて、ダイオードセルＤ３０１〜Ｄ３０４の各ｎ＋型領域３１０との間でオーミック接触を形成している。アノード電極３２８は、基板２の裏面との間でオーミック接触を形成している。アノード電極３２８は、たとえば金からなっていてもよい。
図４８は、本発明の第８実施形態に係るチップ部品３３１の平面図である。図４９は、図４８の切断面線XLIX−XLIXから見た断面図である。図５０は、図４８の切断面線L−Lから見た断面図である。
チップ部品３３１は、基板２と、基板２上に形成されたカソード電極３３３およびアノード電極３３４と、カソード電極３３３およびアノード電極３３４の間に並列に接続された複数のダイオードセルＤ３１１〜Ｄ３１４とを有している。基板２は、平面視において略矩形に形成されており、その長手方向の両端部にカソードパッド３３５およびアノードパッド３３６がそれぞれ配置されている。これらのカソードパッド３３５およびアノードパッド３３６の間（すなわち素子領域５）に矩形形状のダイオードセル領域３３７が設定されている。このダイオードセル領域３３７内に、複数のダイオードセルＤ３１１〜Ｄ３１４が二次元配列されている。本実施形態では、複数のダイオードセルＤ３１１〜Ｄ３１４は、基板２の長手方向および短手方向に沿ってマトリックス状に等間隔で配列されている。
ダイオードセルＤ３１１〜Ｄ３１４は、それぞれ矩形の領域からなり、その矩形の領域の内部に、平面視多角形形状（本実施形態では正八角形形状）のショットキ接合領域３４１を有している。各ショットキ接合領域３４１に接触するように、ショットキメタル３４０が配置されている。すなわち、ショットキメタル３４０は、ショットキ接合領域３４１における基板２との間でショットキ接合を形成している。
基板２は、本実施形態では、ｐ型シリコン基板３５０と、その上にエピタキシャル成長させられたｎ型エピタキシャル層３５１とを有している。基板２には、図４９に示すように、ｐ型シリコン基板３５０の表面に形成されたｎ型不純物（たとえば砒素）を導入して形成されたｎ＋型埋め込み層３５２が形成されていてもよい。ショットキ接合領域３４１は、ｎ型エピタキシャル層３５１の表面に設定されており、このｎ型エピタキシャル層３５１の表面にショットキメタル３４０が接合されることによって、ショットキ接合が形成されている。ショットキ接合領域３４１の周囲には、コンタクトエッジのリークを抑制するためのガードリング３５３が形成されている。
ショットキメタル３４０は、たとえばＴｉまたはＴｉＮからなっていてもよく、このショットキメタル３４０にＡｉＳｉ合金等の金属膜３４２が積層されてカソード電極３３３が構成されている。ショットキメタル３４０は、ダイオードセルＤ３１１〜Ｄ３１４毎に分離されていてもよいが、本実施形態では、複数のダイオードセルＤ３１１〜Ｄ３１４の各ショットキ接合領域３４１に共通に接触するようにショットキメタル３４０が形成されている。
ｎ型エピタキシャル層３５１には、ショットキ接合領域３４１を回避した領域に、ｎ型エピタキシャル層３５１の表面からｎ＋型埋め込み層３５２に達するｎ＋型ウェル３５４が形成されている。そして、ｎ＋型ウェル３５４の表面との間でオーミック接触を形成するようにアノード電極３３４が形成されている。アノード電極３３４は、カソード電極３３３と同様の構成の電極膜からなっていてもよい。
ｎ型エピタキシャル層３５１の表面には、絶縁膜２０が形成されている。絶縁膜２０には、ショットキ接合領域３４１に対応したコンタクト孔３４６と、ｎ＋型ウェル３５４を露出させるコンタクト孔３４７とが形成されている。カソード電極３３３は、絶縁膜２０を覆うように形成されていて、コンタクト孔３４６の内部にまで達し、コンタクト孔３４６内においてｎ型エピタキシャル層３５１との間でショットキ接合を形成している。一方、アノード電極３３４は、絶縁膜２０上に形成されていて、コンタクト孔３４７内に延び、このコンタクト孔３４７内においてｎ＋型ウェル３５４との間でオーミック接触を形成している。カソード電極３３３とアノード電極３３４とは、スリット３４８によって分離されている。
また、絶縁膜２０には、図５０に示すように、前述の第１実施形態と同様の構成で形成された第１および第２接続電極３，４に凹部６を形成するための複数の下地凹部８が形成されている。絶縁膜２０の構成は、前述の第１実施形態（第６実施形態）の場合と同様であるので、説明を省略する。
カソード電極３３３およびアノード電極３３４を覆うように、たとえば窒化膜からなるパッシベーション膜３５６が形成されている。さらに、パッシベーション膜３５６を覆うように、ポリイミド等の樹脂膜３５７が形成されている。パッシベーション膜３５６および樹脂膜３５７を貫通して、カソードパッド３３５となるカソード電極３３３の表面の一部の領域を露出させる切欠部３５８が形成されている。さらに、パッシベーション膜３５６および樹脂膜３５７を貫通するように、アノードパッド３３６となるアノード電極３３４の表面の一部領域を露出させるように切欠部３５９が形成されている。そして、前述の第１実施形成の場合と同様の構成で第１および第２接続電３，４がパッド３３５，３３６に接続されるように形成されている。
このような構成によって、カソード電極３３３は、ダイオードセルＤ３１１〜Ｄ３１４がそれぞれ有するショットキ接合領域３４１に共通に接続されている。また、アノード電極３３４は、ｎ＋型ウェル３５４およびｎ＋型埋め込み層３５２を介してｎ型エピタキシャル層３５１に接続されており、したがって、複数のダイオードセルＤ３１１〜Ｄ３１４に形成されたショットキ接合領域３４１に共通に並列接続されていることになる。これにより、複数のダイオードセルＤ３１１〜Ｄ３１４のショットキ接合領域３４１を有する複数のショットキバリアダイオードが、カソード電極３３３とアノード電極３３４との間に並列に接続されている。
このように、本実施形態においても、複数のダイオードセルＤ３１１〜Ｄ３１４がそれぞれ互いに分離されたショットキ接合領域３４１を有しているため、ショットキ接合領域３４１の周囲長（ｎ型エピタキシャル層３５１の表面におけるショットキ接合領域３４１の周囲長）の総延長が大きくなる。これによって、電界の集中を抑制できるので、ＥＳＤ耐量を向上できる。すなわち、チップ部品３３１を小型に形成する場合であっても、ショットキ接合領域３４１の総周囲長を大きくできるから、チップ部品３３１の小型化とＥＳＤ耐量の確保とを両立できる。
図５１は、図５１は、本発明の第９実施形態に係るチップ部品３４９の断面図である。図５１において、前述の図１〜図５０に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
チップ部品３４９は、基板２は、ｎ＋型シリコン基板３７２と、ｎ＋型シリコン基板３７２の表面に形成されたｎ型エピタキシャル層３５１とを含む。そして、基板２の裏面（ｎ型エピタキシャル層３５１の表面とは反対側の表面）との間で、オーミック接触を形成するようにアノード電極３７３が形成されている。ｎ型エピタキシャル層３５１の表面にはアノード電極が形成されておらず、ｎ型エピタキシャル層３５１に形成されたショットキ接合領域３４１に並列に接続されるカソード電極３３３だけが形成されている。
このような構成によっても、前述の第８実施形態と同様の作用効果を奏することができる。加えて、ｎ型エピタキシャル層３５１の表面にアノード電極を設けなくてもよいから、ｎ型エピタキシャル層３５１の表面により多くのダイオードセルを配置することができ、ショットキ接合領域３４１の周囲長の総延長を一層長くして、ＥＳＤ耐量を向上できる。あるいは、ｎ＋型シリコン基板３７２の大きさを小さくして、ＥＳＤ耐量が確保された一層小型のチップダイオードを提供できる。
＜双方向ツェナーダイオード＞
図５２は、本発明の第１０実施形態に係るチップ部品４０１の平面図である。図５３は、図５２の切断面線LIII−LIIIから見た断面図である。図５４は、図５２の切断面線LIV−LIVから見た断面図である。図５５は、図５２の切断面線LV−LVから見た断面図である。
第１０実施形態に係るチップ部品４０１が、前述の第１実施形態に係るチップ部品１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えて第１および第２ツェナーダイオードＤ４０１，Ｄ４０２が形成されている点である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図５２〜図５５において、前述の図１〜図５１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
チップ部品４０１は、基板２（たとえばｐ＋型のシリコン基板）と、基板２に形成された第１ツェナーダイオードＤ４０１と、基板２に形成され、第１ツェナーダイオードＤ４０１に逆直列接続された第２ツェナーダイオードＤ４０２と、第１ツェナーダイオードＤ４０１に接続された第１接続電極３と、第２ツェナーダイオードＤ４０２に接続された第２接続電極４とを含む。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。
第１０実施形態に係る素子形成面２Ａの両端部には、第１電極膜４０３に接続された第１接続電極３と、第２電極膜４０４に接続された第２接続電極４とが配置されている。これらの第１および第２接続電極３，４間の素子形成面２Ａに、ダイオード形成領域４０７が設けられている。ダイオード形成領域４０７は、本実施形態では、矩形に形成されている。
図５６は、図５２に示すチップ部品４０１において、第１および第２接続電極３，４ならびにその上に形成された構成を取り除いて、基板２の表面（素子形成面２Ａ）の構造を示す平面図である。
図５２および図５６を参照して、基板２（ｐ＋型の半導体基板）の表層領域には、基板２との間にそれぞれｐｎ接合領域４１１を形成する複数の第１のｎ＋型拡散領域（以下、「第１拡散領域４１０」という）が形成されている。また、基板２の表層領域には、基板２との間にそれぞれｐｎ接合領域４１３を形成する複数の第２のｎ＋型拡散領域（以下、「第２拡散領域４１２」という）が形成されている。
本実施形態では、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これらの４個の拡散領域４１０，４１２は、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。また、これらの４個の拡散領域４１０，４１２は、基板２の短手方向に交差する方向（本実施形態では直交する方向）に延びた長手に形成されている。第１拡散領域４１０および第２拡散領域４１２は、本実施形態では等しい大きさおよび等しい形状に形成されている。具体的には、第１拡散領域４１０および第２拡散領域４１２は、平面視において、基板２の長手方向に長くかつ４隅が切除された略矩形に形成されている。
各第１拡散領域４１０と基板２における第１拡散領域４１０の近傍部とによって、２個のツェナーダイオードＤ４１１，Ｄ４１２が構成され、これらの２個のツェナーダイオードＤ４１１，Ｄ４１２によって第１ツェナーダイオードＤ４０１が構成されている。第１拡散領域４１０はツェナーダイオードＤ４１１，Ｄ４１２毎に分離している。これにより、ツェナーダイオードＤ４１１，Ｄ４１２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１１をそれぞれ有している。
同様に、各第２拡散領域４１２と基板２における第２拡散領域４１２の近傍部とによって、２個のツェナーダイオードＤ４２１，Ｄ４２２が構成され、これらの２個のツェナーダイオードＤ４２１，Ｄ４２２によって第２ツェナーダイオードＤ４０２が構成されている。第２拡散領域４１２はツェナーダイオードＤ４２１，Ｄ４２２毎に分離している。これにより、ツェナーダイオードＤ４２１，Ｄ４２２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１３をそれぞれ有している。
図５３および図５４に示されているように、基板２の素子形成面２Ａには、前述の第１実施形態の場合と同様の構成で絶縁膜２０（図５２では図示省略）が形成されている。絶縁膜２０には、第１拡散領域４１０の表面をそれぞれ露出させる第１コンタクト孔４１６と、第２拡散領域４１２の表面を露出させる第２コンタクト孔４１７とが形成されている。絶縁膜２０の表面には、第１電極膜４０３および第２電極膜４０４が形成されている。
第１電極膜４０３は、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１１と、ツェナーダイオードＤ４１２に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１２と、引き出し電極Ｌ４１１，Ｌ４１２（第１引き出し電極）と一体的に形成された第１パッド４０５とを有している。第１パッド４０５は、素子形成面２Ａの一端部に矩形に形成されている。この第１パッド４０５に第１接続電極３が接続されている。このようにして、第１接続電極３は、引き出し電極Ｌ４１１，Ｌ４１２に共通に接続されている。
第２電極膜４０４は、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２１と、ツェナーダイオードＤ４２２に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２２と、引き出し電極Ｌ４２１，Ｌ４２２（第２引き出し電極）と一体的に形成された第２パッド４０６とを有している。第２パッド４０６は、素子形成面２Ａの一端部に矩形に形成されている。この第２パッド４０６に第２接続電極４が接続されている。このようにして、第２接続電極４は、引き出し電極Ｌ４２１，Ｌ４２２に共通に接続されている。
引き出し電極Ｌ４１１は、絶縁膜２０の表面からツェナーダイオードＤ４１１の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１１の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１１において、第１コンタクト孔４１６内でツェナーダイオードＤ４１１に接合されている部分は、接合部Ｃ４１１を構成している。同様に、引き出し電極Ｌ４１２は、絶縁膜２０の表面からツェナーダイオードＤ４１２の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１２の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１２において、第１コンタクト孔４１６内でツェナーダイオードＤ４１２に接合されている部分は、接合部Ｃ４１２を構成している。
引き出し電極Ｌ４２１は、絶縁膜２０の表面からツェナーダイオードＤ４２１の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２１の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２１において、第２コンタクト孔４１７内でツェナーダイオードＤ４２１に接合されている部分は、接合部Ｃ４２１を構成している。同様に、引き出し電極Ｌ４２２は、絶縁膜２０の表面からツェナーダイオードＤ４２２の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２２の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２２において、第２コンタクト孔４１７内でツェナーダイオードＤ４２２に接合されている部分は、接合部Ｃ４２２を構成している。第１電極膜４０３および第２電極膜４０４は、本実施形態では、同じ材料からなっている。電極膜としては、本実施形態では、Ａｌ膜が用いられている。
図５５を参照すれば、第１パッド４０５（第１電極膜４０３）は、第１接続電極３の直下の領域において、絶縁膜２０に形成された下地凹部８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部８の側面および底面、ならびに絶縁膜２０の表面に沿って形成されている。これにより、第１パッド４０５（第１電極膜４０３）によって、さらに当該下地凹部８が形成された領域において、凹状の空間が区画されている。そして、第１接続電極３は、第１パッド４０５（第１電極膜４０３）によって区画された凹状の空間をさらに埋め戻すように第１パッド４０５（第１電極膜４０３）上に形成されている。これによって、第１接続電極３には、下地凹部８が形成された領域に対応する位置に凹部６が形成され、当該凹部６に取り囲まれた第１接続電極３の内方部には凹部６が形成されていない平坦部７が形成されている。
なお、第２接続電極４の構成は、前述の第１接続電極３の構成と同様であるので、図示および説明は省略する。
第１電極膜４０３と第２電極膜４０４との間は、スリット４１８によって分離されている。引き出し電極Ｌ４１１は、ツェナーダイオードＤ４１１に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４１２は、ツェナーダイオードＤ４１２に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４１１，Ｌ４１２は、対応する第１拡散領域４１０から第１パッド４０５まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４１１，Ｃ４１２の幅よりも広い。接合部Ｃ４１１，Ｃ４１２の幅は、引き出し電極Ｌ４１１，Ｌ４１２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４１１，Ｌ４１２の先端部は、対応する第１拡散領域４１０の平面形状と整合するように整形されている。引き出し電極Ｌ４１１，Ｌ４１２の基端部は、第１パッド４０５に接続されている。
引き出し電極Ｌ４２１は、ツェナーダイオードＤ４２１に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４２２は、ツェナーダイオードＤ４２２に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４２１，Ｌ４２２は、対応する第２拡散領域４１２から第２パッド４０６まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４２１，Ｃ４２２の幅よりも広い。接合部Ｃ４２１，Ｃ４２２の幅は、引き出し電極Ｌ４２１，Ｌ４２２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４２１，Ｌ４２２の先端部は、対応する第２拡散領域４１２の平面形状と整合するように整形されている。引き出し電極Ｌ４２１，Ｌ４２２の基端部は、第２パッド４０６に接続されている。
つまり、第１および第２接続電極３，４は、複数の第１引き出し電極Ｌ４１１，Ｌ４１２および複数の第２引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。また、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、平面視において、互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすこともできる。具体的には、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１が略同じ位置にあるとみなすと共に、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とが略同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。なお、スリット４１８は、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２を縁取るように形成されている。
第１電極膜４０３および第２電極膜４０４は、たとえば窒化膜からなるパッシベーション膜４２０（図５２では図示省略）によって覆われており、さらにパッシベーション膜４２０の上にはポリイミド等の樹脂膜４２１が形成されている。パッシベーション膜４２０および樹脂膜４２１には、第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部４２２，４２３が形成されている。そして、前述の第１および第２接続電極３，４が対応するパッド４０５，４０６に接続されている。
パッシベーション膜４２０および樹脂膜４２１は、保護膜を構成しており、第１引き出し電極Ｌ４１１，Ｌ４１２、第２引き出し電極Ｌ４２１，Ｌ４２２およびｐｎ接合領域４１１，４１３への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、チップ部品４０１の耐久性の向上に寄与している。
第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０は、第１接続電極３に共通に接続されていると共に、ツェナーダイオードＤ４１１，Ｄ４１２の共通のｐ型領域である基板２に接続されている。これにより、第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２が並列に接続されている。一方、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２は、第２接続電極４に接続されていると共に、ツェナーダイオードＤ４２１，Ｄ４２２の共通のｐ型領域である基板２に接続されている。これにより、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２が並列に接続されている。そして、ツェナーダイオードＤ４２１，Ｄ４２２の並列回路とツェナーダイオードＤ４１１，Ｄ４１２の並列回路とが逆直列接続されており、その逆直列回路によって、双方向ツェナーダイオードが構成されている。
図５７は、図５２に示すチップ部品４０１の内部の電気的構造を示す電気回路図である。第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２のカソードは第１接続電極３に共通接続され、それらのアノードは第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２のアノードに共通接続されている。そして、複数のツェナーダイオードＤ４２１，Ｄ４２２のカソードは、第２接続電極４に共通接続されている。これにより、全体として１つの双方向ツェナーダイオードとして機能する。
本実施形態によれば、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、互いに対称に構成されているので、各電流方向に対する特性を実質的に等しくできる。
図５８Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
図５８Ｂにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
図５８Ａは、図５２に示すチップ部品４０１について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
本実施形態の双方向ツェナーダイオードでは、第１接続電極３を正極とし第２接続電極４を負極として電圧を印加した場合の電圧対電流特性および第２接続電極４を正極とし第１接続電極３を負極として電圧を印加した場合の電圧対電流特性は、共に図５８Ａに実線で示すような特性となった。つまり、本実施形態の双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が実質的に等しくなった。
本実施形態の構成によれば、チップ部品４０１は、第１ツェナーダイオードＤ４０１と第２ツェナーダイオードＤ４０２とを有している。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２（第１拡散領域４１０）を有しており、各ツェナーダイオードＤ４１１，Ｄ４１２がｐｎ接合領域４１１を有している。ｐｎ接合領域４１１は、ツェナーダイオードＤ４１１，Ｄ４１２毎に分離されている。そのため、「第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長」、すなわち、基板２における第１拡散領域４１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１１の近傍における電界の集中を回避し、その分散を図ることができるので、第１ツェナーダイオードＤ４０１のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品４０１を小型に形成する場合であっても、ｐｎ接合領域４１１の総周囲長を大きくできるから、チップ部品４０１の小型化とＥＳＤ耐量の確保とを両立できる。
同様に、第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２（第２拡散領域４１２）を有しており、各ツェナーダイオードＤ４２１，Ｄ４２２がｐｎ接合領域４１３を有している。ｐｎ接合領域４１３は、ツェナーダイオードＤ４２１，Ｄ４２２毎に分離されている。そのため、「第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長」、すなわち、基板２におけるｐｎ接合領域４１３の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１３の近傍における電界の集中を回避し、その分散を図ることができるので、第２ツェナーダイオードＤ４０２のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品４０１を小型に形成する場合であっても、ｐｎ接合領域４１３の総周囲長を大きくできるから、チップ部品４０１の小型化とＥＳＤ耐量の確保とを両立できる。
本実施形態では、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１および第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の各周囲長は、４００μｍ以上でかつ１５００μｍ以下に形成されている。前記各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
前記各周囲長が４００μｍ以上に形成されているので、後に図５９を用いて説明するように、ＥＳＤ耐量の大きい双方向ツェナーダイオードチップを実現できる。また、前記各周囲長が１５００μｍ以下に形成されているので、後に図６０を用いて説明するように、第１接続電極３と第２接続電極４との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現できる。より具体的には、端子間容量が３０［ｐＦ］以下の双方向ツェナーダイオードチップを実現できる。各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
図５９は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前記実施形態と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。したがって、各サンプルにおいて、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長と第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長とは略同じになる。
図５９の横軸は、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を４００μｍ以上に形成した場合に、目標値である８キロボルト以上のＥＳＤ耐量を実現することができた。
図６０は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前記実施形態と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。
図６０の横軸は、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、端子間容量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を１５００μｍ以下に形成した場合に、目標値である３０［ｐＦ］以下の端子間容量を実現することができた。
さらに、本実施形態では、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２の幅が、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２から第１パッド４０５までの間の至るところで、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
さらに、基板２の一方の表面である素子形成面２Ａに第１および第２接続電極３，４の第１および第２接続電極３，４がいずれも形成されている。そこで、前述の第１実施形態において説明したように、素子形成面２Ａを実装基板９に対向させて、第１および第２接続電極３，４をはんだ１３によって実装基板９上に接合することにより、チップ部品４０１を実装基板９上に表面実装した回路アセンブリを構成できる（図１９参照）。すなわち、フリップチップ接続型のチップ部品４０１を提供することができ、素子形成面２Ａを実装基板９の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップ部品４０１を実装基板９に接続できる。これによって、実装基板９上におけるチップ部品４０１の占有空間を小さくできる。特に、実装基板９上におけるチップ部品４０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、本実施形態では、基板２上に絶縁膜２０が形成されており、その絶縁膜２０に形成された第１コンタクト孔４１６を介してツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０に引き出し電極Ｌ４１１，Ｌ４１２の接合部Ｃ４１１，Ｃ４１２が接続されている。そして、第１コンタクト孔４１６の外の領域において絶縁膜２０上に第１パッド４０５が配置されている。つまり、ｐｎ接合領域４１１の直上から離れた位置に第１パッド４０５が設けられている。
同様に、絶縁膜２０に形成された第２コンタクト孔４１７を介してツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２に引き出し電極Ｌ４２１，Ｌ４２２の接合部Ｃ４２１，Ｃ４２２が接続されている。そして、第２コンタクト孔４１７の外の領域において絶縁膜２０上に第２パッド４０６が配置されている。第２パッド４０６もまた、ｐｎ接合領域４１３の直上から離れた位置にある。これにより、チップ部品４０１を実装基板９に実装するときに、ｐｎ接合領域４１１，４１３に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域４１１，４１３の破壊を回避できるので、外力に対する耐久性に優れた双方向ツェナーダイオードチップを実現できる。また、第１および第２接続電極３，４を設けずに、第１パッド４０５および第２パッド４０６をそれぞれ第１接続電極３の外部接続部および第２接続電極４の外部接続部とし、これらの第１パッド４０５および第２パッド４０６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域４１１，４１３が破壊されることを回避できる。
このようなチップ部品４０１は、前述の第１実施形態における抵抗５６の形成工程に代えて、第１および第２ツェナーダイオードＤ４０１，Ｄ４０２を形成する工程を実行することにより得ることができる。以下、図６１を参照して、前述の第１実施形態の製造工程と異なる点について詳説する。
図６１は、図５２に示すチップ部品４０１の製造工程の一例を説明するためのフローチャートである。
まず、基板２の元基板としてのｐ＋型の半導体ウエハが用意される。半導体ウエハの表面は素子形成面であり、基板２の素子形成面２Ａに対応している。素子形成面には、複数のチップ部品４０１に対応した複数の双方向ツェナーダイオードチップ領域が、マトリクス状に配列されて設定されている。隣接する双方向ツェナーダイオードチップ領域の間には、境界領域（前述の第１実施形態の図１２に係る直線部分４２Ａおよび４２Ｂに相当する。）が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハに対して必要な工程を行った後に、境界領域に沿って半導体ウエハを切り離すことにより、複数のチップ部品４０１が得られる。
半導体ウエハに対して実行される工程の一例は、次のとおりである。
まず、半導体ウエハの素子形成面に、前述の第１実施形態と同様の工程で、絶縁膜２０が形成され（ステップＳ３１）、その上にレジストマスクが形成される（ステップＳ３２）。このレジストマスクを用いたエッチングによって、第１および第２接続電極３，４の凹部６を形成するための下地凹部８、ならびに第１拡散領域４１０および第２拡散領域４１２に対応する開口が絶縁膜２０に形成される（ステップＳ３３）。さらに、レジストマスクを剥離した後に、絶縁膜２０に形成された開口から露出する半導体ウエハの表層部にｎ型不純物が導入される（ステップＳ３４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜２０の開口内で露出する半導体ウエハの表面に燐を堆積させる処理である。必要に応じて絶縁膜２０を厚膜化した後（ステップＳ３５）、半導体ウエハに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ステップＳ３６）。これにより、半導体ウエハの表層部に第１拡散領域４１０および第２拡散領域４１２が形成される。
次いで、コンタクト孔４１６，４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜２０の上に形成される（ステップＳ３７）。このレジストマスクを介するエッチングによって、絶縁膜２０にコンタクト孔４１６，４１７が形成される（ステップＳ３８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、第１および第２接続電極３，４を構成する電極膜が絶縁膜２０上に形成される（ステップＳ３９）。本実施形態では、Ａｌからなる電極膜が形成される。そして、この電極膜上に、スリット４１８に対応する開口パターンを有する別のレジストマスクが形成され（ステップＳ４０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット４１８が形成される（ステップＳ４１）。これにより、前記電極膜が、第１電極膜４０３および第２電極膜４０４に分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜４２０が形成され（ステップＳ４２）、さらにポリイミド等を塗布することにより樹脂膜４２１が形成される（ステップＳ４３）。たとえば、感光性を付与したポリイミドが塗布され、切欠部４２２，４２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＳ４４）。これにより、切欠部４２２，４２３に対応した開口を有する樹脂膜４２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ステップＳ４５）。そして、樹脂膜４２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜４２０に切欠部４２２，４２３が形成される（ステップＳ４６）。その後、前述の第１実施形態で述べた方法（図１１Ｅ〜図１１Ｉ参照）に倣って、第１電極膜４０３および第２電極膜４０４に接続されるように、外部接続電極としての第１および第２接続電極３，４が形成されて、半導体ウエハが個片化される。これにより、前述の構造のチップ部品４０１を得ることができる。
本実施形態では、基板２がｐ型の半導体基板からなっているので、基板２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型の基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図６２Ａ〜図６２Ｆは、それぞれ図５２に示すチップ部品４０１の変形例を示す平面図である。図６２Ａ〜図６２Ｆは、図５２に対応する平面図を示している。図６２Ａ〜図６２Ｆにおいて、図６２Ａ〜図６２Ｆに示された各部に対応する部分には、図５２と同一の参照符号を付して示す。
図６２Ａに示すチップ部品４０１Ａでは、第１拡散領域４１０および第２拡散領域４１２は１個ずつ形成されている。第１ツェナーダイオードＤ４０１は、第１拡散領域４１０に対応する１個のツェナーダイオードから構成されている。第２ツェナーダイオードＤ４０２は、第２拡散領域４１２に対応する１個のツェナーダイオードから構成されている。第１拡散領域４１０および第２拡散領域４１２とは、基板２の長手方向に長い略矩形であり、基板２の短手方向に間隔をおいて配置されている。第１拡散領域４１０および第２拡散領域４１２の長手方向の長さは、比較的短く（第１パッド４０５と第２パッド４０６との間隔の１／２より短く）形成されている。第１拡散領域４１０および第２拡散領域４１２の間隔は、拡散領域４１０，４１２の幅よりも短く設定されている。
第１接続電極３には、第１拡散領域４１０に対応した１個の引き出し電極Ｌ４１１が形成されている。同様に、第２接続電極４には、第２拡散領域４１２に対応した１個の引き出し電極Ｌ４２１が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１と引き出し電極Ｌ４２１が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１と第２引き出し電極Ｌ４２１とがほぼ同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６２Ｂに示すチップ部品４０１Ｂでは、図６２Ａに示すチップ部品４０１Ａと同様に、第１ツェナーダイオードＤ４０１および第２ツェナーダイオードＤ４０２は、それぞれ１個のツェナーダイオードから構成されている。図６２Ｂに示すチップ部品４０１Ｂでは、第１拡散領域４１０および第２拡散領域４１２の長手方向の長さおよび引き出し電極Ｌ４１１，Ｌ４２１の長さが、図６２Ａに示すチップ部品４０１Ａのそれらに比べて大きく（第１パッド４０５と第２パッド４０６との間隔の１／２より長く）形成されている。
図６２Ｃに示すチップ部品４０１Ｃでは、第１拡散領域４１０および第２拡散領域４１２は４個ずつ形成されている。これら８個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した４個のツェナーダイオードＤ４１１〜Ｄ４１４から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した４個のツェナーダイオードＤ４２１〜Ｄ４２４から構成されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した４個の引き出し電極Ｌ４１１〜Ｌ４１４が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した４個の引き出し電極Ｌ４２１〜Ｌ４２４が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１〜Ｌ４１４と引き出し電極Ｌ４２１〜Ｌ４２４が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１〜Ｌ４１４と第２引き出し電極Ｌ４２１〜Ｌ４２４の隣り合うものどうし（Ｌ４２４とＬ４１１，Ｌ４２３とＬ４１２，Ｌ４２２とＬ４１３，Ｌ４２１とＬ４１４）がほぼ同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向中央に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６２Ｄに示すチップ部品４０１Ｄでは、図５２の実施形態と同様に、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これら４個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互に配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。これらの４個のダイオードは、素子形成面２Ａにおいて、その短辺方向に、Ｄ４２２，Ｄ４１１，Ｄ４２１，Ｄ４１２の順に並んで配置されている。
ツェナーダイオードＤ４２２に対応した第２拡散領域４１２とツェナーダイオードＤ４１１に対応した第１拡散領域４１０とは、素子形成面２Ａの一方の長辺寄りの部分に互いに隣接して配置されている。ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とツェナーダイオードＤ４１２に対応した第１拡散領域４１０とは、素子形成面２Ａの他方の長辺寄りの部分に互いに隣接して配置されている。つまり、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０と、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とは、大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１，Ｌ４１２と引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１がほぼ同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とがほぼ同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ中央長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６２Ｅに示すチップ部品４０１Ｅでは、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。各第１拡散領域４１０および各第２拡散領域４１２は、第１拡散領域４１０の長手方向に長い略矩形である。一方の第２拡散領域４１２は素子形成面２Ａの一方の長辺寄りの部分に形成され、他方の第２拡散領域４１２は素子形成面２Ａの他方の長辺寄りの部分に形成されている。２個の第１拡散領域４１０は、２個の第２拡散領域４１２の間の領域において、各第２拡散領域４１２にそれぞれ隣接して形成されている。つまり、２個の第１拡散領域４１０は大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されており、それらの外側に第２拡散領域４１２が１個ずつ配置されている。
第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１がほぼ同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とがほぼ同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図６２Ｅに示すチップ部品４０１Ｅでは、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１とは、それらの間の所定の点を中心して互いに点対称に構成されている。また、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とは、それらの間の所定の点を中心して互いに点対称に構成されている。このように、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、部分的に対称な構造の組み合わせから構成されている場合にも、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが実質的に対称に構成されているとみなすことができる。
図６２Ｆに示すチップ部品４０１Ｆでは、基板２の表層領域に、複数の第１拡散領域４１０が離散的に配置されているとともに、複数の第２拡散領域４１２が離散的に配置されている。第１拡散領域４１０および第２拡散領域４１２は、平面視で同じ大きさの円形に形成されている。複数の第１拡散領域４１０は、素子形成面２Ａの幅中央と一方の長辺との間の領域に配置されており、複数の第２拡散領域４１２は素子形成面２Ａの幅中央と他方の長辺との間の領域に配置されている。そして、第１接続電極３は、複数の第１拡散領域４１０に共通接続された１つの引き出し電極Ｌ４１１を有している。同様に、第２接続電極４は、複数の第２拡散領域４１２に共通接続された１つの引き出し電極Ｌ４２１を有している。この変形例においても、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１拡散領域４１０および第２拡散領域４１２の平面視での形状は、三角形、四角形、それ以外の多角形等の任意の形状であってもよい。また、素子形成面２Ａの幅中央と一方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第１拡散領域４１０が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第１拡散領域４１０が引き出し電極Ｌ４１１に共通接続されていてもよい。この場合、素子形成面２Ａの幅中央と他方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第２拡散領域４１２が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第２拡散領域４１２が引き出し電極Ｌ４２１に共通接続される。
＜複合チップ部品＞
図６３Ａは、本発明の第１１実施形態に係るチップ部品５０１の構成を説明するための模式的な斜視図である。
第１１実施形態に係るチップ部品５０１が、前述の第１実施形態に係るチップ部品１と異なる点は、一つの基板５０２に二つの回路素子が形成されている点（すなわち、素子領域５が一つの基板５０２上に二つの素子領域５０５を含んでいる点）である。その他の構成は、前述の第１実施形態に係るチップ部品１の構成と同等である。図６３Ａにおいて、前述の図１〜図６２Ｆに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。以下では、チップ部品５０１を「複合チップ部品５０１」という。
複合チップ部品５０１は、図６３Ａに示すように、共通の基板５０２上に、前述の第１〜第１０実施形態において述べた回路素子（抵抗、キャパシタ、ヒューズ、ダイオード、ツェナダイオード等）のうちの二つを選択的に搭載したペアチップである。二つの回路素子は、その境界領域５０７に対して左右対称となるように互いに隣り合って配置されている。
複合チップ部品５０１は、直方体形状をなしている。複合チップ部品５０１の平面形状は、二つの回路素子の並び方向（以下、基板５０２の横方向）に沿う辺（横辺５８２）および横辺５８２に直交する辺（縦辺５８１）を有する四角形である。複合チップ部品５０１の平面寸法は、たとえば、長さＬ５（縦辺５８１の長さ）＝約０．３ｍｍ、幅Ｗ５＝約０．１５ｍｍである０３０１５サイズの二つの回路素子の組み合わせによって、０３０３サイズとされている。むろん、複合チップ部品５０１の平面寸法はこれに限るものではなく、たとえば、長さＬ５＝約０．４ｍｍ、幅Ｗ５＝約０．２ｍｍである０４０２サイズの素子の組み合わせによって、０４０４サイズとされていてもよい。また、複合チップ部品５０１の厚さＴ５は約０．１ｍｍであり、互いに隣り合う二つの回路素子との間の境界領域５０７の幅は約０．０３ｍｍであることが好ましい。
複合チップ部品５０１は、基板（前述の第１実施形態における基板３０に相当する）上に多数個の複合チップ部品５０１を格子状に形成してから当該基板に溝（溝４４に相当する）を形成した後、裏面研磨（または当該基板を溝で分断）して個々の複合チップ部品５０１に分離することによって得られる。
二つの回路素子は、複合チップ部品５０１の本体を構成する基板５０２と、外部接続電極となる第１接続電極５０３および第２接続電極５０４と、第１接続電極５０３および第２接続電極５０４によって外部接続される素子領域５０５とを主に備えている。本実施形態では、第１接続電極５０３は、二つの回路素子に跨るように形成されており、二つの回路素子の共通の電極となっている。
基板５０２は、略直方体のチップ形状である。基板５０２において図６３Ａにおける上面をなす一つの表面は、素子形成面５０２Ａである。素子形成面５０２Ａは、基板５０２において素子が形成される表面であり、略長方形状である。基板５０２の厚さ方向において素子形成面５０２Ａとは反対側の面は、裏面５０２Ｂである。素子形成面５０２Ａと裏面５０２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面５０２Ａにおける一対の縦辺５８１および横辺５８２によって区画された四角形状の縁を、周縁部５８５ということにし、裏面５０２Ｂにおける一対の縦辺５８１および横辺５８２によって区画された四角形状の縁を、周縁部５９０ということにする。素子形成面５０２Ａ（裏面５０２Ｂ）に直交する法線方向から見ると、周縁部５８５と周縁部５９０とは、重なっている（後述する図６３Ｃ，６３Ｄ参照）。なお、基板５０２は、たとえば、裏面５０２Ｂ側からの研削または研磨によって薄型化された基板であってもよい。基板５０２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
基板５０２は、素子形成面５０２Ａおよび裏面５０２Ｂ以外の表面として、複数の側面（側面５０２Ｃ、側面５０２Ｄ、側面５０２Ｅおよび側面５０２Ｆ）を有している。当該複数の側面５０２Ｃ〜５０２Ｅは、素子形成面５０２Ａおよび裏面５０２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面５０２Ａおよび裏面５０２Ｂの間を繋いでいる。
側面５０２Ｃは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向に直交する縦方向（以下、基板５０２の縦方向）の一方側（図６３Ａにおける左手前側）の横辺５８２間に架設されていて、側面５０２Ｄは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の縦方向の他方側（図６３Ａにおける右奥側）の横辺５８２間に架設されている。側面５０２Ｃおよび側面５０２Ｄは、当該縦方向における基板５０２の両端面である。
側面５０２Ｅは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向一方側（図６３Ａにおける左奥側）の縦辺５８１間に架設されていて、側面５０２Ｆは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向他方側（図６３Ａにおける右手前側）の縦辺５８１間に架設されている。側面５０２Ｅおよび側面５０２Ｆは、当該横方向における基板５０２の両端面である。
側面５０２Ｃおよび側面５０２Ｄのそれぞれは、側面５０２Ｅおよび側面５０２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面５０２Ａ〜側面５０２Ｆにおいて隣り合うもの同士が直角を成している。
基板５０２では、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｅのそれぞれの全域がパッシベーション膜５２３で覆われている。そのため、厳密には、図６３Ａでは、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｅのそれぞれの全域は、パッシベーション膜５２３の内側（裏側）に位置していて、外部に露出されていない。さらに、複合チップ部品５０１は、樹脂膜５２４を有している。パッシベーション膜５２３および樹脂膜５２４については、基板２が基板５０２となっている点において異なるが、前述の第１〜第３実施形態において説明したパッシベーション膜２３および樹脂膜２４と概ね同様の構成で形成されているので、その説明を省略する。
第１接続電極５０３および第２接続電極５０４は、基板５０２の素子形成面５０２Ａ上において周縁部５８５を覆うように、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｅに跨って形成された周縁部５８６，５８７を有している。本実施形態では、周縁部５８６，５８７は、基板５０２の側面５０２Ｃ〜５０２Ｅ同士が交わる各コーナー部５１１を覆うように形成されている。また、基板５０２は、各コーナー部５１１が平面視で面取りされたラウンド形状となっている。これにより、複合チップ部品５０１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
第１接続電極５０３は、平面視における４辺をなす１対の長辺５０３Ａおよび短辺５０３Ｂを有している。長辺５０３Ａと短辺５０３Ｂとは平面視において直交している。第２接続電極５０４は、平面視における４辺をなす１対の長辺５０４Ａおよび短辺５０４Ｂを有している。長辺５０４Ａと短辺５０４Ｂとは平面視において直交している。長辺５０３Ａおよび長辺５０４Ａは、基板５０２の横辺５８２と平行に延びていて、短辺５０３Ｂおよび短辺５０４Ｂは、基板５０２の縦辺５８１と平行に延びている。また、複合チップ部品５０１は、基板５０２の裏面５０２Ｂに電極を有していない。
第１接続電極５０３および第２接続電極５０４の各表面には、前述の第１〜第１１実施形態と同様に、複数の凹部６が形成されている。
複数の凹部６は、第１接続電極５０３の周端部に互いに間隔を空けて形成されている。より具体的には、複数の凹部６は、第１接続電極５０３の長辺５０３Ａおよび短辺５０３Ｂに沿う領域に互いに間隔を空けて形成されている。各凹部６は、たとえば、平面視略円形状に形成されている。複数の凹部６によって取り囲まれた第１接続電極５０３の内方部には、凹部６が形成されていない平坦な平坦部７が形成されている。
平坦部７は、第１接続電極５０３の内方部において、長辺５０３Ａに沿った長方形状になるように形成されている。チップ部品の製造工程では、素子領域５０５に形成された回路素子のプロービング（電気的テスト）が実施されるのであるが、このように第１接続電極５０３の表面に平坦部７を設けておくことで、プローブの接触領域を良好に確保できる。また、実装基板９（図１９参照）に実装する際の接続面積も良好に確保できる。
各第２接続電極５０４にも、第１接続電極５０３と同様の凹部６が形成されている。第２接続電極５０４の凹部６については、前述の第１接続電極５０３の凹部６と同様の構成であるので、説明を省略する。
図６３Ｂは、複合チップ部品５０１が実装基板９に実装された状態の回路アセンブリ１００の模式的な断面図である。図６３Ｃは、回路アセンブリ１００を複合チップ部品５０１の裏面５０２Ｂ側から見た模式的な平面図である。図６３Ｄは、回路アセンブリ１００を複合チップ部品５０１の素子形成面５０２Ａ側から見た模式的な平面図である。なお、図６３Ｂ〜図６３Ｄでは、要部のみ示している。
図６３Ｂ〜図６３Ｄに示すように、複合チップ部品５０１は、実装基板９に実装される。この状態における複合チップ部品５０１および実装基板９は、回路アセンブリ１００を構成している。
図６３Ｂに示すように、実装基板９の上面は、実装面９Ａである。実装面９Ａには、複合チップ部品５０１用の実装領域５８９が区画されている。実装領域５８９は、本実施形態では、図６３Ｃおよび図６３Ｄに示すように、平面視正方形状に形成されており、ランド５８８が配置されたランド領域５９２と、ランド領域５９２を取り囲むソルダレジスト領域５９３とを含む。
ランド領域５９２は、たとえば、複合チップ部品５０１が０３０１５サイズの二つの回路素子を一つずつ備えるペアチップである場合、４１０μｍ×４１０μｍの平面サイズを有する四角形（正方形）状である。つまり、ランド領域５９２の一辺の長さＬ５０１＝４１０μｍである。一方、ソルダレジスト領域５９３は、そのランド領域５９２を縁取るように、たとえば幅Ｌ５０２が２５μｍの四角環状に形成されている。
ランド５８８は、ランド領域５９２の四隅に一つずつ、合計４つ配置されている。本実施形態では、各ランド５８８は、ランド領域５９２を区画する各辺から一定の間隔を空けた位置に設けられている。たとえば、ランド領域５９２の各辺から各ランド５８８までの間隔は、２５μｍである。また、互いに隣り合うランド５８８の間には、８０μｍの間隔が設けられている。各ランド５８８は、たとえばＣｕからなり、実装基板９の内部回路（図示せず）に接続されている。各ランド５８８の表面には、図６３Ｂに示すように、はんだ１３が当該表面から突出するように設けられている。
複合チップ部品５０１を実装基板９に実装する場合、図６３Ｂに示すように、自動実装機８０の吸着ノズル７６（図１７等参照）を複合チップ部品５０１の裏面５０２Ｂに吸着してから吸着ノズル７６を動かすことによって、複合チップ部品５０１を搬送する。このとき、吸着ノズル７６は、裏面５０２Ｂにおける基板５０２の縦方向略中央部分に吸着する。前述したように、第１接続電極５０３および第２接続電極５０４は、複合チップ部品５０１の片面（素子形成面５０２Ａ）および側面５０２Ｃ〜５０２Ｅにおける素子形成面５０２Ａ側の端部だけに設けられていることから、複合チップ部品５０１において裏面５０２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６を複合チップ部品５０１に吸着して移動させる場合に、平坦な裏面５０２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面５０２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６を複合チップ部品５０１に確実に吸着させ、複合チップ部品５０１を途中で吸着ノズル７６から脱落させることなく確実に搬送できる。
また、複合チップ部品５０１が二つの回路素子を一対備えるペアチップであるため、たとえば抵抗器もしくはコンデンサを一つだけ搭載した単品チップを２回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品チップに比べて、チップ一つ当たりの裏面面積を抵抗器もしくはコンデンサ２つ分以上に大きくできるので、吸着ノズル７６による吸着動作を安定させることができる。
そして、複合チップ部品５０１を吸着した吸着ノズル７６を実装基板９まで移動させる。このとき、複合チップ部品５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、複合チップ部品５０１において、第１接続電極５０３および第２接続電極５０４を、各ランド５８８のはんだ１３に接触させる。
次に、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極５０３および第２接続電極５０４と、ランド５８８とがはんだ１３を介して接合する。つまり、各ランド５８８が、第１接続電極５０３および第２接続電極５０４において対応する電極にはんだ接合される。これにより、実装基板９への複合チップ部品５０１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。
完成状態の回路アセンブリ１００では、複合チップ部品５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている。当該隙間の寸法は、第１接続電極５０３または第２接続電極５０４において素子形成面５０２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
この回路アセンブリ１００では、第１接続電極５０３および第２接続電極５０４の周縁部５８６，５８７が、基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｅ（図６３Ｂでは、側面５０２Ｃ，５０２Ｄのみ図示）に跨って形成されている。そのため、複合チップ部品５０１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１接続電極５０３および第２接続電極５０４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、実装状態において、少なくとも基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｅの二方向からチップ部品を保持できる。そのため、チップ部品１の実装形状を安定させることができる。しかも、実装基板９へ実装後のチップ部品１を４つのランド５８８によって四点支持できるため、実装形状を一層安定させることができる。
また、複合チップ部品５０１が、０３０１５サイズの二つの回路素子を一対備えるペアチップである。そのため、複合チップ部品５０１用の実装領域５８９の面積を、従来に比べて大幅に縮小できる。
たとえば、本実施形態では、実装領域５８９の面積は、図６３Ｃを参照して、Ｌ５０３×Ｌ５０３＝（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）×（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）＝（２５＋４１０＋２５）×（２５＋４１０＋２５）＝２１１６００μｍ２で済む。
一方、図６３Ｅに示すように、従来作製可能な最小サイズである０４０２サイズの単品チップ部品５５０を２つ実装基板９の実装面９Ａに実装する場合には、３１９０００μｍ２の実装領域５５１が必要であった。これから、本実施形態の実装領域５８９と、従来の実装領域５５１との面積を比較すると、本実施形態の構成では、約３４％も実装面積を縮小できることが分かる。
なお、図６３Ｅの実装領域５５１の面積は、ランド５５４が配置された各単品チップ部品５５０の実装エリア５５２の横幅Ｌ５０４＝２５０μｍ、隣り合う実装エリア５５２の間隔Ｌ５０５＝３０μｍ、実装領域５５１の外周を構成するソルダレジスト領域の幅Ｌ５０６＝２５μｍ、および実装エリア５５２の長さＬ５０７＝５００μｍに基づき、（Ｌ５０６＋Ｌ５０４＋Ｌ５０５＋Ｌ５０４＋Ｌ５０６）×（Ｌ５０６＋Ｌ５０７＋Ｌ５０６）＝（２５＋２５０＋３０＋２５０＋２５）×（２５＋５００＋２５）＝３１９０００μｍ２として算出した。
＜スマートフォン＞
図６４は、前述の第１〜第１１実施形態に係るチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン６０１は、扁平な直方体形状の筐体６０２の内部に電子部品を収納して構成されている。筐体６０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体６０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル６０３の表示面が露出している。表示パネル６０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネル６０３は、筐体６０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル６０３の一つの短辺に沿うように、操作ボタン６０４が配置されている。本実施形態では、複数（３つ）の操作ボタン６０４が表示パネル６０３の短辺に沿って配列されている。使用者は、操作ボタン６０４およびタッチパネルを操作することによって、スマートフォン６０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネル６０３の別の一つの短辺の近傍には、スピーカ６０５が配置されている。スピーカ６０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン６０４の近くには、筐体６０２の一つの側面にマイクロフォン６０６が配置されている。マイクロフォン６０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図６５は、筐体６０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）６１２〜６２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ６１２、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０を含む。
複数のチップ部品は、チップインダクタ６２１，６２５，６３５、チップ抵抗器６２２，６２４，６３３、チップキャパシタ６２７，６３０，６３４、チップダイオード６２８，６３１および双方向ツェナーダイオードチップ６４１〜６４８を含む。これらのチップ部品は、前述の第１〜第１１実施形態で述べたチップ部品に相当するものであり、たとえばフリップチップ接合により実装基板９の実装面９Ａに実装されている。
双方向ツェナーダイオードチップ６４１〜６４８は、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。
伝送処理ＩＣ６１２は、表示パネル６０３に対する表示制御信号を生成し、かつ表示パネル６０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル６０３との接続のために、伝送処理ＩＣ６１２には、フレキシブル配線６０９が接続されている。
ワンセグＴＶ受信ＩＣ６１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ６１３の近傍には、複数のチップインダクタ６２１と、複数のチップ抵抗器６２２と、複数の双方向ツェナーダイオードチップ６４１とが配置されている。ワンセグＴＶ受信ＩＣ６１３、チップインダクタ６２１、チップ抵抗器６２２および双方向ツェナーダイオードチップ６４１は、ワンセグ放送受信回路６２３を構成している。チップインダクタ６２１およびチップ抵抗器６２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路６２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ６１４は、ＧＰＳ衛星からの電波を受信してスマートフォン６０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ６１４の近傍には、複数の双方向ツェナーダイオードチップ６４２が配置されている。
ＦＭチューナＩＣ６１５は、その近傍において実装基板９に実装された複数のチップ抵抗器６２４、複数のチップインダクタ６２５および複数の双方向ツェナーダイオードチップ６４３とともに、ＦＭ放送受信回路６２６を構成している。チップ抵抗器６２４およびチップインダクタ６２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路６２６に高精度な回路定数を与える。
電源ＩＣ６１６の近傍には、複数のチップキャパシタ６２７、複数のチップダイオード６２８および複数の双方向ツェナーダイオードチップ６４４が実装基板９の実装面９Ａに実装されている。電源ＩＣ６１６は、チップキャパシタ６２７、チップダイオード６２８および双方向ツェナーダイオードチップ６４４とともに、電源回路６２９を構成している。
フラッシュメモリ６１７は、オペレーティングシステムプログラム、スマートフォン６０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリ６１７の近傍には、複数の双方向ツェナーダイオードチップ６４５が配置されている。
マイクロコンピュータ６１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン６０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ６１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータ６１８の近傍には、複数の双方向ツェナーダイオードチップ６４６が配置されている。
電源ＩＣ６１９の近くには、複数のチップキャパシタ６３０、複数のチップダイオード６３１および複数の双方向ツェナーダイオードチップ６４７が、実装基板９の実装面９Ａに実装されている。電源ＩＣ６１９は、チップキャパシタ６３０、チップダイオード６３１および双方向ツェナーダイオードチップ６４７と共に、電源回路６３２を構成している。
ベースバンドＩＣ６２０の近くには、複数のチップ抵抗器６３３、複数のチップキャパシタ６３４、複数のチップインダクタ６３５および複数の双方向ツェナーダイオードチップ６４８が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ６２０は、チップ抵抗器６３３、チップキャパシタ６３４、チップインダクタ６３５および複数の双方向ツェナーダイオードチップ６４８と共に、ベースバンド通信回路６３６を構成している。ベースバンド通信回路６３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路６２９，６３２によって適切に調整された電力が、伝送処理ＩＣ６１２、ＧＰＳ受信ＩＣ６１４、ワンセグ放送受信回路６２３、ＦＭ放送受信回路６２６、ベースバンド通信回路６３６、フラッシュメモリ６１７およびマイクロコンピュータ６１８に供給される。マイクロコンピュータ６１８は、伝送処理ＩＣ６１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ６１２から表示パネル６０３に表示制御信号を出力して表示パネル６０３に各種の表示を行わせる。
タッチパネルまたは操作ボタン６０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路６２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル６０３に出力し、受信された音声をスピーカ６０５から音響化させるための演算処理が、マイクロコンピュータ６１８によって実行される。
また、スマートフォン６０１の位置情報が必要とされるときには、マイクロコンピュータ６１８は、ＧＰＳ受信ＩＣ６１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタン６０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ６１８は、ＦＭ放送受信回路６２６を起動し、受信された音声をスピーカ６０５から出力させるための演算処理を実行する。
フラッシュメモリ６１７は、通信によって取得したデータの記憶や、マイクロコンピュータ６１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ６１８は、必要に応じて、フラッシュメモリ６１７に対してデータを書き込み、またフラッシュメモリ６１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路６３６によって実現される。マイクロコンピュータ６１８は、ベースバンド通信回路６３６を制御して、音声またはデータを送受信するための処理を行う。
＜変形例＞
前述の第１〜第５実施形態では、基板２の表面に絶縁膜２０が形成されているが、図６６に示す構成を採用してもよい。図６６は、変形例に係るチップ部品７０１の第１接続電極３を示す模式的な断面図である。
変形例に係るチップ部品７０１が前述の第１実施形態のチップ部品１と異なる点は、絶縁材料からなる絶縁基板７０２が形成されている点、絶縁膜２０が形成されていない点、および絶縁基板７０２の表面に下地凹部７０８が形成されている点である。なお、図６６では、説明の便宜上、第１実施形態の変形例として示しているが、前述の第２〜第５実施形態の構成にも適用できる。図６６において、前述の図１〜図６５に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
変形例に係る絶縁基板７０２は、たとえば、セラミック製の基板である。絶縁基板７０２の表面には、平面視において、第１接続電極３の凹部６が形成された位置と同じ位置に、絶縁基板７０２を厚さ方向に掘り下げた下地凹部７０８が形成されている。
下地凹部７０８の構成は、前述の第１実施形態において述べた下地凹部８の構成と同等である。抵抗体膜２１および配線膜２２は、その一方表面（表面）および他方表面（裏面）が、下地凹部７０８の側面および底面によって区画された凹状の空間に入り込むように、下地凹部７０８の側面および底面、ならびに絶縁基板７０２の表面に沿って形成されている。これにより、抵抗体膜２１および配線膜２２によって、さらに当該下地凹部７０８が形成された領域において、凹状の空間が区画されている。
そして、第１接続電極３は、抵抗体膜２１および配線膜２２によって区画された凹状の空間をさらに埋め戻すように配線膜２２上に形成されている。これによって、第１接続電極３には、下地凹部８が形成された領域に対応する位置に凹部６が形成されている。
以上のように、チップ部品７０１の構成によれば、絶縁膜２０を形成する必要はなく、絶縁膜２０に形成すべき下地凹部８を絶縁基板７０２に直接形成することができる。したがって、絶縁膜２０を形成する工程を実行しなくてもよいので、製造工程を簡略化できる。むろん、前述の第１１実施形態において、複合チップ部品５０１に形成される回路素子として、抵抗、キャパシタ、ヒューズのいずれかが採用される場合、複合チップ部品の基板２を絶縁基板７０２としてもよい。
＜抵抗＞
図６７は、第１参考例に係るチップ部品１００１の模式的な斜視図である。図６７において、前述の図１〜図６６に示された各部と対応する部分には同一の参照符号を付して示している。
チップ部品１００１は、微小なチップ部品であり、図６７に示すように、直方体形状をなしている。チップ部品１００１の平面形状は、直交する二辺（長辺８１、短辺８２）がそれぞれ０．６ｍｍ以下、０．３ｍｍ以下の矩形（０６０３チップ）であってもよいし、０．４ｍｍ以下、０．２ｍｍ以下の矩形（０４０４チップ）であってもよい。好ましくは、チップ部品１００１の寸法に関し、長さＬ１（長辺８１の長さ）が約０．３ｍｍであり、幅Ｗ１（短辺８２の長さ）が約０．１５ｍｍの矩形（０３０１５チップ）であり、厚さＴ１が約０．１ｍｍである。
チップ部品１００１は、チップ部品１００１の本体を構成する基板２と、外部接続電極となる第１および第２接続電極３，４と、第１および第２接続電極３，４によって外部接続される回路素子が選択的に形成される素子領域５とを主に備えている。
基板２は、略直方体のチップ形状である。基板２において図６７における上面をなす一つの表面は、素子形成面２Ａである。素子形成面２Ａは、基板２において回路素子が形成される表面であり、略長方形状である。基板２の厚さ方向において素子形成面２Ａとは反対側の面は、裏面２Ｂである。素子形成面２Ａと裏面２Ｂとは、略同寸法かつ同形状であり、互いに平行である。素子形成面２Ａにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部８５ということにし、裏面２Ｂにおける一対の長辺８１および短辺８２によって区画された矩形状の縁を、周縁部９０ということにする。素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見ると、周縁部８５と周縁部９０とは、重なっている。
基板２は、素子形成面２Ａおよび裏面２Ｂ以外の表面として、複数の側面（側面２Ｃ、側面２Ｄ、側面２Ｅおよび側面２Ｆ）を有している。当該複数の側面は、素子形成面２Ａおよび裏面２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面２Ａおよび裏面２Ｂの間を繋いでいる。
側面２Ｃは、素子形成面２Ａおよび裏面２Ｂにおける長手方向一方側（図６７における左手前側）の短辺８２間に架設されていて、側面２Ｄは、素子形成面２Ａおよび裏面２Ｂにおける長手方向他方側（図６７における右奥側）の短辺８２間に架設されている。側面２Ｃおよび側面２Ｄは、当該長手方向における基板２の両端面である。側面２Ｅは、素子形成面２Ａおよび裏面２Ｂにおける短手方向一方側（図６７における左奥側）の長辺８１間に架設されていて、側面２Ｆは、素子形成面２Ａおよび裏面２Ｂにおける短手方向他方側（図６７における右手前側）の長辺８１間に架設されている。側面２Ｅおよび側面２Ｆは、当該短手方向における基板２の両端面である。側面２Ｃおよび側面２Ｄのそれぞれは、側面２Ｅおよび側面２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面２Ａ〜側面２Ｅにおいて隣り合うもの同士が直角をなしている。
基板２では、素子形成面２Ａおよび側面２Ｃ〜２Ｅのそれぞれの全域がパッシベーション膜２３で覆われている。そのため、厳密には、図６７では、素子形成面２Ａおよび側面２Ｃ〜２Ｅのそれぞれの全域は、パッシベーション膜２３の内側（裏側）に位置していて、外部に露出されていない。さらに、チップ部品１００１は、樹脂膜２４を有している。樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の全域（周縁部８５およびその内側領域）を覆っている。パッシベーション膜２３および樹脂膜２４については、以降で詳説する。
第１および第２接続電極３，４は、基板２の素子形成面２Ａ上において周縁部８５を覆うように、素子形成面２Ａおよび側面２Ｃ〜２Ｅに跨るように一体的に形成されている。第１および第２接続電極３，４のそれぞれは、チップ部品１００１の最表面に露出するように形成されている。第１および第２接続電極３，４は、素子形成面２Ａの長手方向に互いに間隔を開けて配置されている。当該配置位置において、第１接続電極３は、チップ部品１００１の一方の短辺８２（側面２Ｃ寄りの短辺８２）およびその両側の一対の長辺８１に沿う三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成されている。一方、第２接続電極４は、チップ部品１００１の他方の短辺８２（側面２Ｄ寄りの短辺８２）およびその両側の一対の長辺８１に沿う三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。これにより、基板２の長手方向両端部において側面同士が交わる各コーナー部１１はそれぞれ、第１接続電極３もしくは第２接続電極４によって覆われている。第１および第２接続電極３，４は、前述した法線方向から見た平面視において、略同寸法かつ同形状である。
第１接続電極３は、平面視における４辺をなす一対の長辺３Ａおよび短辺３Ｂを有している。長辺３Ａと短辺３Ｂとは平面視において直交している。
第２接続電極４は、平面視における４辺をなす一対の長辺４Ａおよび短辺４Ｂを有している。長辺４Ａと短辺４Ｂとは平面視において直交している。長辺３Ａおよび長辺４Ａは、基板２の短辺８２と平行に延びていて、短辺３Ｂおよび短辺４Ｂは、基板２の長辺８１と平行に延びている。また、チップ部品１００１は、裏面２Ｂに電極を有していない。
図６７に示すように、第１および第２接続電極３，４の表面には、素子形成面２Ａ（裏面２Ｂ）に直交する法線方向から見た平面視において、平坦部９７と、凸部形成部９８とが形成されている。平坦部９７は、第１および第２接続電極３，４の各表面が平坦に形成されている部分であり、凸部形成部９８は、複数の凸部９６が形成されている部分である。
平坦部９７は、第１および第２接続電極３，４の各内方部に形成されており、かつ第１および第２接続電極３，４の長辺３Ａ，４Ａの長手方向に沿って延びるように平面視略長方形状に形成されている。平坦部９７は、平面視における４辺をなす一対の長辺９７Ａおよび一対の短辺９７Ｂを有し、凸部９６の個々の表面積よりも大きい表面積を有している。平坦部９７の表面積は、チップ部品１００１の大きさに応じて、適宜変更されるものであるが、平坦部９７の長辺９７Ａの長さは少なくとも６０μｍ以上であり、短辺９７Ｂの長さは少なくとも４０μｍ以上であることが好ましい。チップ部品１００１の製造工程では、素子領域５に形成された回路素子のプロービング（電気的テスト）が実施されるのであるが、このような大きさの平坦部９７であれば、プローブ７０ａ（より具体的には、プローブ７０ａの先端部以外の部分、図７８Ｄ参照）が第１接続電極３の凸部９６と接触することを効果的に抑制または防止できる。
凸部形成部９８は、平坦部９７を取り囲むように形成されている。凸部形成部９８では、複数の凸部９６が、互いに直交する行方向および列方向において一定の間隔で行列状に配列されたパターンで形成されている。各凸部９６は、たとえば、平面視矩形状に形成されており、その大きさ（平面視における面積）は、たとえば５μｍ×５μｍ〜２０μｍ×２０μｍであることが好ましい。むろん、各凸部９６は、平面視矩形状に限定されるわけではなく、この面積の範囲内であれば、適宜その形状を変更してもよい。
素子領域５には、回路素子が形成されている。回路素子は、基板２の素子形成面２Ａにおける第１接続電極３と第２接続電極４との間の領域に形成されていて、パッシベーション膜２３および樹脂膜２４によって上から被覆されている。
図６８は、図６７に係るチップ部品１００１の平面図であり、第１接続電極３、第２接続電極４および回路素子（抵抗５６）の配置関係ならびに回路素子（抵抗５６）の平面視の構成を示す図である。
図６８を参照すると、本参考例では、回路素子として抵抗５６が形成されている。抵抗５６は、等しい抵抗値を有する複数個の（単位）抵抗体Ｒを素子形成面２Ａ上でマトリックス状に配列した抵抗回路網によって構成されている。抵抗体Ｒは、ＴｉＮ（窒化チタン）、ＴｉＯＮ（酸化窒化チタン）またはＴｉＳｉＯＮからなる。抵抗５６は、後述する配線膜２２に電気的に接続されていて、配線膜２２を介して第１接続電極３と第２接続電極４とに電気的に接続されている。つまり、抵抗５６は、基板２上に形成され、第１および第２接続電極３，４の間に接続されている。
より具体的に、抵抗５６は、行方向（基板２の長手方向）に沿って配列された８個の抵抗体Ｒと、列方向（基板２の幅方向）に沿って配列された４４個の抵抗体Ｒとで構成された合計３５２個の抵抗体Ｒを有している。これらの抵抗体Ｒは、抵抗５６の抵抗回路網を構成する複数の素子要素である。
これら多数個の抵抗体Ｒが１個〜６４個の所定個数毎にまとめられて電気的に接続されることによって、複数種類の抵抗回路が形成されている。形成された複数種類の抵抗回路は、導体膜Ｅ（導体で形成された配線膜）で所定の態様に接続されている。さらに、基板２の素子形成面２Ａには、抵抗回路を抵抗５６に対して電気的に組み込んだり、または、抵抗５６から電気的に分離したりするために切断（溶断）可能な複数のヒューズＦが設けられている。複数のヒューズＦおよび導体膜Ｅは、第１接続電極３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦおよび導体膜Ｅが隣接するように配置され、その配列方向が直線状になっている。複数のヒューズＦは、複数種類の抵抗回路（抵抗回路毎の複数の抵抗体Ｒ）を第１接続電極３に対してそれぞれ切断可能（切り離し可能）に接続している。
図６９Ａは、図６８に示す抵抗５６の一部分を拡大して描いた平面図である。図６９Ｂは、図６９Ａの切断面線LXIXb−LXIXbから見た断面図である。図６９Ｃは、図６９Ａの切断面線LXIXc−LXIXcから見た断面図である。
チップ部品１００１は、前述した配線膜２２、パッシベーション膜２３および樹脂膜２４の他に、絶縁膜２０と抵抗体膜２１とをさらに備えている（図６９Ｂおよび図６９Ｃ参照）。絶縁膜２０、抵抗体膜２１、配線膜２２、パッシベーション膜２３および樹脂膜２４は、基板２（素子形成面２Ａ）上に形成されている。
絶縁膜２０は、たとえば、ＳｉＯ２（酸化シリコン）からなる絶縁材料を含む。絶縁膜２０は、基板２の素子形成面２Ａの全域を覆っている。なお、本参考例では、一層からなる絶縁膜２０が形成されている例について説明するが、複数層からなる絶縁膜が形成されていてもよい。
抵抗体膜２１は、絶縁膜２０上に形成されている。抵抗体膜２１は、ＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮにより形成されている。抵抗体膜２１の厚さは、たとえば、約２０００Åである。抵抗体膜２１は、第１接続電極３と第２接続電極４との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン２１Ａ」という）を構成していて、抵抗体膜ライン２１Ａは、ライン方向に所定の位置で切断されている場合がある（図６９Ａ参照）。
抵抗体膜ライン２１Ａ上には、配線膜２２が積層されている。配線膜２２は、Ａｌ（アルミニウム）またはアルミニウムとＣｕ（銅）との合金（ＡｌＣｕ合金）からなる。配線膜２２の厚さは、約８０００Åである。配線膜２２は、抵抗体膜ライン２１Ａ上に、ライン方向に一定間隔Ｒを開けて積層されていて、抵抗体膜ライン２１Ａに接している。
次に、図７０Ａ〜図７１を参照して、チップ部品１００１の第１および第２接続電極３，４に形成された平坦部９７の構成および凸部形成部９８（凸部９６）の構成について詳説する。
図７０Ａ（ａ）は、図６８に示す第１接続電極３の一部分（平坦部９７が形成された領域）を拡大して描いた平面図であり、図７０Ａ（ｂ）は、図７０Ａ（ａ）の切断面線LXXA−LXXAから見た断面図である。図７０Ｂ（ａ）は、図６８に示す第１接続電極３の一部分（凸部形成部９８）を拡大して描いた平面図であり、図７０Ｂ（ｂ）は、図７０Ｂ（ａ）の切断面線LXXB−LXXBから見た断面図である。なお、図７０Ａおよび図７０Ｂにおいて、第２接続電極４が形成された領域は、第１接続電極３が形成された領域と同等の構成であるので、その図示を省略している。
図７０Ａ（ｂ）および図７０Ｂ（ｂ）に示すように、第１接続電極３が形成された領域には、前述したように基板２上に、絶縁膜２０、抵抗体膜２１および配線膜２２がこの順に形成されている。配線膜２２の表面には、配線膜２２の表面を選択的に露出させるパターンＰＴがさらに形成されている。
パターンＰＴは、絶縁パターンであり、本参考例では、樹脂膜２４と、配線膜２２と樹脂膜２４との間に介在するパッシベーション膜２３とを含む。樹脂膜２４は、ポリイミド（感光性ポリイミド）を含み、パッシベーション膜２３は、ＳｉＮ（窒化シリコン）を含む。パターンＰＴは、図７０Ａ（ｂ）および図７０Ｂ（ｂ）の各断面視において、樹脂膜２４の表面に形成された頂部と、パッシベーション膜２３の両端部からなる底部とを滑らかに結ぶ略円弧状に形成されている。
パターンＰＴには、相対的に広い面積で配線膜２２の表面を露出させる第１開口２２Ｂと、当該第１開口２２Ｂよりも狭い面積で配線膜２２の表面を露出させる複数の第２開口２２Ｃとが形成されている。
第１開口２２Ｂは、第１接続電極３の平坦部９７が形成された領域の直下の領域に形成されている。より具体的には、第１開口２２Ｂは、図７０Ａ（ａ），（ｂ）に示すように、平坦部９７と相似形状となるように、平坦部９７の長辺９７Ａおよび短辺９７Ｂの直下の領域に沿って形成されている。第１開口２２Ｂの平坦部９７の長辺９７Ａに対応する辺の長さは、少なくとも６０μｍ以上であり、平坦部９７の短辺９７Ｂに対応する辺の長さは、少なくとも４０μｍ以上である。
一方、図７０Ｂ（ａ），（ｂ）に示すように、複数の凸部９６が形成された直下の領域では、複数の第２開口２２Ｃが、配線膜２２の表面が互いに直交する行方向および列方向において一定の間隔で行列状に露出するように形成されている。複数の第２開口２２Ｃは、複数の凸部９６と相似形状に形成されている。列方向の第２開口２２Ｃの幅Ｗ４１は、たとえば５μｍ〜２０μｍであり、行方向の第２開口２２Ｃの幅Ｗ４２は、たとえば５μｍ〜２０μｍである。列方向に互いに隣接する第２開口２２Ｃ間の幅Ｗ４３は、たとえば５μｍ〜１０μｍであり、行方向に互いに隣接する第２開口２２Ｃ間のＷ４４は、たとえば５μｍ〜１０μｍである。
第１および第２開口２２Ｂ，２２Ｃが形成されたパターンＰＴにより、凹凸状のパッド領域２２Ａが形成されている。第１接続電極３は、第１および第２開口２２Ｂ，２２Ｃを埋め戻して配線膜２２と電気的に接続されるように、当該凹凸状のパッド領域２２Ａ上に形成されている。なお、第１接続電極３は、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。
第１接続電極３は、図７０Ａ（ｂ）および図７０Ｂ（ｂ）に示すように、厚さ方向に向けて窪むように形成された薄膜部１６と、薄膜部１６よりも上方に位置するように厚く形成された厚膜部１７とを含む。薄膜部１６は、パターンＰＴの直上の領域に形成されており、厚膜部１７は、パターンＰＴから露出する配線膜２２上の領域に形成されている。
図７０Ａ（ａ），（ｂ）に示すように、第１接続電極３の表面に形成された平坦部９７は、第１接続電極３の薄膜部１６および厚膜部１７により形成されている。すなわち、第１開口２２Ｂを埋め戻すように形成された第１接続電極３の表面には、厚膜部１７の表面が、配線膜２２の表面（基板２の表面）と平行になるように形成されることにより、平坦部９７が形成されている。そして、当該平坦部９７（厚膜部１７）の周囲を取り囲むように薄膜部１６が形成されており、これにより、平坦部９７と凸部形成部９８とが区画されている。
一方、図７０Ｂ（ａ），（ｂ）に示すように、第１接続電極３の表面に形成された複数の凸部９６も、第１接続電極３の薄膜部１６および厚膜部１７により形成されている。すなわち、第２開口２２Ｃを埋め戻すように形成された第１接続電極３の表面には、薄膜部１６を底部とし、厚膜部１７を頂部とする断面視略円弧状の表面が形成されることにより、複数の凸部９６が形成されている。薄膜部１６は、凸部形成部９８において、厚膜部１７を行列状に区画するように網目状に形成されており、行方向および列方向に互いに隣接する各凸部９６に対して共通の薄膜部（底部）となっている。
第１および第２接続電極３，４に形成された複数の凸部９６は、図７０Ｂの構成に代えて、図７１のような構成であってもよい。図７１は、図７０Ｂに示す第１接続電極３の変形例の一部を拡大して描いた平面図である。なお、図７１では、第２接続電極４が形成された領域は、第１接続電極３が形成された領域と同等の構成であるので、その図示を省略している。
図７１に示す構成が前述の図７０Ｂに示す構成と異なる点は、凸部形成部９８に、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されたパターンを含む複数の凸部９６が形成されている点である。
図７０Ｂ（ａ），（ｂ）に示すように、凸部形成部９８に複数の凸部９６が行列状に配列されている場合、対角線方向に互いに隣接する第２開口２２Ｃ間に十字状の交差部Ｃｒが形成されている。この交差部Ｃｒの対角線方向の幅Ｗ４５は、行方向および列方向に互いに隣接する第２開口２２Ｃ間の幅Ｗ４３,Ｗ４４よりも幅広に形成されている。
第１接続電極３は、第１および第２開口２２Ｂ，２２Ｃを埋め戻すように、配線膜２２上にめっき成膜されることによって形成される（図８０参照）。交差部Ｃｒ上の薄膜部１６は、互いに隣接する第２開口２２Ｃから、めっき成膜した電極材料（すなわちＮｉ層３３）が横方向に移動して合わさることにより形成される。そのため、比較的幅広な交差部Ｃｒ上に形成される薄膜部１６と、交差部Ｃｒ以外の比較的幅狭な部分に形成される薄膜部１６とではタイムラグがあり、めっき成膜の条件（たとえば、めっき成膜の速度や時間等）によっては、交差部Ｃｒ以外の比較的幅狭な部分では隣り合う電極材料が互いに重なりあうが、交差部Ｃｒ上では、隣り合う電極材料が十分に重なり合わない時がある。そのため、交差部Ｃｒ上に形成される薄膜部１６が、他の部分よりもさらにパターンＰＴ（樹脂膜２４）の表面に近く形成されたり、パターンＰＴの表面が第１接続電極３から露出したりする可能性がある。
そこで、図７１に示すように、複数の凸部９６が千鳥状に配列されるように、選択的に第２開口２２Ｃを有するパターンＰＴを形成することにより、交差部Ｃｒを十字状からＴ字状にできる。すなわち、交差部Ｃｒに隣接する第２開口２２Ｃの数を４つから３つに減らすことができ、交差部Ｃｒで互いに隣接する３つの第２開口２２Ｃ間の距離を、行方向および列方向の幅Ｗ４１,Ｗ４２と一致させることができる。これにより、交差部Ｃｒ上に形成される薄膜部１６と、それ以外の部分に形成される薄膜部１６とのタイムラグをなくすことができる。その結果、交差部Ｃｒ上に形成される薄膜部１６が、他の部分よりもさらにパターンＰＴの表面に近く形成されることを防止できる。
この構成の抵抗体膜ライン２１Ａおよび配線膜２２の電気的特徴を回路記号で示すと、図７２の通りである。すなわち、図７２（ａ）に示すように、所定間隔Ｒの領域の抵抗体膜ライン２１Ａ部分が、それぞれ、一定の抵抗値ｒを有する１つの抵抗体Ｒを形成している。
そして、配線膜２２が積層された領域では、配線膜２２が隣り合う抵抗体Ｒ同士を電気的に接続することによって、当該配線膜２２で抵抗体膜ライン２１Ａが短絡されている。よって、図７２（ｂ）に示す抵抗値ｒの抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ライン２１Ａ同士は抵抗体膜２１および配線膜２２で接続されているから、図６９Ａに示す抵抗５６の抵抗回路網は、図７２（ｃ）に示す（前述した抵抗体Ｒの単位抵抗からなる）抵抗回路を構成している。このように、抵抗体膜２１および配線膜２２は、抵抗体Ｒや抵抗回路（つまり抵抗５６）を構成している。そして、各抵抗体Ｒは、抵抗体膜ライン２１Ａ（抵抗体膜２１）と、抵抗体膜ライン２１Ａ上にライン方向に一定間隔をあけて積層された複数の配線膜２２とを含み、配線膜２２が積層されていない一定間隔Ｒ部分の抵抗体膜ライン２１Ａが、１個の抵抗体Ｒを構成している。抵抗体Ｒを構成している部分における抵抗体膜ライン２１Ａは、その形状および大きさが全て等しい。よって、基板２上にマトリックス状に配列された多数個の抵抗体Ｒは、等しい抵抗値を有している。
また、抵抗体膜ライン２１Ａ上に積層された配線膜２２は、抵抗体Ｒを形成すると共に、複数個の抵抗体Ｒを接続して抵抗回路を構成するための導体膜Ｅの役目も果たしている（図６８参照）。
図７３（ａ）は、図６８に示すチップ部品１００１の平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図７３（ｂ）は、図７３（ａ）の切断面線LXXIIIb−LXXIIIbから見た断面図である。
図７３（ａ）および（ｂ）に示すように、前述したヒューズＦおよび導体膜Ｅも、抵抗体Ｒを形成する抵抗体膜２１上に積層された配線膜２２により形成されている。すなわち、抵抗体Ｒを形成する抵抗体膜ライン２１Ａ上に積層された配線膜２２と同じレイヤーに、配線膜２２と同じ金属材料であるＡｌまたはＡｌＣｕ合金によってヒューズＦおよび導体膜Ｅが形成されている。なお、配線膜２２は、前述したように、抵抗回路を形成するために、複数個の抵抗体Ｒを電気的に接続する導体膜Ｅとしても用いられている。
つまり、抵抗体膜２１上に積層された同一レイヤーにおいて、抵抗体Ｒを形成するための配線膜や、ヒューズＦや、導体膜Ｅや、さらには、抵抗５６を第１および第２接続電極３，４に接続するための配線膜が、配線膜２２として、同一の金属材料（ＡｌまたはＡｌＣｕ合金）を用いて形成されている。なお、ヒューズＦを配線膜２２と異ならせている（区別している）のは、ヒューズＦが切断しやすいように細く形成されていること、および、ヒューズＦの周囲に他の回路要素が存在しないように配置されていることによるからである。
ここで、配線膜２２において、ヒューズＦが配置された領域を、トリミング対象領域Ｘということにする（図６８および図７３（ａ）参照）。トリミング対象領域Ｘは、第１接続電極３の内側辺沿いの直線状領域であって、トリミング対象領域Ｘには、ヒューズＦだけでなく、導体膜Ｅも配置されている。また、トリミング対象領域Ｘの配線膜２２の下方にも抵抗体膜２１が形成されている（図７３（ｂ）参照）。そして、ヒューズＦは、配線膜２２において、トリミング対象領域Ｘ以外の部分よりも配線間距離が大きい（周囲から離された）配線である。
なお、ヒューズＦは、配線膜２２の一部だけでなく、抵抗体Ｒ（抵抗体膜２１）の一部と抵抗体膜２１上の配線膜２２の一部とのまとまり（ヒューズ素子）を指していてもよい。
また、ヒューズＦは、導体膜Ｅと同一のレイヤーを用いる場合のみを説明したが、導体膜Ｅでは、その上に更に別の導体膜を積層するようにし、導体膜Ｅ全体の抵抗値を下げるようにしてもよい。なお、この場合であっても、ヒューズＦの上に導体膜を積層しなければ、ヒューズＦの溶断性が悪くなることはない。
図７４は、抵抗体膜ライン２１Ａおよび配線膜２２により構成される一の電気回路図である。
図７４を参照して、抵抗５６は、基準抵抗回路Ｒ８と、抵抗回路Ｒ６４、２つの抵抗回路Ｒ３２、抵抗回路Ｒ１６、抵抗回路Ｒ８、抵抗回路Ｒ４、抵抗回路Ｒ２、抵抗回路Ｒ１、抵抗回路Ｒ／２、抵抗回路Ｒ／４、抵抗回路Ｒ／８、抵抗回路Ｒ／１６、抵抗回路Ｒ／３２とを第１接続電極３からこの順番で直列接続することによって構成されている。基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜Ｒ２のそれぞれは、自身の末尾の数（Ｒ６４の場合には「６４」）と同数の抵抗体Ｒを直列接続することで構成されている。抵抗回路Ｒ１は、１つの抵抗体Ｒで構成されている。抵抗回路Ｒ／２〜Ｒ／３２のそれぞれは、自身の末尾の数（Ｒ／３２の場合には「３２」）と同数の抵抗体Ｒを並列接続することで構成されている。抵抗回路の末尾の数の意味については、後述する図７５および図７６においても同じである。
そして、基準抵抗回路Ｒ８以外の抵抗回路Ｒ６４〜抵抗回路Ｒ／３２のそれぞれに対して、ヒューズＦが１つずつ並列的に接続されている。ヒューズＦ同士は、直接または導体膜Ｅ（図７３（ａ）参照）を介して直列に接続されている。
図７４に示すように全てのヒューズＦが溶断されていない状態では、抵抗５６は、第１および第２接続電極３，４間に設けられた８個の抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８の抵抗回路を構成している。たとえば、１個の抵抗体Ｒの抵抗値ｒをｒ＝８Ωとすれば、８ｒ＝６４Ωの抵抗回路（基準抵抗回路Ｒ８）により第１および第２接続電極３，４が接続されたチップ部品１００１が構成されている。
また、全てのヒューズＦが溶断されていない状態では、基準抵抗回路Ｒ８以外の複数種類の抵抗回路は、短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦにより短絡されているので、電気的に見ると、各抵抗回路は抵抗５６に組み込まれてはいない。
本参考例に係るチップ部品１００１では、要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断する。それにより、並列的に接続されたヒューズＦが溶断された抵抗回路は、抵抗５６に組み込まれることになる。よって、抵抗５６の全体の抵抗値を、溶断されたヒューズＦに対応する抵抗回路が直列に接続されて組み込まれた抵抗値とできる。
特に、複数種類の抵抗回路は、等しい抵抗値を有する抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の抵抗体Ｒが並列に２個、４個、８個、１６個…と、公比が２となる等比数列的に抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そのため、ヒューズＦ（前述したヒューズ素子も含む）を選択的に溶断することにより、抵抗５６全体の抵抗値を、細かく、かつデジタル的に、任意の抵抗値となるように調整して、チップ部品１００１において所望の値の抵抗を発生させることができる。
図７５は、抵抗体膜ライン２１Ａおよび配線膜２２により構成される他の電気回路図である。
図７４に示すように基準抵抗回路Ｒ８および抵抗回路Ｒ６４〜抵抗回路Ｒ／３２を直列接続して抵抗５６を構成する代わりに、図７５に示すように抵抗５６を構成してもかまわない。詳しくは、第１および第２接続電極３，４の間で、基準抵抗回路Ｒ／１６と、１２種類の抵抗回路Ｒ／１６、Ｒ／８、Ｒ／４、Ｒ／２、Ｒ１、Ｒ２、Ｒ４、Ｒ８、Ｒ１６、Ｒ３２、Ｒ６４、Ｒ１２８の並列接続回路との直列接続回路によって抵抗５６を構成してもよい。
この場合、基準抵抗回路Ｒ／１６以外の１２種類の抵抗回路には、それぞれ、ヒューズＦが直列に接続されている。全てのヒューズＦが溶断されていない状態では、各抵抗回路は抵抗５６に対して電気的に組み込まれている。要求される抵抗値に応じて、ヒューズＦを選択的に、たとえばレーザ光で溶断すれば、溶断されたヒューズＦに対応する抵抗回路（ヒューズＦが直列に接続された抵抗回路）は、抵抗５６から電気的に分離されるので、チップ部品１００１全体の抵抗値を調整できる。
図７６は、抵抗体膜ライン２１Ａおよび配線膜２２により構成されるさらに他の電気回路図である。
図７６に示す抵抗５６の特徴は、複数種類の抵抗回路の直列接続と、複数種類の抵抗回路の並列接続とが直列に接続された回路構成となっていることである。直列接続される複数種類の抵抗回路には、先の参考例と同様、抵抗回路毎に、並列にヒューズＦが接続されていて、直列接続された複数種類の抵抗回路は、全てヒューズＦで短絡状態とされている。したがって、ヒューズＦを溶断すると、その溶断されるヒューズＦで短絡されていた抵抗回路が、抵抗５６に電気的に組み込まれることになる。
一方、並列接続された複数種類の抵抗回路には、それぞれ、直列にヒューズＦが接続されている。したがって、ヒューズＦを溶断することにより、溶断されたヒューズＦが直列に接続されている抵抗回路を、抵抗回路の並列接続から電気的に切り離すことができる。
かかる構成とすれば、たとえば、１ｋΩ以下の小抵抗は並列接続側で作り、１ｋΩ以上の抵抗回路を直列接続側で作れば、数Ωの小抵抗から数ＭΩの大抵抗までの広範な範囲の抵抗回路を、等しい基本設計で構成した抵抗の回路網を用いて作ることができる。つまりチップ部品１００１では、一つまたは複数のヒューズＦを選択して切断することにより、複数種類の抵抗値に、容易にかつ速やかに対応できる。換言すれば、抵抗値の異なる複数の抵抗体Ｒを組み合わせることによって、様々な抵抗値のチップ部品１００１を共通の設計で実現できる。
以上のように、このチップ部品１００１では、トリミング対象領域Ｘにおいて、複数の抵抗体Ｒ（抵抗回路）の接続状態が変更可能である。
次に、図７７を参照して、チップ部品１００１についてさらに詳しく説明する。
図７７は、チップ部品１００１の模式的な断面図である。なお、図７７では、説明の便宜上、前述した抵抗５６、第１および第２接続電極３，４に形成された凸部９６および平坦部９７の構成については簡略化して示していると共に、基板２以外の各要素にはハッチングを付している。
ここでは、前述したパッシベーション膜２３および樹脂膜２４について説明する。
パッシベーション膜２３は、前述の図７０Ａ〜図７１で説明した構成でパターンＰＴとして配線膜２２上に形成されている他、素子形成面２Ａおよび側面２Ｃ〜２Ｅのそれぞれにおけるほぼ全域に亘って設けられている。パッシベーション膜２３の厚さは、たとえば１μｍ〜２μｍである。
素子形成面２Ａ上のパッシベーション膜２３は、抵抗体膜２１および抵抗体膜２１上の各配線膜２２（つまり、抵抗５６）を表面（図７７の上側）から被覆していて、抵抗５６おける各抵抗体Ｒの上面を覆っている。そのため、パッシベーション膜２３は、前述したトリミング対象領域Ｘにおける配線膜２２も覆っている（図７３（ｂ）参照）。また、パッシベーション膜２３は、抵抗５６（配線膜２２および抵抗体膜２１）に接しており、抵抗体膜２１以外の領域では絶縁膜２０にも接している。これにより、素子形成面２Ａ上のパッシベーション膜２３は、素子形成面２Ａ全域を覆って抵抗５６および絶縁膜２０を保護する保護膜として機能している。また、素子形成面２Ａでは、パッシベーション膜２３によって、抵抗体Ｒ間における配線膜２２以外での短絡（隣り合う抵抗体膜ライン２１Ａ間における短絡）が防止されている。
一方、側面２Ｃ〜２Ｅのそれぞれに設けられたパッシベーション膜２３は、第１および第２接続電極３，４の側面部分と基板２の側面２Ｃ〜２Ｅとの間に介在されており、側面２Ｃ〜２Ｅのそれぞれを保護する保護層として機能している。これにより、第１および第２接続電極３，４と基板２とを短絡させたくない場合に、その要求に応えることができる。なお、パッシベーション膜２３は極めて薄い膜なので、本参考例では、側面２Ｃ〜２Ｅのそれぞれを覆うパッシベーション膜２３を、基板２の一部とみなすことにする。そのため、側面２Ｃ〜２Ｅのそれぞれを覆うパッシベーション膜２３を、側面２Ｃ〜２Ｅそのものとみなすことにしている。
樹脂膜２４は、パッシベーション膜２３と共に第１および第２接続電極３，４の表面に凸部９６を形成するためにパターンＰＴとして配線膜２２上に形成される他、チップ部品１００１の素子形成面２Ａを保護するものである。樹脂膜２４の厚みは、たとえば３μｍ〜１０μｍである。
樹脂膜２４は、素子形成面２Ａ上のパッシベーション膜２３の表面（パッシベーション膜２３に被覆された抵抗体膜２１および配線膜２２も含む）の全域を被覆している。
樹脂膜２４には、配線膜２２における第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部２５が１つずつ形成されている。各切欠部２５は、樹脂膜２４およびパッシベーション膜２３を、それぞれの厚さ方向において連続して貫通している。そのため、切欠部２５は、樹脂膜２４だけでなくパッシベーション膜２３にも形成されている。これにより、各配線膜２２は、抵抗５６に近い内側の周縁部が樹脂膜２４によって選択的に覆われており、その他の、基板２の周縁部８５に沿う周縁部が切欠部２５を介して選択的に露出している。
配線膜２２において、第１および第２開口２２Ｂ，２２Ｃ、ならびに各切欠部２５から露出された表面は、外部接続用の凹凸状のパッド領域２２Ａとなっている。また、切欠部２５から露出する配線膜２２は、素子形成面２Ａにおいて基板２の周縁部８５から内方へ所定の間隔（たとえば、３μｍ〜６μｍ）離れて配置されている。また、切欠部２５の側面には、チップ部品１００１の一方の短辺８２から他方の短辺８２へ向かって、絶縁膜２６が全体的に形成されている。
２つの切欠部２５のうち、一方の切欠部２５は、第１接続電極３によって埋め尽くされ、他方の切欠部２５は、第２接続電極４によって埋め尽くされている。この第１および第２接続電極３，４は、前述したように、素子形成面２Ａに加えて側面２Ｃ〜２Ｅも覆うように形成されている。また、第１および第２接続電極３，４は、樹脂膜２４から突出するように形成されていると共に、樹脂膜２４の表面に沿って基板２の内方（抵抗５６側）へ引き出された引き出し部２７を有している。
ここで、第１および第２接続電極３，４のそれぞれは、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５を素子形成面２Ａ側および側面２Ｃ〜２Ｅ側からこの順で有している。すなわち、第１および第２接続電極３，４のそれぞれは、素子形成面２Ａ上の領域だけでなく、側面２Ｃ〜２Ｅ上の領域においても、Ｎｉ層３３、Ｐｄ層３４およびＡｕ層３５からなる積層構造を有している。そのため、第１および第２接続電極３，４のそれぞれにおいて、Ｎｉ層３３とＡｕ層３５との間にＰｄ層３４が介装されている。第１および第２接続電極３，４のそれぞれにおいて、Ｎｉ層３３は各接続電極の大部分を占めており、Ｐｄ層３４およびＡｕ層３５は、Ｎｉ層３３に比べて格段に薄く形成されている。Ｎｉ層３３は、チップ部品１００１が実装基板に実装された際に、各切欠部２５のパッド領域２２Ａにおける配線膜２２のＡｌと、はんだとを中継する役割を有している。
このように、第１および第２接続電極３，４では、Ｎｉ層３３の表面がＡｕ層３５によって覆われているので、Ｎｉ層３３が酸化することを防止できる。また、第１および第２接続電極３，４では、Ａｕ層３５を薄くすることによってＡｕ層３５に貫通孔（ピンホール）ができてしまっても、Ｎｉ層３３とＡｕ層３５との間に介装されたＰｄ層３４が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層３３が外部に露出されて酸化することを防止できる。
そして、第１および第２接続電極３，４のそれぞれでは、Ａｕ層３５が、最表面に露出している。第１接続電極３は、一方の切欠部２５を介して、この切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第２接続電極４は、他方の切欠部２５を介して、この切欠部２５におけるパッド領域２２Ａにおいて配線膜２２に対して電気的に接続されている。第１および第２接続電極３，４のそれぞれでは、Ｎｉ層３３がパッド領域２２Ａに対して接続されている。これにより、第１および第２接続電極３，４のそれぞれは、抵抗５６に対して電気的に接続されている。ここで、配線膜２２は、抵抗体Ｒのまとまり（抵抗５６）、第１および第２接続電極３，４のそれぞれに接続された配線を形成している。
このように、切欠部２５が形成された樹脂膜２４およびパッシベーション膜２３は、切欠部２５から第１および第２接続電極３，４を露出させた状態で素子形成面２Ａを覆っている。そのため、樹脂膜２４の表面において切欠部２５からはみ出した（突出した）第１および第２接続電極３，４を介して、チップ部品１００１と実装基板との間における電気的接続を達成できる。
次に、図７８Ａ〜図８６を参照して、チップ部品１００１の製造方法、およびチップ部品１００１の実装基板９に対する実装工程について詳説する。
図７８Ａ〜図７８Ｉは、図６７に示すチップ部品１００１の製造方法を示す図解的な断面図である。
まず、図７８Ａに示すように、基板２の元となる基板３０を用意する。この場合、基板３０の表面３０Ａは、基板２の素子形成面２Ａであり、基板３０の裏面３０Ｂは、基板２の裏面２Ｂである。
そして、基板３０の表面３０Ａを熱酸化して、表面３０ＡにＳｉＯ２等からなる絶縁膜２０を形成する。次に、絶縁膜２０上に抵抗５６（抵抗体Ｒおよび抵抗体Ｒに接続された配線膜２２）を形成する。具体的には、スパッタリングにより、まず、絶縁膜２０の上にＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜２１を全面に形成し、さらに、抵抗体膜２１に接するように抵抗体膜２１の上にアルミニウム（Ａｌ）の配線膜２２を積層する。その後、フォトリソグラフィプロセスを用い、たとえばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングにより抵抗体膜２１および配線膜２２を選択的に除去してパターニングし、図６９Ａに示すように、平面視で、抵抗体膜２１が積層された一定幅の抵抗体膜ライン２１Ａが一定間隔をあけて列方向に配列される構成を得る。
このとき、部分的に抵抗体膜ライン２１Ａおよび配線膜２２が切断された領域も形成されると共に、前述したトリミング対象領域ＸにおいてヒューズＦおよび導体膜Ｅが形成される（図６８参照）。続いて、たとえばウェットエッチングにより抵抗体膜ライン２１Ａの上に積層された配線膜２２を選択的に除去する。この結果、抵抗体膜ライン２１Ａ上に一定間隔Ｒをあけて配線膜２２が積層された構成の抵抗５６が得られる。この際、抵抗体膜２１および配線膜２２が目標寸法で形成されたか否かを確かめるために、抵抗５６全体の抵抗値を測定してもよい。
図７８Ａを参照して、抵抗５６は、１枚の基板３０に形成するチップ部品１００１の数に応じて、基板３０の表面３０Ａ上における多数の箇所に形成される。基板３０において抵抗５６（前述した抵抗５６）が形成された１つの領域をチップ部品領域Ｙというと、基板３０の表面３０Ａには、抵抗５６をそれぞれ有する複数のチップ部品領域Ｙ（つまり、抵抗５６）が形成（設定）される。１つのチップ部品領域Ｙは、完成した１つのチップ部品１００１（図７７参照）を平面視したものと一致する。そして、基板３０の表面３０Ａにおいて、隣り合うチップ部品領域Ｙの間の領域を、境界領域Ｚということにする。境界領域Ｚは、帯状をなしていて、平面視で格子状に延びている。境界領域Ｚによって区画された１つの格子の中にチップ部品領域Ｙが１つ配置されている。境界領域Ｚの幅は、１μｍ〜６０μｍ（たとえば２０μｍ）と極めて狭いので、基板３０では多くのチップ部品領域Ｙを確保でき、結果としてチップ部品１００１の大量生産が可能になる。
次に、図７８Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、ＳｉＮからなる絶縁膜４５を、基板３０の表面３０Ａの全域に亘って形成する。絶縁膜４５は、絶縁膜２０および絶縁膜２０上の抵抗５６（抵抗体膜２１や配線膜２２）を全て覆っていて、これらに接している。そのため、絶縁膜４５は、前述したトリミング対象領域Ｘ（図６８参照）における配線膜２２も覆っている。また、絶縁膜４５は、基板３０の表面３０Ａにおいて全域に亘って形成されることから、表面３０Ａにおいて、トリミング対象領域Ｘ以外の領域にまで延びて形成される。これにより、絶縁膜４５は、表面３０Ａ（表面３０Ａ上の抵抗５６も含む）全域を保護する保護膜となる。
次に、図７８Ｂに示すように、ポリイミドからなる感光性樹脂の液体を、基板３０に対して、絶縁膜４５の上からスプレー塗布して、感光性樹脂の樹脂膜４６を形成する。表面３０Ａ上の樹脂膜４６の表面は、表面３０Ａに沿って平坦になっている。次に、樹脂膜４６に熱処理（キュア処理）を施す。これにより、樹脂膜４６の厚みが熱収縮すると共に、樹脂膜４６が硬化して膜質が安定する。
次に、図７８Ｃに示すように、樹脂膜４６、絶縁膜４５および絶縁膜２０をパターニングすることによって、これらの膜の第１および第２開口２２Ｂ，２２Ｃと一致する部分、ならびに切欠部２５と一致する部分を選択的に除去する。
より具体的には、第１および第２接続電極３，４の表面に、平坦部９７および凸部形成部９８が形成されるパターンで、樹脂膜４６、絶縁膜４５および絶縁膜２０がパターニングされる。平坦部９７が形成される領域では、第２開口２２Ｃよりも広い面積で配線膜２２の表面を露出させる第１開口２２Ｂが配線膜２２上に形成される。
図７０Ｂに示すように、第１および第２接続電極３，４の凸部形成部９８において、行列状の凸部９６を形成する場合には、配線膜２２上に、複数の第２開口２２Ｃが、互いに直交する行方向および列方向において一定の間隔で行列状に配列されるパターンで、樹脂膜４６、絶縁膜４５および絶縁膜２０がパターニングされる。
また、図７１に示すように、第１および第２接続電極３，４の凸部形成部９８において、千鳥状の凸部９６を形成する場合には、配線膜２２上に、複数の第２開口２２Ｃが、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されるパターンで、樹脂膜４６、絶縁膜４５および絶縁膜２０がパターニングされる。
このようにして、所定パターンＰＴの樹脂膜２４および絶縁膜４５（パッシベーション膜２３）が配線膜２２上に形成される（図７０Ａ〜図７１参照）と共に、切欠部２５が形成される。このとき、樹脂膜２４および絶縁膜４５（パッシベーション膜２３）は、露光されることにより溶融して、図７０Ａ〜図７１に示したように、断面視円弧状に形成される。また、これと同時に、境界領域Ｚにおいては表面３０Ａ（絶縁膜２０）が露出することになる。
次に、図７８Ｄに示すように、抵抗測定装置（図示せず）のプローブ７０ａをパッド領域２２Ａ（第１開口２２Ｂ、図７０Ａ（ａ）参照）に接触させて、抵抗５６の全体の抵抗値を検出する。そして、絶縁膜４５越しにレーザ光（図示せず）を任意のヒューズＦ（図６８参照）に照射することによって、前述したトリミング対象領域Ｘの配線膜２２をレーザ光でトリミングして、当該ヒューズＦを溶断する。このようにして、必要な抵抗値となるようにヒューズＦを溶断（トリミング）することによって、前述したように、半製品５０（換言すれば、チップ部品１００１）全体の抵抗値を調整できる。
このとき、配線膜２２には、第１開口２２Ｂが形成されている。そのため、配線膜２２上に形成されたパターンＰＴとプローブ７０ａ（より具体的には、プローブ７０ａの先端部以外の部分）とが接触することを効果的に抑制できる。よって、抵抗５６の全体の抵抗値を良好に検出できる。
また、絶縁膜４５が抵抗５６を覆うカバー膜となっているので、溶断の際に生じた破片などが抵抗５６に付着して短絡が生じることを防止できる。また、絶縁膜４５がヒューズＦ（抵抗体膜２１）を覆っていることから、レーザ光のエネルギーをヒューズＦに蓄えてヒューズＦを確実に溶断できる。
次に、図７８Ｅに示すように、基板３０の表面３０Ａの全域に亘ってレジストパターン４１を形成する。レジストパターン４１には、開口４２が形成されている。
図７９は、図７８Ｅの工程において溝４４を形成するために用いられるレジストパターン４１の一部の模式的な平面図である。
図７９を参照して、レジストパターン４１の開口４２は、多数のチップ部品１００１（換言すれば、前述したチップ部品領域Ｙ）を行列状（格子状でもある）に配置した場合において平面視で隣り合うチップ部品１００１の輪郭の間の領域（図７９においてハッチングを付した部分であり、換言すれば、境界領域Ｚ）に一致（対応）している。そのため、開口４２の全体形状は、互いに直交する直線部分４２Ａおよび４２Ｂを複数有する格子状になっている。
レジストパターン４１では、開口４２において互いに直交する直線部分４２Ａおよび４２Ｂは、互いに直交した状態を保ちながら（湾曲することなく）つながっている。そのため、直線部分４２Ａおよび４２Ｂの交差部分４３は、平面視で略９０°をなすように尖っている。
図７８Ｅを参照して、レジストパターン４１をマスクとするプラズマエッチングにより、基板３０を選択的に除去する。これにより、隣り合う抵抗５６（チップ部品領域Ｙ）の間の境界領域Ｚにおける配線膜２２から間隔を空けた位置で基板３０の材料が除去される。その結果、平面視においてレジストパターン４１の開口４２と一致する位置（境界領域Ｚ）には、基板３０の表面３０Ａから基板３０の厚さ途中まで到達する所定深さの溝４４が形成される。溝４４は、互いに対向する１対の側壁４４Ａと、当該１対の側壁４４Ａの下端（基板３０の裏面３０Ｂ側の端）の間を結ぶ底壁４４Ｂとによって区画されている。基板３０の表面３０Ａを基準とした溝４４の深さは約１００μｍであり、溝４４の幅（対向する側壁４４Ａの間隔）は約２０μｍであって、深さ方向全域に渡って一定である。
基板３０における溝４４の全体形状は、平面視でレジストパターン４１の開口４２（図７８Ｅ参照）と一致する格子状になっている。そして、基板３０の表面３０Ａでは、各抵抗５６が形成されたチップ部品領域Ｙのまわりを溝４４における矩形枠体部分（境界領域Ｚ）が取り囲んでいる。基板３０において抵抗５６が形成された部分は、チップ部品１００１の半製品５０である。基板３０の表面３０Ａでは、溝４４に取り囲まれたチップ部品領域Ｙに半製品５０が１つずつ位置していて、これらの半製品５０は、行列状に整列配置されている。このように溝４４を形成することによって、基板３０を複数のチップ部品領域Ｙ毎の基板２に分離する。溝４４が形成された後、レジストパターン４１を除去する。
次に、図７８Ｆに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜４７を、基板３０の表面３０Ａの全域に亘って形成する。このとき、溝４４の内周面（前述した側壁４４Ａの区画面４４Ｃや底壁４４Ｂの上面）の全域にも絶縁膜４７が形成される。
次に、図７８Ｇに示すように、絶縁膜４７を選択的にエッチングする。具体的には、絶縁膜４７における表面３０Ａに平行な部分を選択的にエッチングする。これにより、配線膜２２において凹凸状のパッド領域２２Ａ露出すると共に、溝４４においては、底壁４４Ｂ上の絶縁膜４７が除去される。
次に、無電解めっきによって、各切欠部２５から露出した配線膜２２からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。めっきは、各めっき膜が表面３０Ａに沿う横方向に成長し、溝４４の側壁４４Ａ上の絶縁膜４７を覆うまで続けられる。これにより、図７８Ｈに示すように、Ｎｉ／Ｐｄ／Ａｕ積層膜からなる第１および第２接続電極３，４を形成する。
図８０は、第１および第２接続電極３，４の製造工程を説明するための図である。
詳しくは、図８０を参照して、まず、パッド領域２２Ａの表面が浄化されることで、当該表面の有機物（炭素のしみ等のスマットや油脂性の汚れも含む）が除去（脱脂）される（ステップＳ５１）。次に、当該表面の酸化膜が除去される（ステップＳ５２）。次に、当該表面においてジンケート処理が実施されて、当該表面における（配線膜２２の）ＡｌがＺｎに置換される（ステップＳ５３）。次に、当該表面上のＺｎが硝酸等で剥離されて、パッド領域２２Ａでは、新しいＡｌが露出される（ステップＳ５４）。
次に、パッド領域２２Ａをめっき液に浸けることによって、パッド領域２２Ａにおける新しいＡｌの表面にＮｉめっきが施される。こ

れにより、めっき液中のＮｉが化学的に還元析出されて、当該表面にＮｉ層３３が形成される（ステップＳ５５）。
次に、Ｎｉ層３３を別のめっき液に浸けることによって、当該Ｎｉ層３３の表面にＰｄめっきが施される。これにより、めっき液中のＰｄが化学的に還元析出されて、当該Ｎｉ層３３の表面にＰｄ層３４が形成される（ステップＳ５６）。
次に、Ｐｄ層３４をさらに別のめっき液に浸けることによって、当該Ｐｄ層３４の表面にＡｕめっきが施される。これにより、めっき液中のＡｕが化学的に還元析出されて、当該Ｐｄ層３４の表面にＡｕ層３５が形成される（ステップＳ５７）。これによって、第１および第２接続電極３，４が形成され、形成後の第１および第２接続電極３，４を乾燥させると（ステップＳ５８）、第１および第２接続電極３，４の製造工程が完了する。なお、前後するステップの間には、半製品５０を水で洗浄する工程が適宜実施される。また、ジンケート処理は複数回実施されてもよい。
図７８Ｈでは、各半製品５０において第１および第２接続電極３，４が形成された後の状態を示している。
以上のように、第１および第２接続電極３，４を無電解めっきによって形成するので、電極材料であるＮｉ，ＰｄおよびＡｌを絶縁膜４７上にも良好にめっき成長させることができる。また、第１および第２接続電極３，４を電解めっきによって形成する場合に比べて、第１および第２接続電極３，４についての形成工程の工程数（たとえば、電解めっきで必要となるリソグラフィ工程やレジストマスクの剥離工程等）を削減してチップ部品１００１の生産性を向上できる。さらに、無電解めっきの場合には、電解めっきで必要とされるレジストマスクが不要であることから、レジストマスクの位置ずれによる第１および第２接続電極３，４についての形成位置にずれが生じないので、第１および第２接続電極３，４の形成位置精度を向上して歩留まりを向上できる。
また、この方法では、配線膜２２が切欠部２５から露出していて、配線膜２２から溝４４までめっき成長の妨げになるものが無い。すなわち、抵抗５６は、樹脂膜４６に覆われているので、抵抗５６が形成された領域は、めっき成長されない。そのため、配線膜２２から溝４４まで直線的にめっき成長させることができる。その結果、電極の形成にかかる時間の短縮を図ることができる。
このように第１および第２接続電極３，４が形成されてから、第１および第２接続電極３，４間での通電検査が行われる。第１および第２接続電極３，４間での通電検査は、たとえば、前述の図７８Ｄで説明した方法と同様の方法で、抵抗測定装置（図示せず）のプローブ７０ｂを第１および第２接続電極３，４に接触させて、抵抗５６の全体の抵抗値を検出する。このとき、プローブ７０ｂは、第１および第２接続電極３，４の各平坦部９７に接触させられる。そのため、プローブ７０ｂが第１および第２接続電極３，４に形成された凸部９６とプローブ７０ｂとが接触することを効果的に抑制できる。よって、第１および第２接続電極３，４との接触領域を良好に確保できるので、抵抗５６の全体の抵抗値を良好に検出できる。そして、第１および第２接続電極３，４間での通電検査が行われた後に、基板３０が裏面３０Ｂから研削される。
具体的には、溝４４を形成した後に、図７８Ｉに示すように、ＰＥＴ（ポリエチレンテレフタレート）からなる薄板状であって粘着面７２を有する支持テープ７１が、粘着面７２において、各半製品５０における第１および第２接続電極３，４側（つまり、表面３０Ａ）に貼着される。これにより、各半製品５０が支持テープ７１に支持される。ここで、支持テープ７１として、たとえば、ラミネートテープを用いることができる。
各半製品５０が支持テープ７１に支持された状態で、基板３０を裏面３０Ｂ側から研削する。研削によって、溝４４の底壁４４Ｂ（図７８Ｈ参照）の上面に達するまで基板３０が薄型化されると、隣り合う半製品５０を連結するものがなくなるので、溝４４を境界として基板３０が分割され、半製品５０が個別に分離してチップ部品１００１の完成品となる。つまり、溝４４（換言すれば、境界領域Ｚ）において基板３０が切断（分断）され、これによって、個々のチップ部品１００１が切り出される。なお、基板３０を裏面３０Ｂ側から溝４４の底壁４４Ｂまでエッチングすることによってチップ部品１００１を切り出しても構わない。
完成した各チップ部品１００１では、溝４４の側壁４４Ａの区画面４４Ｃをなしていた部分が、基板２の側面２Ｃ〜２Ｅのいずれかとなり、裏面３０Ｂが裏面２Ｂとなる。つまり、前述したようにエッチングによって溝４４を形成する工程（図７８Ｅ参照）は、側面２Ｃ〜２Ｅを形成する工程に含まれる。また、絶縁膜４５および絶縁膜４７の一部がパッシベーション膜２３となり、樹脂膜４６が樹脂膜２４となり、絶縁膜４７の一部が絶縁膜２６となる。
以上のように、溝４４を形成してから基板３０を裏面３０Ｂ側から研削すれば、基板３０に形成された複数のチップ部品領域Ｙを一斉に個々のチップ部品１００１に分割できる（複数のチップ部品１００１の個片を一度に得ることができる）。よって、複数のチップ部品１００１の製造時間の短縮によってチップ部品１００１の生産性の向上を図ることができる。
なお、完成したチップ部品１００１における基板２の裏面２Ｂを研磨やエッチングすることによって鏡面化して裏面２Ｂを綺麗にしてもよい。
以下、図８１Ａ〜図８１Ｄを参照して、チップ部品１００１の回収工程について詳説する。
図８１Ａ〜図８１Ｄは、図７８Ｉの工程後におけるチップ部品１００１の回収工程を示す図解的な断面図である。
図８１Ａでは、個片化された複数のチップ部品１００１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図８１Ｂに示すように、各チップ部品１００１の基板２の裏面２Ｂに対して、熱発泡シート７３を貼着する。熱発泡シート７３は、シート状のシート本体７４と、シート本体７４内に練り込まれた多数の発泡粒子７５とを含んでいる。
シート本体７４の粘着力は、支持テープ７１の粘着面７２における粘着力よりも強い。そこで、各チップ部品１００１の基板２の裏面２Ｂに熱発泡シート７３を貼着した後に、図８１Ｃに示すように、支持テープ７１を各チップ部品１００１から引き剥がして、チップ部品１００１を熱発泡シート７３に転写する。このとき、支持テープ７１に紫外線を照射すると（図８１Ｂの点線矢印参照）、粘着面７２の粘着性が低下するので、支持テープ７１が各チップ部品１００１から剥がれやすくなる。
次に、熱発泡シート７３を加熱する。これにより、図８１Ｄに示すように、熱発泡シート７３では、シート本体７４内の各発泡粒子７５が発泡してシート本体７４の表面から膨出する。その結果、熱発泡シート７３と各チップ部品１００１の基板２の裏面２Ｂとの接触面積が小さくなり、全てのチップ部品１００１が熱発泡シート７３から自然に剥がれる（脱落する）。このように回収されたチップ部品１００１は、エンボスキャリアテープ（図示せず）に形成された収容空間に収容される。この場合、支持テープ７１または熱発泡シート７３からチップ部品１００１を１つずつ引き剥がす場合に比べて、処理時間の短縮を図ることができる。もちろん、複数のチップ部品１００１が支持テープ７１にくっついた状態で（図８１Ａ参照）、熱発泡シート７３を用いずに、支持テープ７１からチップ部品１００１を所定個数ずつ直接引き剥がしてもよい。チップ部品１００１が収容されたエンボスキャリアテープは、その後、自動実装機８０に収納され、当該自動実装機８０に備えられた吸着ノズル７６により吸着されて個々回収される（図８３および図８４参照）。このように回収されたチップ部品１００１に対して、部品認識カメラ１４による表裏判定工程が実行される。
各チップ部品１００１の回収工程は、図８２Ａ〜図８２Ｃに示す別の方法によっても行うことができる。
図８２Ａ〜図８２Ｃは、図７８Ｉの工程後におけるチップ部品１００１の回収工程（変形例）を示す図解的な断面図である。
図８２Ａでは、図８１Ａと同様に、個片化された複数のチップ部品１００１が引き続き支持テープ７１にくっついている状態を示している。この状態で、図８２Ｂに示すように、各チップ部品１００１の基板２の裏面２Ｂに転写テープ７７を貼着する。転写テープ７７は、支持テープ７１の粘着面７２よりも強い粘着力を有する。そこで、図８２Ｃに示すように、各チップ部品１００１に転写テープ７７を貼着した後に、支持テープ７１を各チップ部品１００１から引き剥がす。この際、前述したように、粘着面７２の粘着性を低下させるために支持テープ７１に紫外線（図８２Ｂの点線矢印参照）を照射してもよい。
転写テープ７７の両端には、自動実装機８０に設置されたフレーム７８が貼り付けられている。両側のフレーム７８は、互いが接近する方向または離間する方向に移動できる。支持テープ７１を各チップ部品１００１から引き剥がした後に、両側のフレーム７８を互いが離間する方向に移動させると、転写テープ７７が伸張して薄くなる。これによって、転写テープ７７の粘着力が低下するので、各チップ部品１００１が転写テープ７７から剥がれやすくなる。この状態で、自動実装機８０の吸着ノズル７６をチップ部品１００１の素子形成面２Ａ側に向けると、自動実装機８０（吸着ノズル７６）が発生する吸着力によって、チップ部品１００１が転写テープ７７から引き剥がされて吸着ノズル７６に吸着される。この際、図８２Ｃに示す突起７９によって、吸着ノズル７６とは反対側から転写テープ７７越しにチップ部品１００１を吸着ノズル７６側へ突き上げると、チップ部品１００１を転写テープ７７から円滑に引き剥がすことができる。このように回収されたチップ部品１００１に対して、部品認識カメラ１４による表裏判定工程が実行される。
図８３は、第１参考例に係るチップ部品１００１の表裏判定工程を説明するための図である。図８４は、参考例に係るチップ部品１０１０の表裏判定工程を説明するための図である。
図８３および図８４は、それぞれ、チップ部品１００１および参考例に係るチップ部品１０１０が吸着ノズル７６に吸着されている状態を示している。なお、参考例に係るチップ部品１０１０とは、ここでは第１および第２接続電極３，４の各表面に凸部９６が形成されていないチップ部品のことを言う。
図８３に示すように、チップ部品１００１は、吸着ノズル７６により吸着された状態で、自動実装機８０によって、チップ部品１００１の表裏が部品認識カメラ１４によって判定される部品検出位置Ｐまで搬送される。このとき、吸着ノズル７６は、裏面２Ｂの長手方向における略中央部分に吸着する。前述したように、第１および第２接続電極３，４は、チップ部品１００１の片面（素子形成面２Ａ）および側面２Ｃ〜２Ｅにおける素子形成面２Ａ側の端部だけに設けられていることから、チップ部品１００１において裏面２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６をチップ部品１００１に吸着して移動させる場合に、平坦な裏面２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６をチップ部品１００１に確実に吸着させ、チップ部品１００１を途中で吸着ノズル７６から脱落させることなく確実に部品認識カメラ１４による部品検出位置Ｐ、および実装基板９上まで搬送できる。
図８３に示すように、チップ部品１００１が部品検出位置Ｐに到達すると、部品認識カメラ１４の周囲に設置された光源１５（たとえば複数のＬＥＤを備えた光照射機）からチップ部品１００１の第１および第２接続電極３，４が形成された面（素子形成面２Ａ）に光が斜め方向に照射される。部品認識カメラ１４は、当該チップ部品１００１の第１および第２接続電極３，４、ならびに第１および第２接続電極３，４が形成されていない部分によって反射された反射光を検出することにより、第１および第２接続電極３，４が形成された領域とそうでない領域との明暗を区別して、チップ部品１００１の表裏を判定する。
チップ部品１００１は、必ずしも水平な姿勢で吸着ノズル７６により吸着されるわけではなく、時には傾いた姿勢で吸着ノズル７６により吸着される場合がある。
ここで、図８４に示すように、参考例に係るチップ部品１０１０の場合では、傾いた姿勢の状態で光源１５から素子形成面２Ａに光が照射されると（図８４の入射光λ３参照）、第１および第２接続電極３，４によって部品認識カメラ１４が配置された領域外に向けて反射（全反射：図８４の反射光λ４参照）され、部品認識カメラ１４によって検出されない場合がある。このような場合、部品認識カメラ１４による映像情報では、参考例に係るチップ部品１０１０の第１および第２接続電極３，４の一部または全部が暗く写ることになる。そのため、自動実装機８０は、第１および第２接続電極３，４が形成された領域を第１および第２接続電極３，４が形成されていない領域であると誤認識し、参考例に係るチップ部品１０１０を実装基板９への搬送するのを停止させる。したがって、参考例に係るチップ部品１０１０の場合では、このような誤認識の発生が円滑なチップ部品の実装の妨げとなっている。
これに対して、チップ部品１００１では、図８３に示すように、チップ部品１００１の最表面に形成された第１および第２接続電極３，４の表面にそれぞれ複数の凸部９６が形成されている。そのため、たとえチップ部品１００１が傾いた姿勢で吸着されていても、光源１５から第１および第２接続電極３，４に照射された光（図８３の入射光λ１参照）は、第１および第２接続電極３，４の凸部９６によって乱反射される（図８３の反射光λ２参照）。第１および第２接続電極３，４では、このような凸部９６が複数形成されているため、たとえ、チップ部品１００１が前述の図８４のように傾いた姿勢で吸着ノズル７６により吸着されていても、光源１５からの入射光λ１をあらゆる方向に反射させることができる。そのため、部品検出位置Ｐに対して部品認識カメラ１４がどのように配置されていても、当該部品認識カメラ１４により第１および第２接続電極３，４（チップ部品１００１）を良好に検出できる。これにより、自動実装機８０は、チップ部品１００１の仕様による誤認識を軽減できるので、チップ部品１００１の実装基板９に対する実装を円滑に行うことができる。
しかも、チップ部品１００１の第１および第２接続電極３，４に凸部９６を形成するという加工で済むので、仕様の異なるチップ部品に適用できる。そのため、チップ部品の仕様ごとに、部品認識カメラ１４の周囲に配置する光源１５の条件（仕様）を変更する必要はない。
このような工程を経たチップ部品１００１は、その後、図８５に示すように実装基板９に実装される。
図８５は、チップ部品１００１が実装基板９に実装された状態の回路アセンブリ１００をチップ部品１００１の長手方向に沿って切断したときの模式的な断面図である。図８６は、実装基板９に実装された状態のチップ部品１００１を素子形成面２Ａ側から見た模式的な平面図である。
図８５に示すように、チップ部品１００１は、実装基板９に実装される。この状態におけるチップ部品１００１および実装基板９は、回路アセンブリ１００を構成している。図８５における実装基板９の上面は、実装面９Ａである。実装面９Ａには、実装基板９の内部回路（図示せず）に接続された一対（２つ）のランド８８が形成されている。各ランド８８は、たとえば、Ｃｕからなる。各ランド８８の表面には、はんだ１３が当該表面から突出するように設けられている。
自動実装機８０は、表裏判定工程の後、チップ部品１００１を吸着した状態で吸着ノズル７６を実装基板９まで移動させる。このとき、チップ部品１００１の素子形成面２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、チップ部品１００１において、第１接続電極３を一方のランド８８のはんだ１３に接触させ、第２接続電極４を他方のランド８８のはんだ１３に接触させる。次に、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極３と当該一方のランド８８とがはんだ１３を介して接合し、第２接続電極４と当該他方のランド８８とがはんだ１３を介して接合する。つまり、２つのランド８８のそれぞれが、第１および第２接続電極３，４において対応する電極にはんだ接合される。これにより、実装基板９へのチップ部品１００１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。このとき、チップ部品１００１の外部接続電極として機能する第１および第２接続電極３，４の最表面には、Ａｕ層３５（金メッキ）が形成されている。そのため、チップ部品１００１を実装基板９に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。
完成状態の回路アセンブリ１００では、チップ部品１００１の素子形成面２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている（図８６も参照）。当該隙間の寸法は、第１接続電極３または第２接続電極４において素子形成面２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
図８５に示すように、断面視においては、たとえば、第１および第２接続電極３，４は、素子形成面２Ａ上の表面部分と側面２Ｃ，２Ｄ上の側面部分とが一体的になってＬ字状に形成されている。そのため、図８６に示すように、実装面９Ａ（素子形成面２Ａ）の法線方向（これらの面に直交する方向）から回路アセンブリ１００（厳密には、チップ部品１００１と実装基板９との接合部分）を見てみると、第１接続電極３と一方のランド８８とを接合するはんだ１３は、第１接続電極３の表面部分だけでなく、側面部分にも吸着している。同様に、第２接続電極４と他方のランド８８とを接合するはんだ１３も、第２接続電極４の表面部分だけでなく、側面部分にも吸着している。
このように、チップ部品１００１では、第１接続電極３が基板２の三方の側面２Ｃ，２Ｅ，２Ｆを一体的に覆うように形成され、第２接続電極４が基板２の三方の側面２Ｄ，２Ｅ，２Ｆを一体的に覆うように形成されている。すなわち、基板２の素子形成面２Ａに加えて側面２Ｃ〜２Ｅにも電極が形成されているので、チップ部品１００１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１および第２接続電極３，４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、図８６に示すように、はんだ１３が基板２の素子形成面２Ａから側面２Ｃ〜２Ｅに回り込むように吸着する。したがって実装状態において、第１接続電極３を三方の側面２Ｃ，２Ｅ，２Ｆではんだ１３によって保持し、第２接続電極４を三方の側面２Ｄ，２Ｅ，２Ｆではんだ１３によって保持することによって、矩形状のチップ部品１００１の全ての側面２Ｃ〜２Ｅをはんだ１３で固定できる。これにより、チップ部品１００１の実装形状を安定化させることができる。
以上のように、第１参考例によれば、チップ部品１００１の表裏を良好に判定でき、かつ円滑に実装基板９に実装できるチップ部品１００１およびその製造方法を提供できる。また、チップ部品１００１を備えた回路アセンブリ１００を提供できる。
＜キャパシタ＞
図８７は、第２参考例に係るチップ部品１１０１の平面図であり、第１接続電極、第２接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。図８８は、図８７の切断面線LXXXVIII−LXXXVIIIから見た断面図である。図８９Ａは、図８７の切断面線LXXXIXa−LXXXIXaから見た断面図である。図８９Ｂは、図８７の切断面線LXXXIXb−LXXXIXbから見た断面図である。図９０は、チップ部品１１０１の一部の構成を分離して示す分解斜視図である。
第２参考例に係るチップ部品１１０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えてキャパシタ要素Ｃ１〜Ｃ９が形成されている点である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図８７〜図９０において、前述の図１〜図８６に示された各部と対応する部分には同一の参照符号を付して示している。
図８７を参照して、基板２の素子形成面２Ａには、素子領域５内に、複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。複数のキャパシタ要素Ｃ１〜Ｃ９は、回路素子（ここでは、キャパシタ）を構成する複数の素子要素であり、第１および第２接続電極３，４の間に接続されている。詳しくは、複数のキャパシタ要素Ｃ１〜Ｃ９は、複数のヒューズユニット１０７（前述したヒューズＦに相当する）を介してそれぞれ第２接続電極４に対して切り離し可能となるように電気的に接続されている。
図８８に示されているように、基板２の素子形成面２Ａには絶縁膜２０が形成されていて、絶縁膜２０の表面に下部電極膜１１１が形成されている。下部電極膜１１１は、素子領域５のほぼ全域にわたっている。さらに、下部電極膜１１１は、第１接続電極３の直下の領域にまで延びて形成されている。
より具体的には、下部電極膜１１１は、素子領域５においてキャパシタ要素Ｃ１〜Ｃ９の共通の下部電極として機能するキャパシタ電極領域１１１Ａと、第１接続電極３の直下に配置される外部電極引き出しのためのパッド領域１１１Ｂとを有している。キャパシタ電極領域１１１Ａが素子領域５に位置していて、パッド領域１１１Ｂが第１接続電極３の直下に位置して第１接続電極３に接触している。
図８９Ａに示されているように、パッド領域１１１Ｂ上には、前述の第１参考例において述べた構成と同様の構成で、樹脂膜２４およびパッシベーション膜２３を含むパターンＰＴが形成されている（図７０Ａ〜図７１参照）。したがって、第２参考例における第１接続電極３の表面には、前述の第１参考例と同様の凸部９６と平坦部９７とが形成されている。
図８８を参照して、素子領域５において下部電極膜１１１（キャパシタ電極領域１１１Ａ）を覆って接するように容量膜（誘電体膜）１１２が形成されている。容量膜１１２は、キャパシタ電極領域１１１Ａ（素子領域５）の全域にわたって形成されている。容量膜１１２は、本参考例では、さらに素子領域５外の絶縁膜２０を覆っている。
容量膜１１２の上には、上部電極膜１１３が形成されている。上部電極膜１１３は、素子領域５に位置するキャパシタ電極領域１１３Ａと、第２接続電極４の直下に位置して第２接続電極４に接触するパッド領域１１３Ｂと、キャパシタ電極領域１１３Ａとパッド領域１１３Ｂとの間に配置されたヒューズ領域１１３Ｃとを有している。
図８９Ｂに示されているように、パッド領域１１３Ｂ上には、前述の第１参考例において述べた構成と同様の構成で、樹脂膜２４およびパッシベーション膜２３を含むパターンＰＴが形成されている（図７０Ａ〜図７１参照）。したがって、第２参考例における第２接続電極４の表面には、前述の第１参考例と同様の凸部９６と平坦部９７とが形成されている。
キャパシタ電極領域１１３Ａにおいて、上部電極膜１１３は、複数の電極膜部分（上部電極膜部分）１３１〜１３９に分割（分離）されている。本参考例では、各電極膜部分１３１〜１３９は、いずれも矩形形状に形成されていて、ヒューズ領域１１３Ｃから第１接続電極３に向かって帯状に延びている。複数の電極膜部分１３１〜１３９は、複数種類の対向面積で、容量膜１１２を挟んで（容量膜１１２に接しつつ）下部電極膜１１１に対向している。より具体的には、電極膜部分１３１〜１３９の下部電極膜１１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分１３１〜１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分１３１〜１３８（または１３１〜１３７，１３９）を含む。これによって、各電極膜部分１３１〜１３９と容量膜１１２を挟んで対向する下部電極膜１１１とによってそれぞれ構成される複数のキャパシタ要素Ｃ１〜Ｃ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分１３１〜１３９の対向面積の比が前述の通りである場合、キャパシタ要素Ｃ１〜Ｃ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素Ｃ１〜Ｃ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素Ｃ１〜Ｃ８（またはＣ１〜Ｃ７，Ｃ９）を含むことになる。
本参考例では、電極膜部分１３１〜１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分１３５，１３６，１３７，１３８，１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分１３５〜１３９は、素子領域５の第２接続電極４側の端縁から第１接続電極３側の端縁までの範囲に渡って延びて形成されており、電極膜部分１３１〜１３４は、それよりも短く形成されている。
パッド領域１１３Ｂは、第２接続電極４とほぼ相似形に形成されており、ほぼ矩形の平面形状を有している。図８８に示すように、パッド領域１１３Ｂにおける上部電極膜１１３は、第２接続電極４に接している。
ヒューズ領域１１３Ｃは、基板２上において、パッド領域１１３Ｂの一つの長辺（基板２の周縁に対して内方側の長辺）に沿って配置されている。ヒューズ領域１１３Ｃは、パッド領域１１３Ｂの前記一つの長辺に沿って配列された複数のヒューズユニット１０７を含む。
ヒューズユニット１０７は、上部電極膜１１３のパッド領域１１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分１３１〜１３９は、１つまたは複数個のヒューズユニット１０７と一体的に形成されていて、それらのヒューズユニット１０７を介してパッド領域１１３Ｂに接続され、このパッド領域１１３Ｂを介して第２接続電極４に電気的に接続されている。図８７に示すように、面積の比較的小さな電極膜部分１３１〜１３６は、一つのヒューズユニット１０７によってパッド領域１１３Ｂに接続されており、面積の比較的大きな電極膜部分１３７〜１３９は複数個のヒューズユニット１０７を介してパッド領域１１３Ｂに接続されている。全てのヒューズユニット１０７が用いられる必要はなく、本参考例では、一部のヒューズユニット１０７は未使用である。
ヒューズユニット１０７は、パッド領域１１３Ｂとの接続のための第１幅広部１０７Ａと、電極膜部分１３１〜１３９との接続のための第２幅広部１０７Ｂと、第１および第２幅広部１０７Ａ，７Ｂの間を接続する幅狭部１０７Ｃとを含む。幅狭部１０７Ｃは、レーザ光によって切断（溶断）できるように構成されている。それによって、電極膜部分１３１〜１３９のうち不要な電極膜部分を、ヒューズユニット１０７の切断によって第１および第２接続電極３，４から電気的に切り離すことができる。
図８７および図９０では図示を省略したが、図８８に表れている通り、上部電極膜１１３の表面を含むチップ部品１１０１の表面は、前述したパッシベーション膜２３によって覆われている。パッシベーション膜２３は、たとえば窒化膜からなっていて、チップ部品１１０１の上面のみならず、基板２の側面２Ｃ〜２Ｅまで延びて、側面２Ｃ〜２Ｅの全域をも覆うように形成されている。側面２Ｃ〜２Ｅにおいては、基板２と第１および第２接続電極３，４との間に介在されている。さらに、パッシベーション膜２３の上には、前述した樹脂膜２４が形成されている。樹脂膜２４は、素子形成面２Ａを覆っている。
パッシベーション膜２３および樹脂膜２４は、チップ部品１１０１の表面を保護する保護膜である。これらには、第１および第２接続電極３，４に対応する領域に、前述した切欠部２５がそれぞれ形成されている。切欠部２５は、パッシベーション膜２３および樹脂膜２４を貫通している。さらに、本参考例では、第１接続電極３に対応した切欠部２５は、容量膜１１２をも貫通している。
切欠部２５には、第１および第２接続電極３，４がそれぞれ埋め込まれている。これにより、第１接続電極３は下部電極膜１１１のパッド領域１１１Ｂに接合しており、第２接続電極４は上部電極膜１１３のパッド領域１１３Ｂに接合している。第１および第２接続電極３，４は、樹脂膜２４の表面から突出すると共に、樹脂膜２４の表面に沿って基板２の内方（素子領域５側）へ引き出された引き出し部２７を有している。これにより、実装基板に対してチップ部品１１０１をフリップチップ接合できる。
図９１は、チップ部品１１０１の内部の電気的構成を示す回路図である。第１接続電極３と第２接続電極４との間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１〜Ｃ９と第２接続電極４との間には、一つまたは複数のヒューズユニット１０７でそれぞれ構成されたヒューズＦ１〜Ｆ９が直列に介装されている。
ヒューズＦ１〜Ｆ９が全て接続されているときは、チップ部品１１０１の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップ部品１１０１の容量値が減少する。
そこで、パッド領域１１１Ｂ，１１３Ｂの間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素Ｃ１〜Ｃ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素Ｃ１〜Ｃ９の容量値は次のように定められていてもよい。
Ｃ１＝０．０３１２５ｐＦ
Ｃ２＝０．０６２５ｐＦ
Ｃ３＝０．１２５ｐＦ
Ｃ４＝０．２５ｐＦ
Ｃ５＝０．５ｐＦ
Ｃ６＝１ｐＦ
Ｃ７＝２ｐＦ
Ｃ８＝４ｐＦ
Ｃ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップ部品１１０１の容量を微調整できる。また、ヒューズＦ１〜Ｆ９から切断すべきヒューズを適切に選択することで、１０ｐＦ〜１８ｐＦの間の任意の容量値のチップ部品１１０１を提供できる。
図９２は、図８７に示すチップ部品１１０１の製造工程の一例を説明するためのフローチャートである。
このようなチップ部品１１０１の製造工程は、前述の第１参考例における抵抗５６を形成した後のチップ部品１００１の製造工程と同じである。つまり、このようなチップ部品１１０１は、前述の第１参考例における抵抗５６の形成工程に代えて、キャパシタ要素Ｃ１〜Ｃ９を形成する工程を行うことにより得ることができる。以下、前述の第１参考例の製造工程と異なる点について詳説する。
すなわち、チップ部品１１０１においてキャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７を形成する場合には、まず、前述した基板３０（基板２）の表面に、熱酸化法および／またはＣＶＤ法によって、絶縁膜２０が形成される（ステップＳ１１１）。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜１１１が絶縁膜２０の表面全域に形成される（ステップＳ１１２）。次に、その下部電極膜の表面に、下部電極膜１１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される（ステップＳ１１３）。レジストパターンをマスクとして、下部電極膜がエッチングされることにより、図８７等に示したパターンの下部電極膜１１１が得られる（ステップＳ１１４）。下部電極膜１１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜１１２が、下部電極膜１１１上に形成される（ステップＳ１１５）。下部電極膜１１１が形成されていない領域では、絶縁膜２０の表面に容量膜１１２が形成されることになる。次に、その容量膜１１２の上に、上部電極膜１１３が形成される（ステップＳ１１６）。上部電極膜１１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成できる。
次に、上部電極膜１１３の表面に上部電極膜１１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される（ステップＳ１１７）。レジストパターンをマスクとしたエッチングにより、上部電極膜１１３が、最終形状（図８７等参照）にパターニングされる（ステップＳ１１８）。それによって、上部電極膜１１３は、キャパシタ電極領域１１３Ａに複数の電極膜部分１３１〜１３９に分割された部分を有し、ヒューズ領域１１３Ｃに複数のヒューズユニット１０７を有し、それらのヒューズユニット１０７に接続されたパッド領域１１３Ｂを有するパターンに整形される。上部電極膜１１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。以上によって、チップ部品１１０１におけるキャパシタ要素Ｃ１〜Ｃ９やヒューズユニット１０７が形成される。
次に、前述の図７８Ｃ〜図７８Ｄと同様の工程で、上部電極膜１１３のパッド領域１１１Ｂ上および下部電極膜１１１のパッド領域１１３Ｂ上にパターンＰＴが形成された後、各パッド領域１１１Ｂ，１１３Ｂにプローブ７０ａを押し当てて、複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値が測定される（ステップＳ１１９）。このとき、パッド領域１１１Ｂ、およびパッド領域１１３Ｂには第１開口２２Ｂが形成されている。これにより、プローブ７０ａの接触領域を良好に確保できるので、良好に複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値の測定を行うことができる。この測定された総容量値に基づき、目的とするチップ部品１１０１の容量値に応じて、切り離すべきキャパシタ要素Ｃ１〜Ｃ９、すなわち切断すべきヒューズＦが選択される（ステップＳ１２０）。
すなわち、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニット１０７にレーザ光を当てて、そのヒューズユニット１０７の幅狭部１０７Ｃ（図８７参照）が溶断される（ステップＳ１２１）。これにより、対応するキャパシタ要素がパッド領域１１３Ｂから切り離される。ヒューズユニット１０７にレーザ光を当てるとき、カバー膜である絶縁膜４５の働きによって、ヒューズユニット１０７の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズユニット１０７が溶断する。これにより、チップ部品１１０１の容量値を確実に目的の容量値とすることができる。
その後、図７８Ｅ〜図７８Ｉの工程に倣って、チップ部品１００１の場合と同じ工程を実行すればよい。
以上のように、素子領域５にキャパシタを形成する場合であっても、前述の第１参考例において述べた効果と同様の効果を奏することができる。
図９３は、第３参考例に係るチップ部品１１０２の平面図であり、第１接続電極、第２接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。図９３において、前述の図１〜図９２に示された各部と対応する部分には同一の参照符号を付して示している。
前述の第２参考例では、上部電極膜１１３のキャパシタ電極領域１１３Ａがそれぞれ帯状の電極膜部分１３１〜１３９に分割されている。この場合、図８７に示すように、素子領域５内にキャパシタ要素として利用することができない領域が生じてしまい、小さな基板２上の限られた領域を有効に活用することができない。
そこで、図９３に示す参考例では、複数の電極膜部分１３１〜１３９がＬ字形の電極膜部分１４１〜１４９に分割されている。これによって、たとえば、図９３の構成における電極膜部分１４９は、図８７の構成の電極膜部分１３９の１．５倍の面積で下部電極膜１１１に対向できる。よって、図８７の第２参考例において電極膜部分１３９に対応したキャパシタ要素Ｃ９が４ｐＦの容量を有しているとすれば、本参考例における電極膜部分１４９を用いることで、キャパシタ要素Ｃ９は６ｐＦの容量を有することができる。これにより、素子領域５内を有効に活用して、より広い範囲でチップ部品１１０２の容量値を設定することが可能となる。
チップ部品１１０２の製造工程は、前述の図９２に示した工程と実質的に同様である。ただし、上部電極膜１１３のパターニング（ステップＳ１１７，Ｓ１１８）では、キャパシタ電極領域１１３Ａが、図９３に示す形状の複数の電極膜部分１４１〜１４９に分割される。
以上のように、第３参考例の構成によっても、前述の第１参考例において述べた効果と同様の効果を奏することができる。
図９４は、第４参考例に係るチップ部品１１０３の平面図であり、第１接続電極、第２接続電極および回路素子の配置関係ならびに素子の平面視の構成を示す図である。図９４において、前述の図１〜図９３に示された各部と対応する部分には同一の参照符号を付して示している。
前述の第２参考例では、下部電極膜１１１が素子領域５のほぼ全域にわたる連続パターンからなるキャパシタ電極領域１１１Ａを有し、上部電極膜１１３のキャパシタ電極領域１１３Ａが複数の電極膜部分１３１〜１３９に分割されている（図８７等参照）。
これに対して、第４参考例では、上部電極膜１１３のキャパシタ電極領域１１３Ａおよびパッド領域１１３Ｂが素子領域５のほぼ全域にわたって連続する連続膜パターンに形成されている一方で、下部電極膜１１１のキャパシタ電極領域１１１Ａが複数の電極膜部分１５１〜１５９に分割されている。電極膜部分１５１〜１５９は、第２参考例における電極膜部分１３１〜１３９と同様の形状および面積比に形成されてもよいし、第３参考例における電極膜部分１４１〜１４９と同様の形状および面積比に形成されてもよい。
本参考例では、電極膜部分１５１〜１５９のうちの少なくともいずれか（図９４では電極膜部分１５９）は、キャパシタ電極領域１１１ＡにおいてＬ字状に形成されている例を示している。このようにして、電極膜部分１５１〜１５９と、容量膜１１２と、上部電極膜１１３とによって、複数のキャパシタ要素が構成されている。複数のキャパシタ要素の少なくとも一部は、容量値の異なる（たとえば等比数列をなすように各容量値が設定された）キャパシタ要素群を構成している。電極膜部分１５１〜１５９は、順に、キャパシタ要素Ｃ１〜Ｃ９を構成している。図９４の電極膜部分１５９は、Ｌ字形に折れ曲っていて、素子領域５の全域に亘って形成されている。そのため、キャパシタ要素Ｃ９の容量値を、キャパシタ要素Ｃ８の容量値よりも大きく、たとえば２倍とすることができる。これにより、キャパシタ要素Ｃ８，９の容量値が同じであった第２参考例（図８７参照）とは異なり、全てのキャパシタ要素Ｃ１〜Ｃ９の容量値が等比数列をなすように設定できる。
下部電極膜１１１は、さらに、キャパシタ電極領域１１１Ａとパッド領域１１１Ｂとの間にヒューズ領域１１１Ｃを有している。ヒューズ領域１１１Ｃには、第２参考例のヒューズユニット１０７と同様の複数のヒューズユニット１４７がパッド領域１１１Ｂに沿って一列に配列されている。各電極膜部分１５１〜１５９は、一つまたは複数のヒューズユニット１４７を介してパッド領域１１１Ｂに接続されている。
このような構成によっても、電極膜部分１５１〜１５９が互いに異なる対向面積で上部電極膜１１３に対向しており、これらはヒューズユニット１４７を切断することによって個別に切り離すことができる。したがって、第２参考例の場合と同様の効果が得られる。とくに、複数の電極膜部分１５１〜１５９の少なくとも一部が公比２の等比数列をなすように設定した対向面積で上部電極膜１１３に対向するように形成しておくことで、第２参考例の場合と同様に、所要の容量値に高精度で合わせ込んだチップ部品を提供できる。
チップ部品１１０３の製造工程は、図９２に示した工程と実質的に同様である。ただし、下部電極膜１１１のパターニング（ステップＳ１１２，Ｓ１１３）において、キャパシタ電極領域１１１Ａが電極膜部分１５１〜１５９に分割され、かつヒューズ領域１１１Ｃに複数のヒューズユニット１４７が形成されることになる。また、上部電極膜１１３のパターニング（ステップＳ１１７，Ｓ１１８）では、複数の電極膜部分の形成は行われず、ヒューズユニットの形成も行われない。ただし、上部電極膜１１３は、平面視で各ヒューズユニット１４７に重ならないようにパターニングされる。さらに、レーザトリミング（ステップＳ１２１）においては、下部電極膜１１１に形成されたヒューズユニット１４７がレーザ光によって切断される。レーザトリミングの際、下部電極膜１１１は容量膜１１２によって覆われているので、容量膜１１２をレーザ光のエネルギーを蓄積するためのカバー膜として利用できる。したがって、レーザトリミングの直前のカバー膜としての絶縁膜４５の形成工程は省かれてもよい。上部電極膜１１３が平面視で各ヒューズユニット１４７に重なっていないので、レーザトリミングによって上部電極膜１１３が切断されることはない。
以上のように、第４参考例の構成によっても、前述の第１参考例において述べた効果と同様の効果を奏することができる。
＜ヒューズ＞
図９５は、第５参考例に係るチップ部品１２０１の平面図である。
第５参考例に係るチップ部品１２０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えてヒューズ要素２０４が形成されている点である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図９５において、前述の図１〜図９４に示された各部と対応する部分には同一の参照符号を付して示している。
ヒューズ要素２０４は、第１および第２接続電極３，４それぞれの下方に配置された一対のパッド領域２０９と、一対のパッド領域２０９間に配置された可溶体部２１０と、可溶体部２１０と各パッド領域２０９とを接続する一対の配線部２１１とを一体的に含む。本参考例では、ヒューズ要素２０４は、Ａｌ−Ｃｕ系合金からなるが、その他の金属材料からなっていてもよい。
各パッド領域２０９は、その全域が第１および第２接続電極３，４の内方領域に収まるように、平面視において第１および第２接続電極３，４よりも一回り小さい矩形状に形成されている。
可溶体部２１０は、基板２の長手方向に沿って延びるライン状に形成されており、その両端部に各配線部２１１が接続されている。本参考例では、可溶体部２１０は、基板２の長手方向に沿う直線状であるが、むろんＳ字状等の曲線状であってもよい。また、可溶体部２１０は、本参考例では、配線部２１１と略同じ幅で形成されているが、可溶体部２１０をより容易に溶断させる観点から、配線部２１１よりも幅狭に形成してもよい。
そして、可溶体部２１０の長手方向に直交する幅方向の両側方に、壁部としての一対のダミーメタル２１２が配置されている。一対のダミーメタル２１２は、ヒューズ要素２０４と同一の金属材料（本参考例ではＡｌ−Ｃｕ系合金）からなる。また、一対のダミーメタル２１２は、ライン状の可溶体部２１０に沿って同じくライン状（直線状）に延びており、可溶体部２１０との間に側方の隙間２１３を隔てて配置されている。本参考例では、ライン状の可溶体部２１０および一対のダミーメタル２１２をいずれも基板２の長手方向に沿って形成することで、基板２の幅方向に沿って形成する場合に比べて、サイズが制限された基板２上の領域において比較的長い可溶体部２１０および一対のダミーメタル２１２を形成できる。これにより、ある程度長い距離に亘って側方の隙間２１３を形成できるので、可溶体部２１０の熱を蓄える領域を増やすことができる。
一対の配線部２１１は、基板２の幅方向において、可溶体部２１０に対して一方側およびその反対側に一つずつ配置されている。本参考例では、各配線部２１１は、可溶体部２１０の端部から基板２の長辺８１に垂直に延びる部分と、当該長辺８１に平行に延びる部分とを有する鉤形（Ｌ形）に形成されており、長辺８１に平行な部分がパッド領域２０９に接続されている。
図９６は、図９５に係るチップ部品の切断面線XCVIa−XCVIa、切断面線XCVIb−XCVIbおよび切断面線XCVIc−XCVIcから見た断面図であって、切断面線XCVIa−XCVIaに係る断面図は可溶体部２１０およびダミーメタル２１２の構造を示し、切断面線XCVIb−XCVIbに係る断面図は配線部２１１の構造を示し、切断面線XCVIc−XCVIcに係る断面図はパッド領域２０９の構造を示している。図９７は、図９５に係るチップ部品の切断面線XCVII−XCVIIから見た断面図である。図９８は、図９５に係るチップ部品の切断面線XCVIII−XCVIIIから見た断面図である。
基板２の素子形成面２Ａを含む表面には、絶縁膜２０が形成されている。絶縁膜２０上には、窒化膜２１５を介してヒューズ要素２０４が形成されている。窒化膜２１５は、窒化シリコン（ＳｉＮ）からなり、たとえば、８０００Å以下の厚さを有している。窒化膜２１５は、ヒューズ要素２０４の下方領域において、可溶体部２１０の下方から除去されるように、ヒューズ要素２０４の可溶体部２１０以外の部分（本参考例では、パッド領域２０９および配線部２１１）の下方領域に選択的に形成されている。
このように、可溶体部２１０以外の部分が窒化膜２１５からなる支持膜によって下側から選択的に支持されているので、可溶体部２１０は、その両端部に接続された部分（本参考例では、配線部２１１）によって基板２に対して浮いた状態で両持ち支持されている。これにより、可溶体部２１０は、絶縁膜２０で覆われた基板２との間に下方の隙間２１６を隔てて配置されている。また、可溶体部２１０の側方のダミーメタル２１２も同様に、基板２との間に下方の隙間２１６を隔てて配置されている。ここで、図９６のXCVIa−XCVIa切断面に示すように、可溶体部２１０とダミーメタル２１２との間の側方の隙間２１３は、後述する被覆酸化膜２１８の厚さを考慮して、０．６μｍ以下となっている。
本参考例では、ヒューズ要素２０４およびダミーメタル２１２は、その下面が下地酸化膜２１７で被覆され、さらにヒューズ要素２０４全体を被覆するように、被覆酸化膜２１８が形成されている。ヒューズ要素２０４を下地酸化膜２１７および被覆酸化膜２１８で完全に被覆することによって、可溶体部２１０をその周囲から確実に絶縁できる。
被覆酸化膜２１８は、基板２の素子形成面２Ａの全域に亘って形成されており、図９６に示すように、ヒューズ要素２０４およびダミーメタル２１２の形成領域以外の領域において、絶縁膜２０に固定されている。ダミーメタル２１２は、被覆酸化膜２１８に被覆されることで、被覆酸化膜２１８の絶縁膜２０に固定された部分によって基板２に対して浮いた状態で支持されている。
そして、可溶体部２１０およびダミーメタル２１２を覆うように、天井部の一例としての酸化膜２１９、窒化膜２２０および樹脂膜２２２の積層膜が形成されている。酸化膜２１９は、酸化シリコン（ＳｉＯ２）からなり、たとえば、１００００Å以下の厚さを有している。窒化膜２２０は、窒化シリコン（ＳｉＮ）からなり、たとえば、１１０００Å〜１３０００Åの厚さを有している。樹脂膜２２２は、ポリイミドからなり、たとえば、２００００Å〜１０００００Åの厚さを有している。
積層膜２１９，２２０，２２２は、可溶体部２１０およびダミーメタル２１２の上方においては、図９６の切断面線XCVIa−XCVIaの切断面に示すように、可溶体部２１０を介してダミーメタル２１２の間に跨るように形成されている。これにより、可溶体部２１０とダミーメタル２１２との間に側方の隙間２１３は、その上方が積層膜２１９，２２０，２２２で塞がれている。また、積層膜２１９，２２０，２２２において酸化膜２１９は、側方の隙間２１３に対向する部分が選択的に除去されている。これにより、酸化膜２１９には、側方の隙間２１３と同一パターンの隙間２２３が形成されている。
積層膜２１９，２２０，２２２と被覆酸化膜２１８との間には、窒化膜２２４が介在している。窒化膜２２４は、可溶体部２１０およびダミーメタル２１２の上方領域から選択的に除去されている。これにより、積層膜２１９，２２０，２２２は、被覆酸化膜２１８で被覆された可溶体部２１０との間に上方の隙間２２５を隔てて配置されている。
第１および第２接続電極３，４は、図９６の切断面線XCVIc−XCVIcの切断面に示すように、積層膜２１９，２２０，２２２、窒化膜２２４および被覆酸化膜２１８を貫通して、その下面がパッド領域２０９に接続されている。
図９８に示すように、一対のパッド領域２０９上には、前述の第１参考例において述べた構成と同様の構成で、パターンＰＴ（図９８のクロスハッチング部参照）が形成されている（図７０Ａ〜図７１参照）。第５参考例に係るパターンＰＴは、積層膜２１９，２２０，２２２、窒化膜２２４および被覆酸化膜２１８が積層された構成を有している。したがって、第５参考例における第１接続電極３（第２接続電極４）の表面には、前述の第１参考例と同様の凸部９６と平坦部９７とが形成されている。
以上、チップ部品１２０１によれば、図９６のXCVIa−XCVIa切断面に示すように、可溶体部２１０の両側方さらには上方および下方の四方全体に隙間２１３，２１６，２２５が形成されている。そのため、可溶体部２１０で発生した熱をその周囲（隙間２１３，２１６，２２５）に効率よく蓄えることができる。したがって、チップ部品１２０１の第１および第２接続電極３，４間に過電流が流入したときには、ヒューズ要素２０４を可溶体部２１０で確実に溶断できる。
また、可溶体部２１０の四方全体を隙間２１３，２１６，２２５で取り囲むことによって、可溶体部２１０の移動や歪曲に対応可能なスペースを確保できる。
さらに、基板２として１００Ω・ｃｍ以上の抵抗値を有する高抵抗シリコン基板を採用しているので、可溶体部２１０の溶断時に絶縁膜２０が破壊されても、当該破壊箇所から露出する基板２を介してリーク電流が流れることを防止できる。
このようなチップ部品１２０１は、前述の第１参考例における抵抗５６の形成工程に代えて、図９９〜図１０５に示すヒューズ要素２０４を形成する工程を行うことにより得ることができる。以下、図９９〜図１０５を参照して、前述の第１参考例の製造工程と異なる点について詳説する。
図９９〜図１０５は、図９５に示すチップ部品１２０１の製造工程の一部を工程順に説明するための断面図であって、図９６と同じ切断面線XCVIa−XCVIa、切断面線XCVIb−XCVIbおよび切断面線XCVIc−XCVIcから見た断面図を示している。
チップ部品１２０１を製造するには、まず図９９に示すように、絶縁膜２０が形成される。次に、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）を絶縁膜２０上に堆積することによって、犠牲層としての窒化膜２１５が形成される。窒化膜２１５の厚さは、後のエッチング工程（図１０２参照）においてサイドエッチングが可能な大きさに設定され、たとえば８０００Å以下である。
次に、たとえばＣＶＤ法によってＵＳＧ（Un-doped Silicate Glass）を窒化膜２１５上に堆積することによって、下地酸化膜２１７が形成される。下地酸化膜２１７の厚さは、後の２回のエッチング工程（図１０２および図１０４参照）で消失しない大きさに設定され、たとえば７０００Å〜９０００Åである。ただし、下地酸化膜２１７を省略し、後述するヒューズ要素材料膜２２６を窒化膜２１５上に直接堆積させてもよい。
次に、たとえばスパッタ法によってＡｌ−Ｃｕ系合金を下地酸化膜２１７上に堆積することによって、ヒューズ要素材料膜２２６が形成される。ヒューズ要素材料膜２２６の厚さは、たとえば４０００Å〜６０００Åである。
次に、図１００に示すように、ヒューズ要素材料膜２２６上に、ヒューズ要素２０４およびダミーメタル２１２を形成すべき領域を選択的に覆うマスク（図示せず）が形成され、当該マスクを利用するドライエッチングによって、ヒューズ要素材料膜２２６が選択的に除去される。これにより、ヒューズ要素２０４（パッド領域２０９、可溶体部２１０および配線部２１１）およびダミーメタル２１２が同時に形成される。次に、ヒューズ要素２０４の形成に利用したマスクを利用するドライエッチングによって、ヒューズ要素２０４およびダミーメタル２１２の下方領域以外の下地酸化膜２１７および窒化膜２１５が選択的に除去される。
次に、図１０１に示すように、たとえばＣＶＤ法によってＵＳＧを基板２上に堆積することによって、被覆酸化膜２１８が形成される。被覆酸化膜２１８は、隣り合うヒューズ要素２０４（可溶体部２１０）とダミーメタル２１２との間に側方の隙間２１３が形成されるように、その一方表面および他方表面がヒューズ要素２０４およびダミーメタル２１２の上面および側面に沿って形成される。このとき、被覆酸化膜２１８の厚さは、後の２回のエッチング工程（図１０２および図１０４参照）で消失しない大きさ、かつ後の窒化膜２２４の堆積工程（図１０３参照）において側方の隙間２１３が埋まらない大きさに設定される。本参考例では、側方の隙間２１３が０．６μｍ以下となるように、たとえば７０００Å〜９０００Åの厚さに設定される。
次に、図１０２に示すように、たとえば酸化シリコン（ＳｉＯ２）に比べて窒化シリコン（ＳｉＮ）に対して相対的に速いエッチングレートを有するエッチングガスまたはエッチング液を用いて、ヒューズ要素２０４およびダミーメタル２１２の下方領域の窒化膜２１５が選択的に除去される。本参考例では、側方の隙間２１３にある被覆酸化膜２１８が除去された後、フッ素系ガスを利用するドライエッチングによって、側方の隙間２１３の底部から当該窒化膜２１５が等方的にエッチング（サイドエッチング）されて除去される。これにより、ヒューズ要素２０４およびダミーメタル２１２の下方領域に下方の隙間２１６が形成され、ヒューズ要素２０４およびダミーメタル２１２が基板２に対して浮いた状態となる。
次に、図１０３に示すように、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）およびＵＳＧを基板２上に順に堆積することによって、犠牲層としての窒化膜２２４および酸化膜２１９が形成される。この際、側方の隙間２１３が０．６μｍ以下であるので、窒化膜２２４および酸化膜２１９は、可溶体部２１０を覆うように一対のダミーメタル２１２の間に跨って形成される。
次に、図１０４に示すように、たとえば酸化シリコン（ＳｉＯ２）に比べて窒化シリコン（ＳｉＮ）に対して相対的に速いエッチングレートを有するエッチングガスまたはエッチング液を用いて、ヒューズ要素２０４およびダミーメタル２１２の上方領域の窒化膜２２４が選択的に除去される。本参考例では、酸化膜２１９に側方の隙間２１３と同一パターンの隙間２２３が形成された後、フッ素系ガスを利用するドライエッチングによって、当該隙間２２３の底部から当該窒化膜２２４が等方的にエッチング（サイドエッチング）されて除去される。これにより、ヒューズ要素２０４およびダミーメタル２１２の上方領域に上方の隙間２２５が形成される。
次に、図１０５に示すように、たとえばＣＶＤ法によって窒化シリコン（ＳｉＮ）を酸化膜２１９上に堆積することによって、窒化膜２２０が形成される。次に、ポリイミドを窒化膜２２０上に塗布し、当該ポリイミドをキュアすることによって、樹脂膜２２２が形成される。次に、ヒューズ要素２０４のパッド領域２０９上の積層膜２１８，２２４，２１９，２２０，２２２をエッチングによって選択的に除去することによって、積層膜２１９，２２０，２２２、窒化膜２２４および被覆酸化膜２１８を含むパターンＰＴ（図９８のクロスハッチング部参照）が形成されたパッド領域２０９が形成される。
その後は、積層膜２１９，２２０，２２２、窒化膜２２４および被覆酸化膜２１８からなるパターンＰＴから露出するパッド領域２０９にめっきすることによって、表面に複数の凸部９６と、平坦部９７とを有する第１および第２接続電極３，４が同時に形成される。以上の工程を経て、チップ部品１２０１が得られる。
以上、チップ部品１２０１の製造方法によれば、窒化膜２１５と、下地酸化膜２１７および被覆酸化膜２１８とのエッチングレートの差を利用して、ヒューズ要素２０４およびダミーメタル２１２の下方領域の窒化膜２１５を等方性エッチングによって簡単にエッチングできる（図１０２参照）。同様のエッチングレートの差を利用して、ヒューズ要素２０４およびダミーメタル２１２の上方領域の窒化膜２２４を簡単にエッチングできる（図１０４参照）。さらに、ヒューズ要素２０４およびダミーメタル２１２が同一の材料であるＡｌ−Ｃｕ系合金からなるので、図１００に示すように、これらを同一工程で形成できる。
したがって、過電流が流入したときにヒューズ要素２０４を可溶体部２１０で確実に溶断できるチップ部品１２０１を効率よく製造できる。
以上のように、素子領域５にヒューズ要素２０４を形成する場合であっても、前述の第１参考例において述べた効果と同様の効果を奏することができる。
＜ダイオード＞
図１０６は、第６参考例に係るチップ部品１３０１の平面図である。図１０７は、図１０６の切断面線CVII−CVIIから見た断面図である。図１０８は、図１０６の切断面線CVIII−CVIIIから見た断面図である。図１０９は、図１０６の切断面線CIX−CIXから見た断面図である。
第６参考例に係るチップ部品１３０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えてダイオードセルＤ３０１〜Ｄ３０４が形成されている点である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図１０６〜図１０９において、前述の図１〜図１０５に示された各部と対応する部分には同一の参照符号を付して示している。
チップ部品１３０１は、基板２と、基板２に形成された複数のダイオードセルＤ３０１〜Ｄ３０４と、基板２に形成された複数のダイオードセルＤ３０１〜Ｄ３０４と、これらの複数のダイオードセルＤ３０１〜Ｄ３０４を並列に接続するカソード電極３０３およびアノード電極３０４とを含む。カソード電極３０３には、前述の第１参考例の場合と同様の構成で第１接続電極３が接続され、アノード電極３０４には、前述の第１参考例の場合と同様の構成で第２接続電極４が接続されている。
基板２は、本参考例では、ｐ＋型の半導体基板（たとえばシリコン基板）である。基板２の両端部に、カソード電極３０３との接続のためのカソードパッド３０５と、アノード電極３０４との接続のためのアノードパッド３０６とが配置されている。これらのパッド３０５，３０６の間（すなわち、素子領域５）に、ダイオードセル領域３０７が設けられている。
ダイオードセル領域３０７は、本参考例では、矩形に形成されている。ダイオードセル領域３０７内に、複数のダイオードセルＤ３０１〜Ｄ３０４が配置されている。複数のダイオードセルＤ３０１〜Ｄ３０４は、本参考例では４個設けられており、基板２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図１１０は、図１０６に示すチップ部品１３０１において、カソード電極３０３およびアノード電極３０４ならびにその上に形成された構成を取り除いて、基板２の表面の構造を示す平面図である。
ダイオードセルＤ３０１〜Ｄ３０４の各領域内には、それぞれ、基板２の表層領域にｎ＋型領域３１０が形成されている。ｎ＋型領域３１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤ３０１〜Ｄ３０４は、ダイオードセル毎に分離されたｐｎ接合領域３１１をそれぞれ有している。
複数のダイオードセルＤ３０１〜Ｄ３０４は、本参考例では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域３１０が形成されている。本参考例では、ｎ＋型領域３１０は、正八角形に形成されており、ダイオードセルＤ３０１〜Ｄ３０４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤ３０１〜Ｄ３０４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。基板２の表層領域には、さらに、ｎ＋型領域３１０から所定の間隔を空けて分離された状態でｐ＋型領域３１２が形成されている。ｐ＋型領域３１２は、ダイオードセル領域３０７内において、カソード電極３０３が配置される領域を回避したパターンに形成されている。
図１０７〜図１０９に示されているように、基板２の表面には、絶縁膜２０が形成されている。絶縁膜２０には、ダイオードセルＤ３０１〜Ｄ３０４のそれぞれのｎ＋型領域３１０の表面を露出させるコンタクト孔３１６と、ｐ＋型領域３１２を露出させるコンタクト孔３１７とが形成されている。絶縁膜２０の表面には、カソード電極３０３およびアノード電極３０４が形成されている。カソード電極３０３は、絶縁膜２０の表面からコンタクト孔３１６内に入り込み、コンタクト孔３１６内でダイオードセルＤ３０１〜Ｄ３０４の各ｎ＋型領域３１０との間でオーミック接触を形成している。アノード電極３０４は、絶縁膜２０の表面からコンタクト孔３１７の内方へと延びており、コンタクト孔３１７内でｐ＋型領域３１２との間でオーミック接触を形成している。カソード電極３０３およびアノード電極３０４は、本参考例では、同じ材料からなる電極膜からなっている。
電極膜としては、Ｔｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、ＡｌＣｕ膜を適用できる。その他、ＡｌＳｉ膜を電極膜として用いることもできる。ＡｌＳｉ膜を用いると、基板２の表面にｐ＋型領域３１２を設けることなく、アノード電極３０４と基板２との間でオーミック接触を形成することができる。したがって、ｐ＋型領域３１２を形成するための工程を省くことができる。
カソード電極３０３およびアノード電極３０４の間は、スリット３１８によって分離されている。本参考例では、スリット３１８は、ダイオードセルＤ３０１〜Ｄ３０４のｎ＋型領域３１０を縁取るように、ｎ＋型領域３１０の平面形状と整合する枠形状（すなわち正八角形枠状）に形成されている。それに応じて、カソード電極３０３は、ｎ＋型領域３１０の形状に整合する平面形状（すなわち正八角形形状）のセル接合部３０３ａを各ダイオードセルＤ３０１〜Ｄ３０４の領域に有し、当該セル接合部３０３ａの間が直線状の架橋部３０３ｂによって連絡されており、さらに、直線状の別の架橋部３０３ｃによってカソードパッド３０５の直下に形成された大きな矩形形状の外部接続部３０３ｄへと接続されている。一方、アノード電極３０４は、ほぼ一定の幅のスリット３１８に対応した間隔を開けて、カソード電極３０３を取り囲むように、絶縁膜２０の表面に形成されていて、アノードパッド３０６の直下の矩形領域へ延びて一体的に形成されている。
カソード電極３０３およびアノード電極３０４は、たとえば窒化膜からなるパッシベーション膜３２０（図１０６では図示省略）によって覆われており、さらにパッシベーション膜３２０の上にはポリイミド等の樹脂膜３２１が形成されている。パッシベーション膜３２０および樹脂膜３２１には、第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部３２２，３２３が形成されている。そして、前述の第１および第２接続電極３，４が対応するパッド３０５，３０６に接続されている。
各ダイオードセルＤ３０１〜Ｄ３０４では、基板２とｎ＋型領域３１０との間にｐｎ接合領域３１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤ３０１〜Ｄ３０４のｎ＋型領域３１０がカソード電極３０３に共通に接続され、ダイオードセルＤ３０１〜Ｄ３０４の共通のｐ型（ｐ＋型）領域である基板２がｐ＋型領域３１２を介してアノード電極３０４に共通に接続されている。これによって、基板２上に形成された複数のダイオードセルＤ３０１〜Ｄ３０４は、すべて並列に接続されている。
図１０９を参照すれば、カソードパッド３０５の表面には、前述の第１参考例と同様の構成で、パターンＰＴが形成されている（図７０Ａ〜図７１参照）。本参考例に係るパターンＰＴは、パッシベーション膜３２０および樹脂膜３２１を含む。これにより、第６参考例における第１接続電極３の表面には、前述の第１参考例と同様の凸部９６と平坦部９７とが形成されている。なお、第２接続電極４の構成は、前述の第１接続電極３の構成と同様であるので、図示および説明は省略する。
図１１１は、チップ部品１３０１の内部の電気的構造を示す電気回路図である。
ダイオードセルＤ３０１〜Ｄ３０４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極３０３（第１接続電極３）によって共通接続され、アノード側がアノード電極３０４（第２接続電極４）によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
本参考例の構成によれば、チップ部品１３０１は複数のダイオードセルＤ３０１〜Ｄ３０４を有しており、各ダイオードセルＤ３０１〜Ｄ３０４がｐｎ接合領域３１１を有している。ｐｎ接合領域３１１は、ダイオードセルＤ３０１〜Ｄ３０４毎に分離されている。そのため、チップ部品１３０１は、ｐｎ接合領域３１１の周囲長、すなわち、基板２におけるｎ＋型領域３１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域３１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１３０１を小型に形成する場合であっても、ｐｎ接合領域３１１の総周囲長を大きくできるから、チップ部品１３０１の小型化とＥＳＤ耐量の確保とを両立できる。
図１１２は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
このようなチップ部品１３０１は、前述の第１参考例における抵抗５６の形成工程に代えて、ダイオードセルＤ３０１〜Ｄ３０４を形成する工程を行うことにより得ることができる。以下、前述の第１参考例の製造工程と異なる点について詳説する。
すなわち、まず、基板２（ｐ＋型の半導体基板）の表面に、絶縁膜２０が形成され、その上に、レジストマスクを形成する。レジストマスクを介するｎ型不純物（たとえば燐）のイオン注入または拡散によって、ｎ＋型領域３１０が形成される。さらに、ｐ＋型領域３１２に整合する開口を有する別のレジストマスクが形成され、レジストマスクを介するｐ型不純物（たとえば砒素）のイオン注入または拡散によって、ｐ＋型領域３１２が形成される。レジストマスクを剥離し、必要に応じて絶縁膜２０を厚膜化（たとえばＣＶＤにより厚膜化）した後、コンタクト孔３１６，３１７に整合する開口を有するさらに別のレジストマスクが絶縁膜２０の上に形成される。レジストマスクを介するエッチングによって、コンタクト孔３１６，３１７が形成される。
次いで、たとえばスパッタリングによって、カソード電極３０３およびアノード電極３０４を構成する電極膜が絶縁膜２０上に形成される。そして、電極膜上に、スリット３１８に対応する開口パターンを有するレジスト膜が形成され、レジスト膜を介するエッチングによって、電極膜にスリット３１８が形成される。これにより、前記電極膜がカソード電極３０３およびアノード電極３０４に分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜３２０が形成され、さらにポリイミド等を塗布することにより樹脂膜３２１が形成される。そして、これらのパッシベーション膜３２０および樹脂膜３２１に対して、フォトリソグラフィを利用したエッチングを施すことにより、切欠部３２２，３２３が形成されるとともに、カソードパッド３０５およびアノードパッド３０６の表面に、前述の第１参考例と同様の構成でパッシベーション膜３２０および樹脂膜３２１を含むパターンＰＴが形成される。その後、前述の第１参考例で説明した工程と同様の工程を経て、第１および第２接続電極３，４を有するチップ部品１３０１が形成される。
図１１３は、第７参考例に係るチップ部品１３２９の断面図である。図１１３において、前述の図１〜図１１２に示された各部に対応する部分には同一参照符号を付して示している。なお、図１１３では、説明の便宜上、パターンＰＴを省略して示している。
チップ部品１３２９は、基板２の表面にカソード電極３０３が配置され、基板２の裏面にアノード電極３２８が配置されている。したがって、本参考例では、基板２の表面側（カソード電極３０３側）にアノードパッド３０６を設ける必要がないので、それに応じて基板２のサイズを縮小したり、ダイオードセルＤ３０１〜Ｄ３０４の個数を多くしたりできる。カソード電極３０３は、基板２の表面のほぼ全域を覆うように形成されていて、ダイオードセルＤ３０１〜Ｄ３０４の各ｎ＋型領域３１０との間でオーミック接触を形成している。アノード電極３２８は、基板２の裏面との間でオーミック接触を形成している。アノード電極３２８は、たとえば金からなっていてもよい。
図１１４は、第８参考例に係るチップ部品１３３１の平面図である。図１１５は、図１１４の切断面線CXV−CXVから見た断面図である。図１１６は、図１１４の切断面線CXVI−CXVIから見た断面図である。図１１４〜図１１６において、前述の図１〜図１１３に示された各部に対応する部分には同一参照符号を付して示している。
チップ部品１３３１は、基板２と、基板２上に形成されたカソード電極３３３およびアノード電極３３４と、カソード電極３３３およびアノード電極３３４の間に並列に接続された複数のダイオードセルＤ３１１〜Ｄ３１４とを有している。基板２は、平面視においてほぼ矩形に形成されており、その長手方向の両端部にカソードパッド３３５およびアノードパッド３３６がそれぞれ配置されている。これらのカソードパッド３３５およびアノードパッド３３６の間（すなわち素子領域５）に矩形形状のダイオードセル領域３３７が設定されている。ダイオードセル領域３３７内に、複数のダイオードセルＤ３１１〜Ｄ３１４が二次元配列されている。本参考例では、複数のダイオードセルＤ３１１〜Ｄ３１４は、基板２の長手方向および短手方向に沿ってマトリックス状に等間隔で配列されている。
ダイオードセルＤ３１１〜Ｄ３１４は、それぞれ矩形の領域からなり、その矩形の領域の内部に、平面視多角形形状（本参考例では正八角形形状）のショットキ接合領域３４１を有している。各ショットキ接合領域３４１に接触するように、ショットキメタル３４０が配置されている。すなわち、ショットキメタル３４０は、ショットキ接合領域３４１における基板２との間でショットキ接合を形成している。
基板２は、本参考例では、ｐ型シリコン基板３５０と、その上にエピタキシャル成長させられたｎ型エピタキシャル層３５１とを有している。基板２には、図１１５に示すように、ｐ型シリコン基板３５０の表面に形成されたｎ型不純物（たとえば砒素）を導入して形成されたｎ＋型埋め込み層３５２が形成されていてもよい。ショットキ接合領域３４１は、ｎ型エピタキシャル層３５１の表面に設定されており、ｎ型エピタキシャル層３５１の表面にショットキメタル３４０が接合されることによって、ショットキ接合が形成されている。ショットキ接合領域３４１の周囲には、コンタクトエッジのリークを抑制するためのガードリング３５３が形成されている。
ショットキメタル３４０は、たとえばＴｉまたはＴｉＮからなっていてもよく、ショットキメタル３４０にＡｉＳｉ合金等の金属膜３４２が積層されてカソード電極３３３が構成されている。ショットキメタル３４０は、ダイオードセルＤ３１１〜Ｄ３１４毎に分離されていてもよいが、本参考例では、複数のダイオードセルＤ３１１〜Ｄ３１４の各ショットキ接合領域３４１に共通に接触するようにショットキメタル３４０が形成されている。
ｎ型エピタキシャル層３５１には、ショットキ接合領域３４１を回避した領域に、ｎ型エピタキシャル層３５１の表面からｎ＋型埋め込み層３５２に達するｎ＋型ウェル３５４が形成されている。そして、ｎ＋型ウェル３５４の表面との間でオーミック接触を形成するようにアノード電極３３４が形成されている。アノード電極３３４は、カソード電極３３３と同様の構成の電極膜からなっていてもよい。
ｎ型エピタキシャル層３５１の表面には、絶縁膜２０が形成されている。絶縁膜２０には、ショットキ接合領域３４１に対応したコンタクト孔３４６と、ｎ＋型ウェル３５４を露出させるコンタクト孔３４７とが形成されている。カソード電極３３３は、絶縁膜２０を覆うように形成されていて、コンタクト孔３４６の内部にまで達し、コンタクト孔３４６内においてｎ型エピタキシャル層３５１との間でショットキ接合を形成している。一方、アノード電極３３４は、絶縁膜２０上に形成されていて、コンタクト孔３４７内に延び、コンタクト孔３４７内においてｎ＋型ウェル３５４との間でオーミック接触を形成している。カソード電極３３３とアノード電極３３４とは、スリット３４８によって分離されている。
カソード電極３３３およびアノード電極３３４を覆うように、たとえば窒化膜からなるパッシベーション膜３５６が形成されている。さらに、パッシベーション膜３５６を覆うように、ポリイミド等の樹脂膜３５７が形成されている。パッシベーション膜３５６および樹脂膜３５７を貫通して、カソードパッド３３５となるカソード電極３３３の表面の一部の領域を露出させる切欠部３５８が形成されている。さらに、パッシベーション膜３５６および樹脂膜３５７を貫通するように、アノードパッド３３６となるアノード電極３３４の表面の一部領域を露出させるように切欠部３５９が形成されている。
図１１６を参照すれば、ショットキメタル３４０上の金属膜３４２（カソード電極３３３）の表面には、前述の第１参考例と同様の構成でパターンＰＴが形成されている（図７０Ａ〜図７１参照）。本参考例に係るパターンＰＴは、パッシベーション膜３５６および樹脂膜３５７を含む。これにより、第８参考例における第１接続電極３の表面には、前述の第１参考例と同様の凸部９６と平坦部９７とが形成されている。なお、第２接続電極４の構成は、前述の第１接続電極３の構成と同様であるので、図示および説明は省略する。そして、前述の第１実施形成の場合と同様の構成で第１および第２接続電３，４がパッド３３５，３３６に接続されるように形成されている。
このような構成によって、カソード電極３３３は、ダイオードセルＤ３１１〜Ｄ３１４がそれぞれ有するショットキ接合領域３４１に共通に接続されている。また、アノード電極３３４は、ｎ＋型ウェル３５４およびｎ＋型埋め込み層３５２を介してｎ型エピタキシャル層３５１に接続されており、したがって、複数のダイオードセルＤ３１１〜Ｄ３１４に形成されたショットキ接合領域３４１に共通に並列接続されていることになる。これにより、複数のダイオードセルＤ３１１〜Ｄ３１４のショットキ接合領域３４１を有する複数のショットキバリアダイオードが、カソード電極３３３とアノード電極３３４との間に並列に接続されている。
このように、本参考例においても、複数のダイオードセルＤ３１１〜Ｄ３１４がそれぞれ互いに分離されたショットキ接合領域３４１を有しているため、ショットキ接合領域３４１の周囲長（ｎ型エピタキシャル層３５１の表面におけるショットキ接合領域３４１の周囲長）の総延長が大きくなる。これによって、電界の集中を抑制できるので、ＥＳＤ耐量を向上できる。すなわち、チップ部品１３３１を小型に形成する場合であっても、ショットキ接合領域３４１の総周囲長を大きくできるから、チップ部品１３３１の小型化とＥＳＤ耐量の確保とを両立できる。
図１１７は、図１１７は、第９参考例に係るチップ部品１３４９の断面図である。図１１７において、前述の図１〜図１１６に示された各部と対応する部分には同一の参照符号を付して示している。なお、図１１３では、説明の便宜上、カソードパッド３３５上に形成されたパッシベーション膜３５６および樹脂膜３５７を含むパターンＰＴを省略して示している。
チップ部品１３４９は、基板２は、ｎ＋型シリコン基板３７２と、ｎ＋型シリコン基板３７２の表面に形成されたｎ型エピタキシャル層３５１とを含む。そして、基板２の裏面（ｎ型エピタキシャル層３５１の表面とは反対側の表面）との間で、オーミック接触を形成するようにアノード電極３７３が形成されている。ｎ型エピタキシャル層３５１の表面にはアノード電極が形成されておらず、ｎ型エピタキシャル層３５１に形成されたショットキ接合領域３４１に並列に接続されるカソード電極３３３だけが形成されている。
このような構成によっても、前述の第８参考例と同様の作用効果を奏することができる。加えて、ｎ型エピタキシャル層３５１の表面にアノード電極を設けなくてもよいから、ｎ型エピタキシャル層３５１の表面により多くのダイオードセルを配置することができ、ショットキ接合領域３４１の周囲長の総延長を一層長くして、ＥＳＤ耐量を向上できる。あるいは、ｎ＋型シリコン基板３７２の大きさを小さくして、ＥＳＤ耐量が確保された一層小型のチップダイオードを提供できる。
＜双方向ツェナーダイオード＞
図１１８は、第１０参考例に係るチップ部品１４０１の平面図である。図１１９は、図１１８の切断面線CXIX−CXIXから見た断面図である。図１２０は、図１１８の切断面線CXX−CXXから見た断面図である。図１２１は、図１１８の切断面線CXXI−CXXIから見た断面図である。
第１０参考例に係るチップ部品１４０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、素子領域５に形成される回路素子として、抵抗５６に代えて第１および第２ツェナーダイオードＤ４０１，Ｄ４０２が形成されている点である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図１１８〜図１２１において、前述の図１〜図１１７に示された各部に対応する部分には同一参照符号を付して示している。
チップ部品１４０１は、基板２（たとえばｐ＋型のシリコン基板）と、基板２に形成された第１ツェナーダイオードＤ４０１と、基板２に形成され、第１ツェナーダイオードＤ４０１に逆直列接続された第２ツェナーダイオードＤ４０２と、第１ツェナーダイオードＤ４０１に接続された第１接続電極３と、第２ツェナーダイオードＤ４０２に接続された第２接続電極４とを含む。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。
第１０参考例に係る素子形成面２Ａの両端部には、第１電極膜４０３に接続された第１接続電極３と、第２電極膜４０４に接続された第２接続電極４とが配置されている。これらの第１および第２接続電極３，４間の素子形成面２Ａに、ダイオード形成領域４０７が設けられている。ダイオード形成領域４０７は、本参考例では、矩形に形成されている。
図１２２は、図１１８に示すチップ部品１４０１において、第１および第２接続電極３，４ならびにその上に形成された構成を取り除いて、基板２の表面（素子形成面２Ａ）の構造を示す平面図である。
図１１８および図１２２を参照して、基板２（ｐ＋型の半導体基板）の表層領域には、基板２との間にそれぞれｐｎ接合領域４１１を形成する複数の第１のｎ＋型拡散領域（以下、「第１拡散領域４１０」という）が形成されている。また、基板２の表層領域には、基板２との間にそれぞれｐｎ接合領域４１３を形成する複数の第２のｎ＋型拡散領域（以下、「第２拡散領域４１２」という）が形成されている。
本参考例では、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これらの４個の拡散領域４１０，４１２は、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。また、これらの４個の拡散領域４１０，４１２は、基板２の短手方向に交差する方向（本参考例では直交する方向）に延びた長手に形成されている。第１拡散領域４１０および第２拡散領域４１２は、本参考例では等しい大きさおよび等しい形状に形成されている。具体的には、第１拡散領域４１０および第２拡散領域４１２は、平面視において、基板２の長手方向に長くかつ４隅が切除された略矩形に形成されている。
各第１拡散領域４１０と基板２における第１拡散領域４１０の近傍部とによって、２個のツェナーダイオードＤ４１１，Ｄ４１２が構成され、これらの２個のツェナーダイオードＤ４１１，Ｄ４１２によって第１ツェナーダイオードＤ４０１が構成されている。第１拡散領域４１０はツェナーダイオードＤ４１１，Ｄ４１２毎に分離している。これにより、ツェナーダイオードＤ４１１，Ｄ４１２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１１をそれぞれ有している。
同様に、各第２拡散領域４１２と基板２における第２拡散領域４１２の近傍部とによって、２個のツェナーダイオードＤ４２１，Ｄ４２２が構成され、これらの２個のツェナーダイオードＤ４２１，Ｄ４２２によって第２ツェナーダイオードＤ４０２が構成されている。第２拡散領域４１２はツェナーダイオードＤ４２１，Ｄ４２２毎に分離している。これにより、ツェナーダイオードＤ４２１，Ｄ４２２は、ツェナーダイオード毎に分離されたｐｎ接合領域４１３をそれぞれ有している。
図１１９および図１２０に示されているように、基板２の素子形成面２Ａには、絶縁膜２０（図１１８では図示省略）が形成されている。絶縁膜２０には、第１拡散領域４１０の表面をそれぞれ露出させる第１コンタクト孔４１６と、第２拡散領域４１２の表面を露出させる第２コンタクト孔４１７とが形成されている。絶縁膜２０の表面には、第１電極膜４０３および第２電極膜４０４が形成されている。
第１電極膜４０３は、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１１と、ツェナーダイオードＤ４１２に対応した第１拡散領域４１０に接続された引き出し電極Ｌ４１２と、引き出し電極Ｌ４１１，Ｌ４１２（第１引き出し電極）と一体的に形成された第１パッド４０５とを有している。第１パッド４０５は、素子形成面２Ａの一端部に矩形に形成されている。第１パッド４０５に第１接続電極３が接続されている。このようにして、第１接続電極３は、引き出し電極Ｌ４１１，Ｌ４１２に共通に接続されている。
第２電極膜４０４は、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２１と、ツェナーダイオードＤ４２２に対応した第２拡散領域４１２に接続された引き出し電極Ｌ４２２と、引き出し電極Ｌ４２１，Ｌ４２２（第２引き出し電極）と一体的に形成された第２パッド４０６とを有している。第２パッド４０６は、素子形成面２Ａの一端部に矩形に形成されている。第２パッド４０６に第２接続電極４が接続されている。このようにして、第２接続電極４は、引き出し電極Ｌ４２１，Ｌ４２２に共通に接続されている。
引き出し電極Ｌ４１１は、絶縁膜２０の表面からツェナーダイオードＤ４１１の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１１の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１１において、第１コンタクト孔４１６内でツェナーダイオードＤ４１１に接合されている部分は、接合部Ｃ４１１を構成している。同様に、引き出し電極Ｌ４１２は、絶縁膜２０の表面からツェナーダイオードＤ４１２の第１コンタクト孔４１６内に入り込み、第１コンタクト孔４１６内でツェナーダイオードＤ４１２の第１拡散領域４１０との間でオーミック接触を形成している。引き出し電極Ｌ４１２において、第１コンタクト孔４１６内でツェナーダイオードＤ４１２に接合されている部分は、接合部Ｃ４１２を構成している。
引き出し電極Ｌ４２１は、絶縁膜２０の表面からツェナーダイオードＤ４２１の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２１の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２１において、第２コンタクト孔４１７内でツェナーダイオードＤ４２１に接合されている部分は、接合部Ｃ４２１を構成している。同様に、引き出し電極Ｌ４２２は、絶縁膜２０の表面からツェナーダイオードＤ４２２の第２コンタクト孔４１７内に入り込み、第２コンタクト孔４１７内でツェナーダイオードＤ４２２の第２拡散領域４１２との間でオーミック接触を形成している。引き出し電極Ｌ４２２において、第２コンタクト孔４１７内でツェナーダイオードＤ４２２に接合されている部分は、接合部Ｃ４２２を構成している。第１電極膜４０３および第２電極膜４０４は、本参考例では、同じ材料からなっている。電極膜としては、本参考例では、Ａｌ膜が用いられている。
第１電極膜４０３と第２電極膜４０４との間は、スリット４１８によって分離されている。引き出し電極Ｌ４１１は、ツェナーダイオードＤ４１１に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４１２は、ツェナーダイオードＤ４１２に対応する第１拡散領域４１０上を通って第１パッド４０５に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４１１，Ｌ４１２は、対応する第１拡散領域４１０から第１パッド４０５まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４１１，Ｃ４１２の幅よりも広い。接合部Ｃ４１１，Ｃ４１２の幅は、引き出し電極Ｌ４１１，Ｌ４１２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４１１，Ｌ４１２の先端部は、対応する第１拡散領域４１０の平面形状と整合するように整形されている。引き出し電極Ｌ４１１，Ｌ４１２の基端部は、第１パッド４０５に接続されている。
引き出し電極Ｌ４２１は、ツェナーダイオードＤ４２１に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。同様に、引き出し電極Ｌ４２２は、ツェナーダイオードＤ４２２に対応する第２拡散領域４１２上を通って第２パッド４０６に至る直線に沿って直線状に形成されている。引き出し電極Ｌ４２１，Ｌ４２２は、対応する第２拡散領域４１２から第２パッド４０６まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部Ｃ４２１，Ｃ４２２の幅よりも広い。接合部Ｃ４２１，Ｃ４２２の幅は、引き出し電極Ｌ４２１，Ｌ４２２の引き出し方向に直交する方向の長さによって定義される。引き出し電極Ｌ４２１，Ｌ４２２の先端部は、対応する第２拡散領域４１２の平面形状と整合するように整形されている。引き出し電極Ｌ４２１，Ｌ４２２の基端部は、第２パッド４０６に接続されている。
つまり、第１および第２接続電極３，４は、複数の第１引き出し電極Ｌ４１１，Ｌ４１２および複数の第２引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。また、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、平面視において、互いに対称に構成されている。より具体的には、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすこともできる。具体的には、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１がほぼ同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とがほぼ同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。なお、スリット４１８は、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２を縁取るように形成されている。
第１電極膜４０３および第２電極膜４０４は、たとえば窒化膜からなるパッシベーション膜４２０（図１１８では図示省略）によって覆われており、さらにパッシベーション膜４２０の上にはポリイミド等の樹脂膜４２１が形成されている。パッシベーション膜４２０および樹脂膜４２１には、第１および第２接続電極３，４の側面部分に対向する周縁部を露出させる切欠部４２２，４２３が形成されている。
図１２１を参照すれば、第１電極膜４０３の表面(第１パッド４０５)には、前述の第１参考例と同様の構成でパターンＰＴが形成されている（図７０Ａ〜図７１参照）。第９参考例に係るパターンＰＴは、パッシベーション膜４２０および樹脂膜４２１を含む。これにより、第９参考例における第１接続電極３の表面には、前述の第１参考例と同様の凸部９６と平坦部９７とが形成されている。なお、第２接続電極４の構成は、前述の第１接続電極３の構成と同様であるので、図示および説明は省略している。そして、前述の第１実施形成の場合と同様の構成で第１および第２接続電３，４が第１および第２電極膜４０３，４０４（第１および第２パッド４０５，４０６）に接続されるように形成されている。
パッシベーション膜４２０および樹脂膜４２１は、第１電極膜４０３の表面(第１パッド４０５)において、所定のパターンＰＴを構成している他、チップ部品１４０１の保護膜を構成しており、第１引き出し電極Ｌ４１１，Ｌ４１２、第２引き出し電極Ｌ４２１，Ｌ４２２およびｐｎ接合領域４１１，４１３への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップ部品１４０１の耐久性の向上に寄与している。
第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０は、第１接続電極３に共通に接続されているとともに、ツェナーダイオードＤ４１１，Ｄ４１２の共通のｐ型領域である基板２に接続されている。これにより、第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２が並列に接続されている。一方、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２は、第２接続電極４に接続されているとともに、ツェナーダイオードＤ４２１，Ｄ４２２の共通のｐ型領域である基板２に接続されている。これにより、第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２が並列に接続されている。そして、ツェナーダイオードＤ４２１，Ｄ４２２の並列回路とツェナーダイオードＤ４１１，Ｄ４１２の並列回路とが逆直列接続されており、その逆直列回路によって、双方向ツェナーダイオードが構成されている。
図１２３は、図１１８に示すチップ部品１４０１の内部の電気的構造を示す電気回路図である。第１ツェナーダイオードＤ４０１を構成する複数のツェナーダイオードＤ４１１，Ｄ４１２のカソードは第１接続電極３に共通接続され、それらのアノードは第２ツェナーダイオードＤ４０２を構成する複数のツェナーダイオードＤ４２１，Ｄ４２２のアノードに共通接続されている。そして、複数のツェナーダイオードＤ４２１，Ｄ４２２のカソードは、第２接続電極４に共通接続されている。これにより、全体として１つの双方向ツェナーダイオードとして機能する。
本参考例によれば、第１接続電極３および第１拡散領域４１０と、第２接続電極４および第２拡散領域４１２とは、互いに対称に構成されているので、各電流方向に対する特性を実質的に等しくできる。
図１２４Ｂは、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
図１２４Ｂにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
図１２４Ａは、図１１８に示すチップ部品１４０１について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。
本参考例の双方向ツェナーダイオードでは、第１接続電極３を正極とし第２接続電極４を負極として電圧を印加した場合の電圧対電流特性および第２接続電極４を正極とし第１接続電極３を負極として電圧を印加した場合の電圧対電流特性は、共に図１２４Ａに実線で示すような特性となった。つまり、本参考例の双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が実質的に等しくなった。
本参考例の構成によれば、チップ部品１４０１は、第１ツェナーダイオードＤ４０１と第２ツェナーダイオードＤ４０２とを有している。第１ツェナーダイオードＤ４０１は、複数のツェナーダイオードＤ４１１，Ｄ４１２（第１拡散領域４１０）を有しており、各ツェナーダイオードＤ４１１，Ｄ４１２がｐｎ接合領域４１１を有している。ｐｎ接合領域４１１は、ツェナーダイオードＤ４１１，Ｄ４１２毎に分離されている。そのため、「第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長」、すなわち、基板２における第１拡散領域４１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１１の近傍における電界の集中を回避し、その分散を図ることができるので、第１ツェナーダイオードＤ４０１のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１４０１を小型に形成する場合であっても、ｐｎ接合領域４１１の総周囲長を大きくできるから、チップ部品１４０１の小型化とＥＳＤ耐量の確保とを両立できる。
同様に、第２ツェナーダイオードＤ４０２は、複数のツェナーダイオードＤ４２１，Ｄ４２２（第２拡散領域４１２）を有しており、各ツェナーダイオードＤ４２１，Ｄ４２２がｐｎ接合領域４１３を有している。ｐｎ接合領域４１３は、ツェナーダイオードＤ４２１，Ｄ４２２毎に分離されている。そのため、「第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長」、すなわち、基板２におけるｐｎ接合領域４１３の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域４１３の近傍における電界の集中を回避し、その分散を図ることができるので、第２ツェナーダイオードＤ４０２のＥＳＤ耐量の向上を図ることができる。すなわち、チップ部品１４０１を小型に形成する場合であっても、ｐｎ接合領域４１３の総周囲長を大きくできるから、チップ部品１４０１の小型化とＥＳＤ耐量の確保とを両立できる。
本参考例では、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１および第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の各周囲長は、４００μｍ以上でかつ１５００μｍ以下に形成されている。前記各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
前記各周囲長が４００μｍ以上に形成されているので、後に図１２５を用いて説明するように、ＥＳＤ耐量の大きい双方向ツェナーダイオードチップを実現できる。また、前記各周囲長が１５００μｍ以下に形成されているので、後に図１２６を用いて説明するように、第１接続電極３と第２接続電極４との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現できる。より具体的には、端子間容量が３０［ｐＦ］以下の双方向ツェナーダイオードチップを実現できる。各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
図１２５は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前記参考例と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。したがって、各サンプルにおいて、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長と第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長とはほぼ同じになる。
図１２５の横軸は、第１ツェナーダイオードＤ４０１のｐｎ接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を４００μｍ以上に形成した場合に、目標値である８キロボルト以上のＥＳＤ耐量を実現することができた。
図１２６は、同面積の基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。ただし、各サンプルにおいては、前記参考例と同様に、第１接続電極および第１拡散領域と第２接続電極および第２拡散領域とは互いに対称に形成されている。
図１２６の横軸は、第１ツェナーダイオードＤ４０１の接合領域４１１の周囲長または第２ツェナーダイオードＤ４０２のｐｎ接合領域４１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長が長くなるほど、端子間容量が大きくなることが分かる。ｐｎ接合領域４１１およびｐｎ接合領域４１３の各周囲長を１５００μｍ以下に形成した場合に、目標値である３０［ｐＦ］以下の端子間容量を実現することができた。
さらに、本参考例では、引き出し電極Ｌ４１１，Ｌ４１２，Ｌ４２１，Ｌ４２２の幅が、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２から第１パッド４０５までの間の至るところで、接合部Ｃ４１１，Ｃ４１２，Ｃ４２１，Ｃ４２２の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
さらに、基板２の一方の表面である素子形成面２Ａに第１および第２接続電極３，４の第１および第２接続電極３，４がいずれも形成されている。そこで、前述の第１参考例において説明したように、素子形成面２Ａを実装基板９に対向させて、第１および第２接続電極３，４をはんだ１３によって実装基板９上に接合することにより、チップ部品１４０１を実装基板９上に表面実装した回路アセンブリを構成できる（図８５参照）。すなわち、フリップチップ接続型に示すチップ部品１４０１を提供することができ、素子形成面２Ａを実装基板９の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップ部品１４０１を実装基板９に接続できる。これによって、実装基板９上におけるチップ部品１４０１の占有空間を小さくできる。とくに、実装基板９上におけるチップ部品１４０１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、本参考例では、基板２上に絶縁膜２０が形成されており、その絶縁膜２０に形成された第１コンタクト孔４１６を介してツェナーダイオードＤ４１１，Ｄ４１２の第１拡散領域４１０に引き出し電極Ｌ４１１，Ｌ４１２の接合部Ｃ４１１，Ｃ４１２が接続されている。そして、第１コンタクト孔４１６の外の領域において絶縁膜２０上に第１パッド４０５が配置されている。つまり、ｐｎ接合領域４１１の直上から離れた位置に第１パッド４０５が設けられている。
同様に、絶縁膜２０に形成された第２コンタクト孔４１７を介してツェナーダイオードＤ４２１，Ｄ４２２の第２拡散領域４１２に引き出し電極Ｌ４２１，Ｌ４２２の接合部Ｃ４２１，Ｃ４２２が接続されている。そして、第２コンタクト孔４１７の外の領域において絶縁膜２０上に第２パッド４０６が配置されている。第２パッド４０６もまた、ｐｎ接合領域４１３の直上から離れた位置にある。これにより、チップ部品１４０１を実装基板９に実装するときに、ｐｎ接合領域４１１，４１３に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域４１１，４１３の破壊を回避できるので、外力に対する耐久性に優れた双方向ツェナーダイオードチップを実現できる。また、第１および第２接続電極３，４を設けずに、第１パッド４０５および第２パッド４０６をそれぞれ第１接続電極３の外部接続部および第２接続電極４の外部接続部とし、これらの第１パッド４０５および第２パッド４０６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域４１１，４１３が破壊されることを回避できる。
このようなチップ部品１４０１は、前述の第１参考例における抵抗５６の形成工程に代えて、第１および第２ツェナーダイオードＤ４０１，Ｄ４０２を形成する工程を実行することにより得ることができる。以下、図１２７を参照して、前述の第１参考例の製造工程と異なる点について詳説する。
図１２７は、図１１８に示すチップ部品１４０１の製造工程の一例を説明するためのフローチャートである。
まず、基板２の元基板としてのｐ＋型の半導体ウエハが用意される。半導体ウエハの表面は素子形成面であり、基板２の素子形成面２Ａに対応している。素子形成面には、複数のチップ部品１４０１に対応した複数の双方向ツェナーダイオードチップ領域が、マトリクス状に配列されて設定されている。隣接する双方向ツェナーダイオードチップ領域の間には、境界領域（前述の第１参考例の図７９に係る直線部分４２Ａおよび４２Ｂに相当する。）が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハに対して必要な工程を行った後に、境界領域に沿って半導体ウエハを切り離すことにより、複数のチップ部品１４０１が得られる。
半導体ウエハに対して実行される工程の一例は、次のとおりである。
まず、半導体ウエハの素子形成面に、絶縁膜２０が形成され（ステップＳ１３１）、その上にレジストマスクが形成される（ステップＳ１３２）。レジストマスクを用いたエッチングによって、第１拡散領域４１０および第２拡散領域４１２に対応する開口が絶縁膜２０に形成される（ステップＳ１３３）。さらに、レジストマスクを剥離した後に、絶縁膜２０に形成された開口から露出する半導体ウエハの表層部にｎ型不純物が導入される（ステップＳ１３４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜２０の開口内で露出する半導体ウエハの表面に燐を堆積させる処理である。必要に応じて絶縁膜２０を厚膜化した後（ステップＳ１３５）、半導体ウエハに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ステップＳ１３６）。これにより、半導体ウエハの表層部に第１拡散領域４１０および第２拡散領域４１２が形成される。
次いで、コンタクト孔４１６，４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜２０の上に形成される（ステップＳ１３７）。レジストマスクを介するエッチングによって、絶縁膜２０にコンタクト孔４１６，４１７が形成される（ステップＳ１３８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、第１および第２接続電極３，４を構成する電極膜が絶縁膜２０上に形成される（ステップＳ１３９）。本参考例では、Ａｌからなる電極膜が形成される。そして、電極膜上に、スリット４１８に対応する開口パターンを有する別のレジストマスクが形成され（ステップＳ１４０）、レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット４１８が形成される（ステップＳ１４１）。これにより、前記電極膜が、第１電極膜４０３および第２電極膜４０４に分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜４２０が形成され（ステップＳ１４２）、さらにポリイミド等を塗布することにより樹脂膜４２１が形成される（ステップＳ１４３）。たとえば、感光性を付与したポリイミドが塗布され、第１および第２電極膜４０３，４０４の表面に形成されるべき所定のパターンＰＴに対応するパターン、および切欠部４２２，４２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＳ１４４）。これにより、第１および第２電極膜４０３，４０４の表面を選択的に露出させる第１および第２開口２２Ｂ，２２Ｃが形成されたパターンＰＴと、切欠部４２２，４２３とに対応した開口を有する樹脂膜４２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ステップＳ１４５）。そして、樹脂膜４２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜４２０に所定のパターンＰＴと、切欠部４２２，４２３とが形成される（ステップＳ１４６）。その後、前述の第１参考例で述べた方法（図７８Ｅ〜図７８Ｉ参照）に倣って第１電極膜４０３および第２電極膜４０４に接続されるように、外部接続電極としての第１および第２接続電極３，４が形成されて、半導体ウエハが個片化される。これにより、前述の構造のチップ部品１４０１を得ることができる。
本参考例では、基板２がｐ型の半導体基板からなっているので、基板２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、エピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型の基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図１２８Ａ〜図１２８Ｆは、それぞれ図１１８に示すチップ部品１４０１の変形例を示す平面図である。図１２８Ａ〜図１２８Ｆは、図１１８に対応する平面図を示している。図１２８Ａ〜図１２８Ｆにおいて、前述の図１〜図１２７に示された各部に対応する部分には同一参照符号を付して示している。
図１２８Ａに示すチップ部品１４０１Ａでは、第１拡散領域４１０および第２拡散領域４１２は１個ずつ形成されている。第１ツェナーダイオードＤ４０１は、第１拡散領域４１０に対応する１個のツェナーダイオードから構成されている。第２ツェナーダイオードＤ４０２は、第２拡散領域４１２に対応する１個のツェナーダイオードから構成されている。第１拡散領域４１０および第２拡散領域４１２とは、基板２の長手方向に長い略矩形であり、基板２の短手方向に間隔をおいて配置されている。第１拡散領域４１０および第２拡散領域４１２の長手方向の長さは、比較的短く（第１パッド４０５と第２パッド４０６との間隔の１／２より短く）形成されている。第１拡散領域４１０および第２拡散領域４１２の間隔は、拡散領域４１０，４１２の幅よりも短く設定されている。
第１接続電極３には、第１拡散領域４１０に対応した１個の引き出し電極Ｌ４１１が形成されている。同様に、第２接続電極４には、第２拡散領域４１２に対応した１個の引き出し電極Ｌ４２１が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１と引き出し電極Ｌ４２１が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１と第２引き出し電極Ｌ４２１とがほぼ同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１２８Ｂに示すチップ部品１４０１Ｂでは、図１２８Ａに示すチップ部品１４０１Ａと同様に、第１ツェナーダイオードＤ４０１および第２ツェナーダイオードＤ４０２は、それぞれ１個のツェナーダイオードから構成されている。図１２８Ｂに示すチップ部品１４０１Ｂでは、第１拡散領域４１０および第２拡散領域４１２の長手方向の長さおよび引き出し電極Ｌ４１１，Ｌ４２１の長さが、図１２８Ａに示すチップ部品１４０１Ａのそれらに比べて大きく（第１パッド４０５と第２パッド４０６との間隔の１／２より長く）形成されている。
図１２８Ｃに示すチップ部品１４０１Ｃでは、第１拡散領域４１０および第２拡散領域４１２は４個ずつ形成されている。これら８個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互にかつ等間隔をおいて配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した４個のツェナーダイオードＤ４１１〜Ｄ４１４から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した４個のツェナーダイオードＤ４２１〜Ｄ４２４から構成されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した４個の引き出し電極Ｌ４１１〜Ｌ４１４が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した４個の引き出し電極Ｌ４２１〜Ｌ４２４が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１〜Ｌ４１４と引き出し電極Ｌ４２１〜Ｌ４２４が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極Ｌ４１１〜Ｌ４１４と第２引き出し電極Ｌ４２１〜Ｌ４２４の隣り合うものどうし（Ｌ４２４とＬ４１１，Ｌ４２３とＬ４１２，Ｌ４２２とＬ４１３，Ｌ４２１とＬ４１４）がほぼ同じ位置にあるとみなすと、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向中央に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１２８Ｄに示すチップ部品１４０１Ｄでは、図１１８の参考例と同様に、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。これら４個の第１拡散領域４１０および第２拡散領域４１２は、基板２の長手方向に長い矩形状であり、第１拡散領域４１０と第２拡散領域４１２とが基板２の短手方向に沿って交互に配列されている。第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。これらの４個のダイオードは、素子形成面２Ａにおいて、その短辺方向に、Ｄ４２２，Ｄ４１１，Ｄ４２１，Ｄ４１２の順に並んで配置されている。
ツェナーダイオードＤ４２２に対応した第２拡散領域４１２とツェナーダイオードＤ４１１に対応した第１拡散領域４１０とは、素子形成面２Ａの一方の長辺寄りの部分に互いに隣接して配置されている。ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とツェナーダイオードＤ４１２に対応した第１拡散領域４１０とは、素子形成面２Ａの他方の長辺寄りの部分に互いに隣接して配置されている。つまり、ツェナーダイオードＤ４１１に対応した第１拡散領域４１０と、ツェナーダイオードＤ４２１に対応した第２拡散領域４１２とは、大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されている。
第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。第１および第２接続電極３，４は、引き出し電極Ｌ４１１，Ｌ４１２と引き出し電極Ｌ４２１，Ｌ４２２が互いに噛み合う櫛歯形状に形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。なお、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１がほぼ同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第１引き出し電極Ｌ４１２とそれに隣接する第２引き出し電極Ｌ４２１とがほぼ同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの短手方向に平行でかつ中央長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１２８Ｅに示すチップ部品１４０１Ｅでは、第１拡散領域４１０および第２拡散領域４１２は２個ずつ形成されている。各第１拡散領域４１０および各第２拡散領域４１２は、第１拡散領域４１０の長手方向に長い略矩形である。一方の第２拡散領域４１２は素子形成面２Ａの一方の長辺寄りの部分に形成され、他方の第２拡散領域４１２は素子形成面２Ａの他方の長辺寄りの部分に形成されている。２個の第１拡散領域４１０は、２個の第２拡散領域４１２の間の領域において、各第２拡散領域４１２にそれぞれ隣接して形成されている。つまり、２個の第１拡散領域４１０は大きな間隔（拡散領域４１０，４１２の幅よりも大きな間隔）をおいて配置されており、それらの外側に第２拡散領域４１２が１個ずつ配置されている。
第１ツェナーダイオードＤ４０１は、各第１拡散領域４１０にそれぞれ対応した２個のツェナーダイオードＤ４１１，Ｄ４１２から構成されている。第２ツェナーダイオードＤ４０２は、各第２拡散領域４１２にそれぞれ対応した２個のツェナーダイオードＤ４２１，Ｄ４２２から構成されている。第１接続電極３には、各第１拡散領域４１０にそれぞれ対応した２個の引き出し電極Ｌ４１１，Ｌ４１２が形成されている。同様に、第２接続電極４には、各第２拡散領域４１２にそれぞれ対応した２個の引き出し電極Ｌ４２１，Ｌ４２２が形成されている。
第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、実質的に線対称に構成されているとみなすことができる。つまり、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１がほぼ同じ位置にあるとみなすとともに、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とがほぼ同じ位置にあるとみなす。そうすると、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１２８Ｅに示すチップ部品１４０１Ｅでは、基板２の一方の長辺側にある第２引き出し電極Ｌ４２２とそれに隣接する第１引き出し電極Ｌ４１１とは、それらの間の所定の点を中心して互いに点対称に構成されている。また、基板２の他方の長辺側にある第２引き出し電極Ｌ４２１とそれに隣接する第１引き出し電極Ｌ４１２とは、それらの間の所定の点を中心して互いに点対称に構成されている。このように、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが、部分的に対称な構造の組み合わせから構成されている場合にも、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とが実質的に対称に構成されているとみなすことができる。
図１２８Ｆに示すチップ部品１４０１Ｆでは、基板２の表層領域に、複数の第１拡散領域４１０が離散的に配置されているとともに、複数の第２拡散領域４１２が離散的に配置されている。第１拡散領域４１０および第２拡散領域４１２は、平面視で同じ大きさの円形に形成されている。複数の第１拡散領域４１０は、素子形成面２Ａの幅中央と一方の長辺との間の領域に配置されており、複数の第２拡散領域４１２は素子形成面２Ａの幅中央と他方の長辺との間の領域に配置されている。そして、第１接続電極３は、複数の第１拡散領域４１０に共通接続された１つの引き出し電極Ｌ４１１を有している。同様に、第２接続電極４は、複数の第２拡散領域４１２に共通接続された１つの引き出し電極Ｌ４２１を有している。この変形例においても、第１接続電極３および第１拡散領域４１０と第２接続電極４および第２拡散領域４１２とは、平面視において、素子形成面２Ａの重心に対して点対称に構成されている。
第１拡散領域４１０および第２拡散領域４１２の平面視での形状は、三角形、四角形、それ以外の多角形等の任意の形状であってもよい。また、素子形成面２Ａの幅中央と一方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第１拡散領域４１０が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第１拡散領域４１０が引き出し電極Ｌ４１１に共通接続されていてもよい。この場合、素子形成面２Ａの幅中央と他方の長辺との間の領域に、素子形成面２Ａの長手方向に延びた複数の第２拡散領域４１２が素子形成面２Ａの短手方向に間隔をおいて形成され、これらの複数の第２拡散領域４１２が引き出し電極Ｌ４２１に共通接続される。
＜複合チップ部品＞
図１２９Ａは、第１１参考例に係るチップ部品５０１の構成を説明するための模式的な斜視図である。
第１１参考例に係るチップ部品５０１が、前述の第１参考例に係るチップ部品１００１と異なる点は、一つの基板５０２に二つの回路素子が形成されている点（すなわち、素子領域５が一つの基板５０２上に二つの素子領域５０５を含んでいる点）である。その他の構成は、前述の第１参考例に係るチップ部品１００１の構成と同等である。図１２９Ａにおいて、図１〜図１２８Ｆに示された各部に対応する部分には、同一の参照符号を付して示す。以下では、チップ部品５０１を「複合チップ部品５０１」という。
複合チップ部品５０１は、図１２９Ａに示すように、共通の基板５０２上に、前述の第１〜第１０参考例において述べた回路素子（抵抗、キャパシタ、ヒューズ、ダイオード、ツェナダイオード等）のうちの二つを選択的に搭載したペアチップである。二つの回路素子は、その境界領域５０７に対して左右対称となるように互いに隣り合って配置されている。
複合チップ部品５０１は、直方体形状をなしている。複合チップ部品５０１の平面形状は、二つの回路素子の並び方向（以下、基板５０２の横方向）に沿う辺（横辺５８２）および横辺５８２に直交する辺（縦辺５８１）を有する四角形である。複合チップ部品５０１の平面寸法は、たとえば、長さＬ５（縦辺５８１の長さ）＝約０．３ｍｍ、幅Ｗ５＝約０．１５ｍｍである０３０１５サイズの二つの回路素子の組み合わせによって、０３０３サイズとされている。むろん、複合チップ部品５０１の平面寸法はこれに限るものではなく、たとえば、長さＬ５＝約０．４ｍｍ、幅Ｗ５＝約０．２ｍｍである０４０２サイズの素子の組み合わせによって、０４０４サイズとされていてもよい。また、複合チップ部品５０１の厚さＴ５は約０．１ｍｍであり、互いに隣り合う二つの回路素子との間の境界領域５０７の幅は約０．０３ｍｍであることが好ましい。
複合チップ部品５０１は、ウエハ上に多数個の複合チップ部品５０１を格子状に形成してから当該ウエハに溝を形成した後、裏面研磨（または当該基板を溝で分断）して個々の複合チップ部品５０１に分離することによって得られる。
二つの回路素子は、複合チップ部品５０１の本体を構成する基板５０２と、外部接続電極となる第１接続電極５０３および第２接続電極５０４と、第１接続電極５０３および第２接続電極５０４によって外部接続される素子領域５０５とを主に備えている。本参考例では、第１接続電極５０３は、二つの回路素子に跨るように形成されており、二つの回路素子の共通の電極となっている。
基板５０２は、略直方体のチップ形状である。基板５０２において図１２９Ａにおける上面をなす一つの表面は、素子形成面５０２Ａである。素子形成面５０２Ａは、基板５０２において素子が形成される表面であり、略長方形状である。基板５０２の厚さ方向において素子形成面５０２Ａとは反対側の面は、裏面５０２Ｂである。素子形成面５０２Ａと裏面５０２Ｂとは、ほぼ同寸法かつ同形状であり、互いに平行である。素子形成面５０２Ａにおける一対の縦辺５８１および横辺５８２によって区画された四角形状の縁を、周縁部５８５ということにし、裏面５０２Ｂにおける一対の縦辺５８１および横辺５８２によって区画された四角形状の縁を、周縁部５９０ということにする。素子形成面５０２Ａ（裏面５０２Ｂ）に直交する法線方向から見ると、周縁部５８５と周縁部５９０とは、重なっている（後述する図１２９Ｃ，１２８Ｄ参照）。なお、基板５０２は、たとえば、裏面５０２Ｂ側からの研削または研磨によって薄型化された基板であってもよい。基板５０２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
基板５０２は、素子形成面５０２Ａおよび裏面５０２Ｂ以外の表面として、複数の側面（側面５０２Ｃ、側面５０２Ｄ、側面５０２Ｅおよび側面５０２Ｆ）を有している。当該複数の側面５０２Ｃ〜５０２Ｆは、素子形成面５０２Ａおよび裏面５０２Ｂのそれぞれに交差（詳しくは、直交）して延びて、素子形成面５０２Ａおよび裏面５０２Ｂの間を繋いでいる。
側面５０２Ｃは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向に直交する縦方向（以下、基板５０２の縦方向）の一方側（図１２９Ａにおける左手前側）の横辺５８２間に架設されていて、側面５０２Ｄは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の縦方向の他方側（図１２９Ａにおける右奥側）の横辺５８２間に架設されている。側面５０２Ｃおよび側面５０２Ｄは、当該縦方向における基板５０２の両端面である。
側面５０２Ｅは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向一方側（図１２９Ａにおける左奥側）の縦辺５８１間に架設されていて、側面５０２Ｆは、素子形成面５０２Ａおよび裏面５０２Ｂにおける基板５０２の横方向他方側（図１２９Ａにおける右手前側）の縦辺５８１間に架設されている。側面５０２Ｅおよび側面５０２Ｆは、当該横方向における基板５０２の両端面である。
側面５０２Ｃおよび側面５０２Ｄのそれぞれは、側面５０２Ｅおよび側面５０２Ｆのそれぞれと交差（詳しくは、直交）している。そのため、素子形成面５０２Ａ〜側面５０２Ｆにおいて隣り合うもの同士が直角を成している。
基板５０２では、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆのそれぞれの全域がパッシベーション膜５２３で覆われている。そのため、厳密には、図１２９Ａでは、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆのそれぞれの全域は、パッシベーション膜５２３の内側（裏側）に位置していて、外部に露出されていない。さらに、複合チップ部品５０１は、樹脂膜５２４を有している。パッシベーション膜５２３および樹脂膜５２４については、基板２が基板５０２となっている点において異なるが、前述の第１〜第３参考例において説明したパッシベーション膜２３および樹脂膜２４と概ね同様の構成で形成されているので、その説明を省略する。
第１接続電極５０３および第２接続電極５０４は、基板５０２の素子形成面５０２Ａ上において周縁部５８５を覆うように、素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆに跨って形成された周縁部５８６，５８７を有している。本参考例では、周縁部５８６，５８７は、基板５０２の側面５０２Ｃ〜５０２Ｆ同士が交わる各コーナー部５１１を覆うように形成されている。また、基板５０２は、各コーナー部５１１が平面視で面取りされたラウンド形状となっている。これにより、複合チップ部品５０１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
第１接続電極５０３は、平面視における４辺をなす１対の長辺５０３Ａおよび短辺５０３Ｂを有している。長辺５０３Ａと短辺５０３Ｂとは平面視において直交している。第２接続電極５０４は、平面視における４辺をなす１対の長辺５０４Ａおよび短辺５０４Ｂを有している。長辺５０４Ａと短辺５０４Ｂとは平面視において直交している。長辺５０３Ａおよび長辺５０４Ａは、基板５０２の横辺５８２と平行に延びていて、短辺５０３Ｂおよび短辺５０４Ｂは、基板５０２の縦辺５８１と平行に延びている。また、複合チップ部品５０１は、基板５０２の裏面５０２Ｂに電極を有していない。
第１および第２接続電極５０３，５０４の各表面には、複数の凸部９６と平坦部９７とが形成されている。複数の凸部９６および平坦部９７は、前述の第１〜第１０参考例で述べたように、第１および第２接続電極５０３、５０４直下の領域に形成された所定のパターンＰＴにより同様の構成で形成されている。
図１２９Ｂは、複合チップ部品５０１が実装基板９に実装された状態の回路アセンブリ１００の模式的な断面図である。図１２９Ｃは、回路アセンブリ１００を複合チップ部品５０１の裏面５０２Ｂ側から見た模式的な平面図である。図１２９Ｄは、回路アセンブリ１００を複合チップ部品５０１の素子形成面５０２Ａ側から見た模式的な平面図である。なお、図１２９Ｂ〜図１２９Ｄでは、要部のみ示している。
図１２９Ｂ〜図１２９Ｄに示すように、複合チップ部品５０１は、実装基板９に実装される。この状態における複合チップ部品５０１および実装基板９は、回路アセンブリ１００を構成している。なお、図１２９Ｂ〜図１２９Ｄでは、説明の便宜上、第１および第２接続電極５０３，５０４の凸部９６および平坦部９７の図示を省略して示している。
図１２９Ｂに示すように、実装基板９の上面は、実装面９Ａである。実装面９Ａには、複合チップ部品５０１用の実装領域５８９が区画されている。実装領域５８９は、本参考例では、図１２９Ｃおよび図１２９Ｄに示すように、平面視正方形状に形成されており、ランド５８８が配置されたランド領域５９２と、ランド領域５９２を取り囲むソルダレジスト領域５９３とを含む。
ランド領域５９２は、たとえば、複合チップ部品５０１が０３０１５サイズの二つの回路素子を一つずつ備えるペアチップである場合、４１０μｍ×４１０μｍの平面サイズを有する四角形（正方形）状である。つまり、ランド領域５９２の一辺の長さＬ５０１＝４１０μｍである。一方、ソルダレジスト領域５９３は、そのランド領域５９２を縁取るように、たとえば幅Ｌ５０２が２５μｍの四角環状に形成されている。
ランド５８８は、ランド領域５９２の四隅に一つずつ、合計４つ配置されている。本参考例では、各ランド５８８は、ランド領域５９２を区画する各辺から一定の間隔を空けた位置に設けられている。たとえば、ランド領域５９２の各辺から各ランド５８８までの間隔は、２５μｍである。また、互いに隣り合うランド５８８の間には、８０μｍの間隔が設けられている。各ランド５８８は、たとえばＣｕからなり、実装基板９の内部回路（図示せず）に接続されている。各ランド５８８の表面には、図１２９Ｂに示すように、はんだ１３が当該表面から突出するように設けられている。
複合チップ部品５０１を実装基板９に実装する場合、図１２９Ｂに示すように、自動実装機（図示せず）の吸着ノズル７６（図８３等参照）を複合チップ部品５０１の裏面５０２Ｂに吸着してから吸着ノズル７６を動かすことによって、複合チップ部品５０１を搬送する。このとき、吸着ノズル７６は、裏面５０２Ｂにおける基板５０２の縦方向略中央部分に吸着する。前述したように、第１接続電極５０３および第２接続電極５０４は、複合チップ部品５０１の片面（素子形成面５０２Ａ）および側面５０２Ｃ〜５０２Ｆにおける素子形成面５０２Ａ側の端部だけに設けられていることから、複合チップ部品５０１において裏面５０２Ｂは、電極（凹凸）がない平坦面となる。よって、吸着ノズル７６を複合チップ部品５０１に吸着して移動させる場合に、平坦な裏面５０２Ｂに吸着ノズル７６を吸着させることができる。換言すれば、平坦な裏面５０２Ｂであれば、吸着ノズル７６が吸着できる部分のマージンを増やすことができる。これによって、吸着ノズル７６を複合チップ部品５０１に確実に吸着させ、複合チップ部品５０１を途中で吸着ノズル７６から脱落させることなく確実に搬送できる。
また、複合チップ部品５０１が二つの回路素子を一対備えるペアチップであるため、たとえば抵抗器もしくはコンデンサを一つだけ搭載した単品チップを２回マウントする場合に比べて、同じ機能を有するチップ部品を１回のマウント作業で実装できる。さらに、単品チップに比べて、チップ一つ当たりの裏面面積を抵抗器もしくはコンデンサ２つ分以上に大きくできるので、吸着ノズル７６による吸着動作を安定させることができる。
そして、複合チップ部品５０１を吸着した吸着ノズル７６を実装基板９まで移動させる。このとき、複合チップ部品５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが互いに対向する。この状態で、吸着ノズル７６を移動させて実装基板９に押し付け、複合チップ部品５０１において、第１接続電極５０３および第２接続電極５０４を、各ランド５８８のはんだ１３に接触させる。
次に、はんだ１３を加熱すると、はんだ１３が溶融する。その後、はんだ１３が冷却されて固まると、第１接続電極５０３および第２接続電極５０４と、ランド５８８とがはんだ１３を介して接合する。つまり、各ランド５８８が、第１接続電極５０３および第２接続電極５０４において対応する電極にはんだ接合される。これにより、実装基板９への複合チップ部品５０１の実装（フリップチップ接続）が完了して、回路アセンブリ１００が完成する。
完成状態の回路アセンブリ１００では、複合チップ部品５０１の素子形成面５０２Ａと実装基板９の実装面９Ａとが、隙間を隔てて対向しつつ、平行に延びている。当該隙間の寸法は、第１接続電極５０３または第２接続電極５０４において素子形成面５０２Ａから突き出た部分の厚みとはんだ１３の厚さとの合計に相当する。
回路アセンブリ１００では、第１接続電極５０３および第２接続電極５０４の周縁部５８６，５８７が、基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆ（図１２９Ｂでは、側面５０２Ｃ，５０２Ｄのみ図示）に跨って形成されている。そのため、複合チップ部品５０１を実装基板９にはんだ付けする際の接着面積を拡大できる。その結果、第１接続電極５０３および第２接続電極５０４に対するはんだ１３の吸着量を増やすことができるので、接着強度を向上させることができる。
また、実装状態において、少なくとも基板５０２の素子形成面５０２Ａおよび側面５０２Ｃ〜５０２Ｆの二方向からチップ部品を保持できる。そのため、チップ部品１００１の実装形状を安定させることができる。しかも、実装基板９へ実装後のチップ部品１００１を４つのランド５８８によって四点支持できるため、実装形状を一層安定させることができる。
また、複合チップ部品５０１が、０３０１５サイズの二つの回路素子を一対備えるペアチップである。そのため、複合チップ部品５０１用の実装領域５８９の面積を、従来に比べて大幅に縮小できる。
たとえば、本参考例では、実装領域５８９の面積は、図１２９Ｃを参照して、Ｌ５０３×Ｌ５０３＝（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）×（Ｌ５０２＋Ｌ５０１＋Ｌ５０２）＝（２５＋４１０＋２５）×（２５＋４１０＋２５）＝２１１６００μｍ２で済む。
一方、図１２９Ｅに示すように、従来作製可能な最小サイズである０４０２サイズの単品チップ部品５５０を２つ実装基板９の実装面９Ａに実装する場合には、３１９０００μｍ２の実装領域５５１が必要であった。これから、本参考例の実装領域５８９と、従来の実装領域５５１との面積を比較すると、本参考例の構成では、約３４％も実装面積を縮小できることが分かる。
なお、図１２９Ｅの実装領域５５１の面積は、ランド５５４が配置された各単品チップ部品５５０の実装エリア５５２の横幅Ｌ５０４＝２５０μｍ、隣り合う実装エリア５５２の間隔Ｌ５０５＝３０μｍ、実装領域５５１の外周を構成するソルダレジスト領域の幅Ｌ５０６＝２５μｍ、および実装エリア５５２の長さＬ５０７＝５００μｍに基づき、（Ｌ５０６＋Ｌ５０４＋Ｌ５０５＋Ｌ５０４＋Ｌ５０６）×（Ｌ５０６＋Ｌ５０７＋Ｌ５０６）＝（２５＋２５０＋３０＋２５０＋２５）×（２５＋５００＋２５）＝３１９０００μｍ２として算出した。
＜スマートフォン＞
図１３０は、第１〜第１１参考例に係るチップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォン１６０１は、扁平な直方体形状の筐体６０２の内部に電子部品を収納して構成されている。筐体６０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体６０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネル６０３の表示面が露出している。表示パネル６０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネル６０３は、筐体６０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネル６０３の一つの短辺に沿うように、操作ボタン６０４が配置されている。本参考例では、複数（３つ）の操作ボタン６０４が表示パネル６０３の短辺に沿って配列されている。使用者は、操作ボタン６０４およびタッチパネルを操作することによって、スマートフォン１６０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネル６０３の別の一つの短辺の近傍には、スピーカ６０５が配置されている。スピーカ６０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタン６０４の近くには、筐体６０２の一つの側面にマイクロフォン６０６が配置されている。マイクロフォン６０６は、電話機能のための送話口を提供する他、録音用のマイクロフォンとして用いることもできる。
図１３１は、筐体６０２の内部に収容された回路アセンブリ１００の構成を示す図解的な平面図である。回路アセンブリ１００は、実装基板９と、実装基板９の実装面９Ａに実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）６１２〜６２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ６１２、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０を含む。
複数のチップ部品は、チップインダクタ１６２１，１６２５，１６３５、チップ抵抗器１６２２，１６２４，１６３３、チップキャパシタ１６２７，１６３０，１６３４、チップダイオード１６２８，１６３１および双方向ツェナーダイオードチップ１６４１〜１６４８を含む。これらのチップ部品は、前述の第１〜第１１参考例で述べたチップ部品に相当するものであり、たとえばフリップチップ接合により実装基板９の実装面９Ａに実装されている。
双方向ツェナーダイオードチップ１６４１〜１６４８は、ワンセグＴＶ受信ＩＣ６１３、ＧＰＳ受信ＩＣ６１４、ＦＭチューナＩＣ６１５、電源ＩＣ６１６、フラッシュメモリ６１７、マイクロコンピュータ６１８、電源ＩＣ６１９およびベースバンドＩＣ６２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。
伝送処理ＩＣ６１２は、表示パネル６０３に対する表示制御信号を生成し、かつ表示パネル６０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネル６０３との接続のために、伝送処理ＩＣ６１２には、フレキシブル配線６０９が接続されている。
ワンセグＴＶ受信ＩＣ６１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ６１３の近傍には、複数のチップインダクタ１６２１と、複数のチップ抵抗器１６２２と、複数の双方向ツェナーダイオードチップ１６４１とが配置されている。ワンセグＴＶ受信ＩＣ６１３、チップインダクタ１６２１、チップ抵抗器１６２２および双方向ツェナーダイオードチップ１６４１は、ワンセグ放送受信回路６２３を構成している。チップインダクタ１６２１およびチップ抵抗器１６２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路６２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ６１４は、ＧＰＳ衛星からの電波を受信してスマートフォン１６０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ６１４の近傍には、複数の双方向ツェナーダイオードチップ１６４２が配置されている。
ＦＭチューナＩＣ６１５は、その近傍において実装基板９に実装された複数のチップ抵抗器１６２４、複数のチップインダクタ１６２５および複数の双方向ツェナーダイオードチップ１６４３と共に、ＦＭ放送受信回路６２６を構成している。チップ抵抗器１６２４およびチップインダクタ１６２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路６２６に高精度な回路定数を与える。
電源ＩＣ６１６の近傍には、複数のチップキャパシタ１６２７、複数のチップダイオード１６２８および複数の双方向ツェナーダイオードチップ１６４４が実装基板９の実装面９Ａに実装されている。電源ＩＣ６１６は、チップキャパシタ１６２７、チップダイオード１６２８および双方向ツェナーダイオードチップ１６４４と共に、電源回路６２９を構成している。
フラッシュメモリ６１７は、オペレーティングシステムプログラム、スマートフォン１６０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリ６１７の近傍には、複数の双方向ツェナーダイオードチップ１６４５が配置されている。
マイクロコンピュータ６１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォン１６０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータ６１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータ６１８の近傍には、複数の双方向ツェナーダイオードチップ１６４６が配置されている。
電源ＩＣ６１９の近くには、複数のチップキャパシタ１６３０、複数のチップダイオード１６３１および複数の双方向ツェナーダイオードチップ１６４７が、実装基板９の実装面９Ａに実装されている。電源ＩＣ６１９は、チップキャパシタ１６３０、チップダイオード１６３１および双方向ツェナーダイオードチップ１６４７と共に、電源回路６３２を構成している。
ベースバンドＩＣ６２０の近くには、複数のチップ抵抗器１６３３、複数のチップキャパシタ１６３４、複数のチップインダクタ１６３５および複数の双方向ツェナーダイオードチップ１６４８が、実装基板９の実装面９Ａに実装されている。ベースバンドＩＣ６２０は、チップ抵抗器１６３３、チップキャパシタ１６３４、チップインダクタ１６３５および複数の双方向ツェナーダイオードチップ１６４８と共に、ベースバンド通信回路６３６を構成している。ベースバンド通信回路６３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路６２９，６３２によって適切に調整された電力が、伝送処理ＩＣ６１２、ＧＰＳ受信ＩＣ６１４、ワンセグ放送受信回路６２３、ＦＭ放送受信回路６２６、ベースバンド通信回路６３６、フラッシュメモリ６１７およびマイクロコンピュータ６１８に供給される。マイクロコンピュータ６１８は、伝送処理ＩＣ６１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ６１２から表示パネル６０３に表示制御信号を出力して表示パネル６０３に各種の表示を行わせる。
タッチパネルまたは操作ボタン６０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路６２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネル６０３に出力し、受信された音声をスピーカ６０５から音響化させるための演算処理が、マイクロコンピュータ６１８によって実行される。
また、スマートフォン１６０１の位置情報が必要とされるときには、マイクロコンピュータ６１８は、ＧＰＳ受信ＩＣ６１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタン６０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータ６１８は、ＦＭ放送受信回路６２６を起動し、受信された音声をスピーカ６０５から出力させるための演算処理を実行する。
フラッシュメモリ６１７は、通信によって取得したデータの記憶や、マイクロコンピュータ６１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータ６１８は、必要に応じて、フラッシュメモリ６１７に対してデータを書き込み、またフラッシュメモリ６１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路６３６によって実現される。マイクロコンピュータ６１８は、ベースバンド通信回路６３６を制御して、音声またはデータを送受信するための処理を行う。
以上、本発明の実施形態および参考例に係る形態について説明したが、本発明の実施形態および参考例に係る形態はさらに他の形態で実施することもできる。
たとえば、前述の第１〜第１１実施形態では、抵抗、キャパシタ、ヒューズ、ダイオードがそれぞれ一つのチップ部品に形成された例について説明したが、抵抗、キャパシタ、ヒューズ、ダイオードが選択的に一つのチップ部品（たとえば、０６０３チップ、０４０２チップ、０３０１５チップ）に形成されている例を採用してもよい。したがって、たとえば、一つのチップ部品に形成された素子領域５を二分割して、各分割された素子領域に、抵抗とキャパシタとを形成してもよいし、キャパシタとダイオードとを形成してもよい。
また、前述の第１〜第１１実施形態では、複数の凹部６が第１および第２接続電極３，４の厚さ方向に向かって窪むように形成された例について説明したが、複数の凹部６は、第１および第２接続電極３，４を貫通するように形成されていてもよい。
また、前述の第１〜第１１実施形態では、第１および第２接続電極３，４に複数の凹部６が形成された例について説明したが、複数の凹部６が一体的に連なったライン状（閉環状）の凹部６が形成されていてもよい。このようなライン状の凹部６は、たとえば図１４Ａにおいて説明した絶縁膜２０の形成工程の際に、ライン状（閉環状）の下地凹部８を形成することにより得ることができる。この場合、ライン状の下地凹部８が形成されるようにマスクのレイアウトを変更するだけで良い。また、当該ライン状の凹部６をさらに取り囲むように第２、第３、またはそれ以上のライン状の凹部が形成されてもよい。
また、前述の第１〜第１１実施形態では、第１および第２接続電極３，４の長辺３Ａ，４Ａおよび短辺３Ｂ，４Ｂに沿う領域に複数の凹部６が形成された例について説明したが、第１および第２接続電極３，４の長辺３Ａ，４Ａまたは短辺３Ｂ，４Ｂのいずれか一方に沿った領域にのみ、凹部６が形成されている例を採用してもよい。この場合、長辺３Ａおよび短辺３Ｂのいずれにも凹部６が形成されている場合に比して凹部６の数は少ないため、当該凹部６によって光源１５からの光が反射される部分も少なくなる。そのため、長辺３Ａおよび短辺３Ｂのいずれにも凹部６が形成されている方が好ましいと言える。
また、第１および第２接続電極３，４の全面に凹部６が形成されている構成を採用してもよい。この場合、第１および第２接続電極３，４の全面により光源１５からの光を反射できるので、より良好に部品認識カメラ１４による検出が可能となる。一方で、第１および第２接続電極３，４に平坦部７が形成されないので、プローブ７０ａによる電気テスト（たとえば抵抗値の検出工程等（図１１Ｂ参照））時において、プローブ７０ａが凹部６に入り込み、測定値に誤差を生じる可能性がある。したがって、プローブ７０ａの接触領域を確保できる程度に凹部６が第１および第２接続電極３，４に複数形成されていることが好ましい。
また、前述の第１〜第１１実施形態では、第１接続電極３（第２接続電極４）の内方部に平坦部７が形成された例について説明したが、第１接続電極３（第２接続電極４）の長辺３Ａ（長辺４Ａ）および短辺３Ｂ（短辺４Ｂ）が交わる角部の領域に平坦部が形成されている例を採用してもよい。
また、前述の第１〜第１１実施形態では、第１および第２接続電極３，４が基板２の縁部を覆うように、側面および素子形成面２Ａに形成されている例について説明したが、第１および第２接続電極３，４は、素子形成面２Ａ上のみに形成されていてもよい。この場合、たとえば、前述の第１実施形態の図１１Ｄの工程において、切欠部２５を形成する工程に代えて、配線膜２２を選択的に露出させるコンタクトホールを絶縁膜４５および樹脂膜４６を貫通するように形成した後、第１および第２接続電極３，４を当該コンタクトホールを埋め戻すように形成すれば良い。
また、前述の第２〜第４実施形態では、上部電極膜および下部電極膜のうちの一方が複数の電極膜に分割されている構成を示したが、上部電極膜および下部電極膜が両方とも複数の電極膜部分に分割されていてもよい。
また、前述の第２〜第４実施形態では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。
また、前述の第２〜第４実施形態では、複数のキャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。
また、前述の第２〜第４実施形態において、基板２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、前述の第５実施形態において、可溶体部２１０の両側方に形成され、ダミーメタル２１２を一例として挙げた壁部は、基板２に対して浮いている必要はなく、基板２上に固定されていてもよい。
また、前述の第５実施形態では、下方の隙間２１６および上方の隙間２２５は等方性のドライエッチングによって形成されたが、これらの隙間２１６，２２５はウエットエッチングによって形成されてもよい。
また、前述の第６〜第９の実施形態では、４個のダイオードセルが基板２上に形成された例について説明したが、基板２上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の第６〜第９の実施形態では、ｐｎ接合領域またはショットキ接合領域が平面視において正八角形に形成されている例について説明したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域またはショットキ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域またはショットキ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域またはショットキ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが基板２上に混在していてもよい。さらにまた、について説明したが、上に形成されるｐｎ接合領域またはショットキ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域またはショットキ接合領域が基板２上で混在していてもよい。
また、前述の第１０実施形態では、ｐ型半導体基板からなる基板２の例について説明したが、それに代えてｎ型半導体基板からなる基板を用いてもよい。ｎ型半導体基板を用いる場合には、その主面にｎ型エピタキシャル層を形成し、ｎ型エピタキシャル層の表層部にｐ＋型の第１拡散領域とｐ＋型の第２拡散領域とを形成すればよい。
また、前述の第１０実施形態では、第１拡散領域４１０と第２拡散領域４１２とは、それらの配列方向に直交する方向に延びた長手に形成されているが、それらの配列方向に対して斜め方向に延びた長手に形成されていてもよい。
また、前述の第１〜第１１参考例では、複数の凸部９６が、平面視矩形状に形成されている例について説明したが、複数の凸部９６は、平面視円形状に形成されていてもよい。
また、複数の凸部９６は、平面視ハニカム状に配列されていてもよい。平面視ハニカム状に複数の凸部９６が形成されている場合、互いに隣り合う凸部９６間の幅は全て等しくなる。したがって、第１および第２接続電極３，４の表面に凸部９６を無駄なく敷き詰めることができると共に、第１参考例において説明したように、凸部９６が千鳥状に配列されている場合と同様の効果を奏することができる（図７１も併せて参照）。この場合、配線膜２２上には、配線膜２２の表面をハニカム状に露出させるように第１および第２開口２２Ｂ，２２Ｃを有するパターンＰＴ（樹脂膜２４）が形成される。
また、前述の第１〜第１１参考例では、複数の凸部９６が、それぞれ互いに間隔を空けて形成されている例について説明したが、複数の凸部９６のうち幾つかが互いに連なるように形成され、平面視長方形状、平面視凸形状、平面視凹形状等を構成していてもよい。
また、前述の第１〜第１１参考例では、平坦部９７と当該平坦部９７の周囲に形成された複数の凸部９６とが互いに間隔を空けて形成されている例について説明したが、平坦部９７と当該平坦部９７の周囲に形成された複数の凸部９６とは、互いに連なるように形成されていてもよい。
また、前述の第１〜第１１参考例では、複数の凸部９６が第１および第２接続電極３，４形成された例について説明したが、複数の凸部９６が一体的に連なったライン状（環状）の凸部が形成されていてもよい。このようなライン状の凸部９６は、たとえば図７８Ｃにおいて説明したパターンＰＴ（切欠部２５）の形成工程の際に、絶縁膜４５および絶縁膜２０のパターニング法を変更することにより得ることができる。すなわち、たとえば、第１参考例で説明したように、平坦部９７の直下の領域では、第１開口２２Ｂが形成されるように平面視環状のパターンが形成されるのであるが、当該環状のパターンの周囲をさらに取り囲むように複数の環状のパターンを形成すればよい。これにより、第１および第２接続電極３，４の各表面には、平坦部９７の周囲を取り囲むように、ライン状（環状）の凸部が複数形成される。
また、前述の第１〜第１１参考例では、第１および第２接続電極３，４の表面に平坦部９７が形成されている例について説明したが、第１および第２接続電極３，４の表面全域に凸部９６が形成されている構成を採用してもよい。この場合、第１および第２接続電極３，４の全面により光源１５からの光を反射できるので、より良好に部品認識カメラ１４による検出が可能となる。一方で、第１および第２接続電極３，４に平坦部９７が形成されないので、プローブ７０ａ，７０ｂによる電気テスト（たとえば抵抗値の検出工程等（図７８Ｄ，図７８Ｈ参照）時において、プローブ７０ａ，７０ｂ（より具体的には、プローブ７０ａ，７０ｂの先端部以外の部分）が凸部９６と接触する可能性がある。したがって、プローブ７０ａ，７０ｂの接触領域を確保できる程度に凸部９６が第１および第２接続電極３，４に複数形成されていることが好ましい。
また、前述の第１〜第１１参考例では、第１および第２接続電極３，４の内方部に平坦部９７が形成された例について説明したが、第１および第２接続電極３，４の長辺３Ａ，４Ａおよび短辺３Ｂ，４Ｂが交わる角部の領域に平坦部が形成されている例を採用してもよい。
また、前述の第１〜第１１参考例では、第１および第２接続電極３，４の表面に平面視長方形状の平坦部９７が形成された例について説明したが、平面視長方形状の平坦部９７に代えて、平面視多角形状、平面視円形状等の平坦部が形成されていてもよい。この場合、配線膜２２上には、平坦部が形成される領域に対応する位置に、平面視多角形状、平面視円形状の第１開口２２Ｂを含むパターンＰＴを形成すればよい。
また、前述の第１〜第１１参考例では、配線膜２２上に樹脂膜を含むパターンＰＴが形成されている例について説明したが、樹脂膜以外の材料、たとえば、ＳｉＯ２、ＳｉＮ等の絶縁材料によりパターンＰＴが形成されていてもよい。
また、前述の第１〜第１１参考例では、第１および第２接続電極３，４が基板２の縁部を覆うように、側面および素子形成面２Ａに形成されている例について説明したが、第１および第２接続電極３，４は、素子形成面２Ａ上のみに形成されていてもよい。この場合、たとえば、前述の第１参考例の図７８Ｂの工程において、切欠部２５を形成する工程に代えて、配線膜２２を選択的に露出させるコンタクトホールを絶縁膜４５および樹脂膜４６を貫通するように形成した後、第１および第２接続電極３，４を当該コンタクトホールを埋め戻すように形成すれば良い。
また、前述の第１〜第５参考例では、基板２の表面に絶縁膜２０が形成されているが、基板２が絶縁性の基板（たとえばセラミック基板）であれば、絶縁膜２０を省くことができる。そのため、チップ部品の製造工程を簡略化できる。
また、前述の第２〜第４参考例では、上部電極膜および下部電極膜のうちの一方が複数の電極膜に分割されている構成を示したが、上部電極膜および下部電極膜が両方とも複数の電極膜部分に分割されていてもよい。
また、前述の第２〜第４参考例では、上部電極膜または下部電極膜とヒューズユニットとが一体化されている例を示したが、上部電極膜または下部電極膜とは別の導体膜でヒューズユニットを形成してもよい。
また、前述の第２〜第４参考例では、複数のキャパシタ要素が公比ｒ（０＜ｒ、ｒ≠１）＝２の等比数列をなす容量値を有する複数のキャパシタ要素を有している例を示したが、当該等比数列の公比は２以外の数であってもよい。
また、前述の第２〜第４参考例において、基板２として導電性基板を用い、その導電性基板を下部電極として用い、導電性基板の表面に接するように容量膜１１２を形成してもよい。この場合、導電性基板の裏面から一方の外部電極を引き出してもよい。
また、前述の第５参考例において、可溶体部２１０の両側方に形成され、ダミーメタル２１２を一例として挙げた壁部は、基板２に対して浮いている必要はなく、基板２上に固定されていてもよい。
また、前述の第５参考例では、下方の隙間２１６および上方の隙間２２５は等方性のドライエッチングによって形成されたが、これらの隙間２１６，２２５はウエットエッチングによって形成されてもよい。
また、前述の第６〜第９参考例では、４個のダイオードセルが基板２上に形成された例について説明したが、基板２上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の第６〜第９参考例では、ｐｎ接合領域またはショットキ接合領域が平面視において正八角形に形成されている例について説明したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域またはショットキ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域またはショットキ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域またはショットキ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが基板２上に混在していてもよい。さらにまた、について説明したが、上に形成されるｐｎ接合領域またはショットキ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域またはショットキ接合領域が基板２上で混在していてもよい。
また、前述の第１０参考例では、ｐ型半導体基板からなる基板２の例について説明したが、それに代えてｎ型半導体基板からなる基板を用いてもよい。ｎ型半導体基板を用いる場合には、その主面にｎ型エピタキシャル層を形成し、ｎ型エピタキシャル層の表層部にｐ＋型の第１拡散領域とｐ＋型の第２拡散領域とを形成すればよい。
また、前述の第１０参考例では、第１拡散領域４１０と第２拡散領域４１２とは、それらの配列方向に直交する方向に延びた長手に形成されているが、それらの配列方向に対して斜め方向に延びた長手に形成されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴を以下に示す。
たとえば、図６７〜図１３１を参照して、良好に表裏判定でき、円滑に実装基板に実装できるチップ部品およびその製造方法を提供すること、ならびに、当該チップ部品を備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供することを目的とする場合、以下のＡ１〜Ａ２３に示すような特徴を有するチップ部品が抽出され得る。
Ａ１：基板と、前記基板上に形成され、上方に向けて突出する所定パターンの複数の凸部が形成された凸部形成部を含む表面を有する電極と、前記電極と電気的に接続された回路素子を有する素子領域とを含む、チップ部品。
この構成によれば、たとえチップ部品が傾いた姿勢で吸着されていても、光源から電極に照射された光は、チップ部品の最表面に形成された電極の凸部によって乱反射される。チップ部品の電極には、このような凸部が複数形成されているため、たとえ、チップ部品が傾いた姿勢で吸着ノズルにより吸着されていても、光源からの入射光をあらゆる方向に反射させることができる。そのため、部品検出位置（部品認識カメラによる表裏判定が行われる位置）に対して部品認識カメラがどのように配置されていても、当該部品認識カメラにより電極を良好に検出できる。これにより、自動実装機は、チップ部品の仕様による誤認識を軽減できるので、チップ部品の実装基板に対する実装を円滑に行うことができる。
しかも、チップ部品の電極に凸部を形成するという加工で済むので、仕様の異なるチップ部品に適用できる。そのため、チップ部品の仕様毎に、部品認識カメラの周囲に配置する光源の条件（仕様）を変更する必要はない。
Ａ２：前記基板と前記電極との間に形成され、前記電極と前記回路素子とを電気的に接続する配線膜と、前記配線膜上に形成され、前記複数の凸部の下方位置に選択的に開口が形成された絶縁パターンとを含む、Ａ１に記載のチップ部品。
この構成によれば、電極の表面に形成された凸部は、配線膜上に形成された絶縁パターンにより形成できる。すなわち、電極の表面に別途凸部を形成するための工程を追加しなくとも、配線膜に予め絶縁パターンを形成しておくことにより、その後、所定の条件で開口を電極材料で埋め戻すことにより、電極の形成と同時に、配線膜に形成された絶縁パターンを利用して、電極の表面に凸部を形成できる。
Ａ３：前記絶縁パターンは、最表面に樹脂膜を有する絶縁膜の積層構造からなる、Ａ２に記載のチップ部品。
Ａ４：前記樹脂膜は、ポリイミドからなる、Ａ３に記載のチップ部品。
Ａ５：前記凸部形成部は、前記複数の凸部が、互いに直交する行方向および列方向において一定の間隔で行列状に配列されたパターンを含む、Ａ１〜Ａ４のいずれか一つに記載のチップ部品。
この構成によれば、光源からの光をむらなく反射させることができるので、部品認識カメラにより電極をより一層良好に検出できる。
Ａ６：前記凸部形成部は、前記複数の凸部が、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されたパターンを含む、Ａ１〜Ａ５のいずれか一つに記載のチップ部品。
凸部が行列状に配列されたパターンを含む前述の構成の場合、電極の表面には、凸部の頂部よりも厚さ方向に窪んだ部分（以下、「電極の底部」という。）が網目状に形成されている。電極の底部は、行方向に延びるパターンと列方向に延びるパターンとを含む。行方向および列方向に延びる電極の底部のパターンが交差する十字状の交差部では、当該交差部の対角線方向（すなわち、凸部の角部と当該凸部の中心を挟んで対向する角部とを結ぶ直線方向）の幅が、行方向および列方向に延びる電極の底部の各幅よりも幅広に形成されている。交差部では、行方向および列方向に延びる電極の底部が重なって形成されているので、当該交差部上に形成される電極の底部が、他の部分よりもさらに深く形成される可能性がある。したがって、たとえば、電極の底部の直下の領域に下地層として絶縁パターンが形成されている場合には、絶縁パターンの表面が露出する可能性がある。
そこで、凸部が千鳥状に配列されたパターンを含む電極の表面を形成することにより、電極の底部によって形成されるパターンの交差部を十字状からＴ字状にできる。すなわち、交差部に隣接する凸部の数を４つから３つに減らすことができ、交差部で互いに隣接する３つの凸部間の距離を、行方向および列方向に互いに隣接する凸部間の距離と一致させることができる。これにより、電極の底部が、交差部で重なって形成されることを防止できるので、電極の底部が、深く形成されることを効果的に抑制できる。
Ａ７：前記電極の表面には、各前記凸部よりも広い面積を有する平坦部が形成されている、Ａ１〜Ａ６のいずれか一つに記載のチップ部品。
チップ部品の製造工程では、素子領域に形成された回路素子のプロービング（電気的テスト）が実施されるのであるが、この構成のように電極の表面に凸部よりも広い面積を有する平坦部を設けておくことで、プローブ（より具体的には、プローブの先端部以外の部分）が凸部と接触することを抑制または防止できる。その結果、プロービングを良好に行うことができる。また、実装基板に実装する際の接続面積も良好に確保できる。
前記平坦部は、前記電極の内方部に形成されていることが好ましい。この構成によれば、プローブと電極とが接触する位置を電極の内方部に限定できるので、プローブが凸部と接触することを効果的に抑制または防止できる。
Ａ８：前記凸部形成部は、前記平坦部を取り囲むように形成されている、Ａ７に記載のチップ部品。
Ａ９：前記電極は、前記基板の表面の縁部を覆うように、当該表面および側面に一体的に形成されている、Ａ１〜Ａ８のいずれか一つに記載のチップ部品。
Ａ１０：前記基板は平面視において矩形状であり、前記電極は、前記基板の三方の縁部を覆うように形成されている、Ａ９に記載のチップ部品。
Ａ１１：前記電極は、互いに間隔を空けて形成された一対の電極を含み、前記素子領域は、前記一対の電極の間に形成されている、Ａ１〜Ａ１０のいずれか一つに記載のチップ部品。
Ａ１２：前記素子領域は、前記基板上において、互いに異なる機能を有する複数の回路素子が互いに間隔を空けて配置された複数の素子領域を含み、前記電極は、各前記複数の回路素子にそれぞれ接続されるように、前記基板の表面に形成された一対の電極を含む、Ａ１〜Ａ１１のいずれか一つに記載のチップ部品。
この構成によれば、チップ部品は、複数の回路素子が共通の基板上に配置された複合チップ部品を構成している。複合チップ部品によれば、実装基板に対する接合面積（実装面積）を縮小できる。また、複合チップ部品をＮ連チップ（Ｎは、正の整数）としたことによって、素子を一つだけ搭載したチップ部品をＮ回実装する場合に比べて、同じ機能を有するチップ部品を１回の工程で実装できる。さらに、単品チップに比べて、チップ部品一つ当たりの面積を大きくできるので、自動実装機の吸着ノズルによる吸着動作を安定させることができる。
Ａ１３：前記電極は、Ｎｉ層と、Ａｕ層と、前記Ｎｉ層と前記Ａｕ層との間に介在するＰｄ層とを含む、Ａ１〜Ａ１２のいずれか一つに記載のチップ部品。
この構成によれば、チップ部品の外部接続電極として機能する電極の最表面には、Ａｕ層が形成されている。そのため、チップ部品を実装基板に実装する際に、優れたはんだ濡れ性と、高い信頼性とを達成できる。また、この構成の電極では、Ａｕ層を薄くすることによってＡｕ層に貫通孔（ピンホール）ができてしまっても、Ｎｉ層とＡｕ層との間に介装されたＰｄ層が当該貫通孔を塞いでいるので、当該貫通孔からＮｉ層が外部に露出されて酸化することを防止できる。
Ａ１４：前記回路素子は、抵抗を含む、Ａ１〜Ａ１３のいずれか一つに記載のチップ部品。
Ａ１５：前記回路素子は、キャパシタを含む、Ａ１〜Ａ１４のいずれか一つに記載のチップ部品。
Ａ１６：前記回路素子は、ヒューズを含む、Ａ１〜Ａ１５のいずれか一つに記載のチップ部品。
Ａ１７：前記回路素子は、ダイオードを含む、Ａ１〜Ａ１６のいずれか一つに記載のチップ部品。
ダイオードとしては、ｐｎダイオード、ショットキダイオード、ツェナーダイオード等を例示できる。
Ａ１８：Ａ１〜Ａ１７のいずれか一つに記載のチップ部品と、前記基板の前記表面に対向する実装面に、前記電極にはんだ接合されたランドを有する実装基板とを含む、回路アセンブリ。
Ａ１９：Ａ１８に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。
Ａ２０：基板上に設定された素子領域が有する回路素子と電気的に接続される配線膜を、前記基板上に形成する工程と、前記配線膜を選択的に露出させる複数の開口が形成されるように、前記配線膜上に絶縁パターンを形成する工程と、前記絶縁パターンの前記複数の開口の上方位置に選択的に複数の凸部を有する凸部形成部が形成されるように、前記絶縁パターンを電極材料で覆うことによって、前記絶縁パターン上に電極を形成する工程とを含む、チップ部品の製造方法。
この方法によれば、基板上に形成される電極の表面に複数の凸部が形成されたチップ部品を製造できる。したがって、前述のチップ部品と同様の効果を奏するチップ部品を製造できる。
Ａ２１：前記絶縁パターンを形成する工程は、前記複数の開口が、互いに直交する行方向および列方向において一定の間隔で行列状に配列されるパターンで、前記絶縁パターンを形成する工程を含む、Ａ２０に記載のチップ部品の製造方法。
この方法によれば、電極の表面に複数の凸部が行列状に形成されたチップ部品を製造できる。
Ａ２２：前記絶縁パターンを形成する工程は、前記複数の開口が、互いに直交する行方向および列方向において１列おきに行方向の位置をずらして千鳥状に配列されるパターンで、前記絶縁パターンを形成する工程を含む、Ａ２０またはＡ２１に記載のチップ部品の製造方法。
この方法によれば、電極の表面に複数の凸部が千鳥状に形成されたチップ部品を製造できる。
Ａ２３：前記絶縁パターンを形成する工程は、各前記開口よりも広い面積を有する平坦な絶縁材料部が形成されるようなパターンで、前記絶縁パターンを形成する工程を含む、Ａ２０〜Ａ２２のいずれか一つに記載のチップ部品の製造方法。
この方法によれば、電極の表面に平坦部が形成されたチップ部品を製造できる。
１ チップ部
２ 基板
２Ａ 素子形成面
３ 第１接続電極
４ 第２接続電極
５ 素子領域
６ 凹部
７ 平坦部
８ 下地凹部
９ 実装基板
９Ａ 実装面
２０ 絶縁膜
２２ 配線膜
３３ Ｎｉ層
３４ Ｐｄ層
３５ Ａｕ層
５６ 抵抗
１００ 回路アセンブリ
１０１ チップ部品
１０２ チップ部品
１０３ チップ部品
２０１ チップ部品
２０４ ヒューズ要素
３０１ チップ部品
３２９ チップ部品
３３１ チップ部品
３４９ チップ部品
４０１ チップ部品
４０１Ａ チップ部品
４０１Ｂ チップ部品
４０１Ｃ チップ部品
４０１Ｄ チップ部品
４０１Ｅ チップ部品
４０１Ｆ チップ部品
５０１ 複合チップ部品
５０２ 基板
５０２Ａ 素子形成面
５０３ 第１接続電極
５０４ 第２接続電極
５０５ 素子領域
５５４ ランド
５８８ ランド
６０１ スマートフォン
６０２ 筐体
７０１ チップ部品
７０２ 絶縁基板
７０８ 下地凹部
Ｃ１-Ｃ８ キャパシタ要素
Ｄ３０１-Ｄ３０４ ダイオードセル
Ｄ３１１-Ｄ３１４ ダイオードセル
Ｄ４０１，Ｄ４０２ ツェナーダイオード
Ｐ 部品検出位置
λ１ 入射光
λ２ 反射光
λ３ 入射光
λ４ 反射光

Claims (19)

  1. 基板と、
    前記基板上に形成され、複数の凹部が厚さ方向に向かって形成された表面を有する電極と、
    前記電極と電気的に接続された回路素子を有する素子領域とを含む、チップ部品。
  2. 前記電極は、前記凹部が形成されていない平坦部をさらに含む、請求項１に記載のチップ部品。
  3. 前記平坦部は、前記電極の内方部に形成され、
    前記凹部は、前記電極の周端部に沿って形成されている、請求項２に記載のチップ部品。
  4. 前記基板と前記電極との間に形成された絶縁膜をさらに含み、
    前記絶縁膜は、平面視において、前記電極の前記凹部が形成された位置と同じ位置に、その表面を厚さ方向に掘り下げるように形成された下地凹部を含む、請求項１〜３のいずれか一項に記載のチップ部品。
  5. 前記絶縁膜と前記電極との間に介在し、前記電極と前記回路素子とを電気的に接続させるための配線膜をさらに含む、請求項４に記載のチップ部品。
  6. 前記電極は、前記基板の表面の縁部を覆うように、当該表面および側面に一体的に形成されている、請求項１〜５のいずれか一項に記載のチップ部品。
  7. 前記基板は平面視において矩形状であり、
    前記電極は、前記基板の三方の縁部を覆うように形成されている、請求項６に記載のチップ部品
  8. 前記電極は、互いに間隔を空けて形成された一対の電極を含み、
    前記素子領域は、前記一対の電極の間に形成されている、請求項１〜７のいずれか一項に記載のチップ部品。
  9. 前記素子領域は、前記基板上において、互いに異なる機能を有する複数の回路素子が互いに間隔を空けて配置された複数の素子領域を含み、
    前記電極は、各前記複数の回路素子にそれぞれ接続されるように、前記基板の表面に形成された一対の電極を含む、請求項１〜７のいずれか一項に記載のチップ部品。
  10. 前記電極は、Ｎｉ層と、Ａｕ層と、前記Ｎｉ層と前記Ａｕ層との間に介在するＰｄ層とを含む、請求項１〜９のいずれか一項に記載のチップ部品。
  11. 前記回路素子は、抵抗を含む、請求項１〜１０のいずれか一項に記載のチップ部品。
  12. 前記回路素子は、キャパシタを含む、請求項１〜１１のいずれか一項に記載のチップ部品。
  13. 前記回路素子は、ヒューズを含む、請求項１〜１２のいずれか一項に記載のチップ部品。
  14. 前記回路素子は、ダイオードを含む、請求項１〜１３のいずれか一項に記載のチップ部品。
  15. 前記基板は、絶縁材料からなり、
    前記基板の表面には、平面視において、前記電極の前記凹部が形成された位置と同じ位置に、前記基板を厚さ方向に掘り下げた下地凹部が形成されている、請求項１〜３のいずれか一項に記載のチップ部品。
  16. 請求項１〜１５のいずれか一項に記載のチップ部品と、
    前記基板の前記表面に対向する実装面に、前記電極にはんだ接合されたランドを有する実装基板とを含む、回路アセンブリ。
  17. 請求項１６に記載の回路アセンブリと、
    前記回路アセンブリを収容した筐体とを含む、電子機器。
  18. 基板上に絶縁膜を形成する工程と、
    前記絶縁膜の表面を厚さ方向に選択的に掘り下げることにより、複数の下地凹部を形成する工程と、
    その表面における前記複数の下地凹部上の位置に凹部が形成されるように、前記複数の下地凹部を電極材料で埋め戻すことによって、電極を形成する工程とを含む、チップ部品の製造方法。
  19. 前記複数の下地凹部を形成する工程は、前記電極の形成領域における周端部に沿うように、前記複数の下地凹部を形成する工程を含む、請求項１８に記載のチップ部品の製造方法。
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