CN100555622C - 具有识别码的半导体芯片及其制造方法和管理系统 - Google Patents
具有识别码的半导体芯片及其制造方法和管理系统 Download PDFInfo
- Publication number
- CN100555622C CN100555622C CNB2005800460926A CN200580046092A CN100555622C CN 100555622 C CN100555622 C CN 100555622C CN B2005800460926 A CNB2005800460926 A CN B2005800460926A CN 200580046092 A CN200580046092 A CN 200580046092A CN 100555622 C CN100555622 C CN 100555622C
- Authority
- CN
- China
- Prior art keywords
- identification code
- light
- semiconductor chip
- wiring
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000005611 electricity Effects 0.000 claims abstract description 12
- 238000003860 storage Methods 0.000 claims abstract description 7
- 229910002056 binary alloy Inorganic materials 0.000 claims description 9
- 230000003287 optical effect Effects 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000000609 electron-beam lithography Methods 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 238000012545 processing Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000010894 electron beam technology Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 108010085603 SFLLRNPND Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004411 aluminium Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
- H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明提供了使用电识别码和光识别码的半导体芯片，在同一处理中形成的这两种码总是彼此一一对应。与电可读识别码相关联的光可读布线图案被形成在半导体芯片的顶层上或者从顶层光可识别的层上，并被用作光识别码。因此，所提供的半导体芯片使得光可读布线图案是以电形式存储识别码的存储元件的布线的一部分，并且由被设为1或0的布线形式的组合组成，所述1或0即每个存储元件的输出。
Description
技术领域
本发明涉及通过识别码来识别半导体芯片的装置，更具体地，涉及既使用光可读识别码又使用电可读识别码来识别的半导体芯片、制造这种芯片的方法和使用这些识别码的半导体芯片管理系统。
背景技术
在芯片或者晶片阶段，或者当形成集成电路的时候，为了检查是否有缺陷存在而测试半导体器件，并且测试结果的信息作为识别码被标识在每个芯片上。作为测试信息的码，因为信息量比较少，因此经常使用诸如条形码和标签(marking)之类的光可读识别码。
与此同时，为了处理控制、后续的质量调查等，以及如上所述的测试信息，变得有必要在芯片上标识晶片的制造历史、晶片上的芯片位置信息、在芯片上形成的集成电路的制造历史等以作为识别码。因为这种多重目的识别码含有大量的信息，所以使用诸如条形码之类的光识别码就困难了，在许多情况下使用采用半导体存储器的电识别码。
通常，对于电识别码，在半导体芯片周围的预定部分(芯片上没有形成集成电路的部分)设有专用于识别码的多个存储元件(例如ROM)，并且这些元件的二进制信息的组合构成码。作为从电识别码读取信息的方法，有这样的一种方法，即，将输出线连接到IC芯片体(chip body)的探针测试(probe test)的输出线上，并从探针的输出读取信息，但是通常执行的方法是把IC芯片焊接(wire bonding)在封装上，然后读取电识别码。因此，只有在IC芯片被封装后，识别码信息的使用才成为可能，并且出现了这样一种问题，即，这种方法作为制造控制的管理系统是不够的。
此外，近年来，SiP(System in Package，系统级封装)已经被频繁地使用，在SiP中一个封装包含有多个IC芯片。在这样的系统中，尤其有必要严格地执行过程控制以选择IC芯片，并且需要用于在芯片被封装之前识别IC芯片的类型和是否存在缺陷的方法。为了这种目的，不需要连线就能读出码的光识别码是合适的。因此，近年来，已经提出了用于使用电识别码和光识别码两者来管理半导体芯片的一些系统(例如，JP2001-525993和JP2002-184872)。
发明内容
在如上所述的JP2001-525993和JP2002-184872中，使用条形码或类似码作为光学方式的识别码。然而，可在几平方毫米的芯片上形成的条形码必须具有很小的尺寸，这限制了处理的信息量，并且为了形成微型码的处理似乎需要相当大的努力。
当使用电识别码和光识别码两者时，首先形成作为主体的集成电路和电识别码专用电路，然后在表面上形成光识别码。这种方法增加了芯片制造步骤的数目，不是优选的。因此，需要在同一处理步骤中一起形成电识别码和光识别码的方法。
通常，在形成集成电路中所使用的光刻(lithography)技术被认为是精确而可靠地形成极为精细的光可识别图案的方法。因此，使用该技术有可能在同一处理步骤中一起形成电识别码和光识别码。
与此同时，在使用电识别码和光识别码两者时，如果码具有的信息彼此不相关，那么就需要把信息彼此相对应地存储在计算机存储器中。识别码的目的之一是允许响应于半导体芯片质量随时间的变化而进行跟踪调查。为了这个目的，有必要把大量半导体芯片的识别码信息存储许多年。因此，这种不相关的码不是优选的，而需要这两种码始终一一对应。
因此，在使用电识别码和光识别码两者的半导体芯片中或者在该芯片的管理系统中，本发明的一个目的在于提供用于在与使用形成半导体图案的技术形成电识别码相同的步骤中形成光识别码的装置，同时所提供的码始终彼此一一对应。
为了实现上述目的，本发明的一种半导体芯片是使用与电可读识别码相关联的光可读布线图案作为光识别码的半导体芯片。
在半导体芯片中，优选的是在半导体芯片的顶层或者从顶层光可识别的层上形成光可读布线图案。
此外，在半导体芯片中，优选的是所述布线图案是以电形式存储识别码的存储元件的布线的一部分，并且是被设为1或0(即每一个存储元件的二进制输出值)的布线形式的组合。
在本发明的制造半导体芯片的方法中，在晶片上形成存储电识别码的多个存储元件，经由绝缘层在存储元件上形成布线层，使用抗蚀膜涂覆布线层，通过电子束光刻或者激光束光刻形成布线图案以使得每个存储元件的输出值是1或0，利用布线图案蚀刻布线层，这样就形成了与电识别码相关联的光可读布线图案。
在制造方法中，优选的是在从顶层光可识别的层上形成布线图案。
此外，本发明的管理半导体芯片的系统使用光读取装置和电读取装置来管理半导体芯片，并将光读取装置和电读取装置的信息输出，其中，光读取装置读取与电可读识别码相关联的存储元件的光可读布线图案，电读取装置读取电可读识别码。
在管理系统中，优选地在半导体芯片的顶层或者在从顶层光可识别的层上形成光可读布线图案，并且更优选地，光可读布线图案是以电形式存储识别码的存储元件的布线的一部分，同时是这样的布线形式的组合，使得每个存储元件的二进制输出值是1或0。
在本发明的半导体芯片中，电读取的识别码和光读取的识别码是完全彼此等同的，并且可以以这样的方式来使用码，即在半导体芯片被封入到封装中之前主要是使用光识别，而在封入芯片之后主要是使用电识别。此外，确保两种码总是与彼此相等同，这消除了存储两种待存储的码之间的对应性的需要。
此外，在本发明中，可以使用传统的半导体制造方法在相同的处理步骤中形成电识别码和光识别码，这与分别形成两种码的情形相比简化了制造过程。
附图说明
考虑下面的描述并结合附图(其中，示例性地图示实施例)，本发明的上述及其它目的和特征将变得更加完整，其中：
图1A到1C是本发明的具有识别码的半导体芯片的说明图；
图2A到2C是示出了在本发明的实施例中使用的存储元件的配置的图；
图3A和3B是在本实施例中使用布线图案作为光识别码的方法的说明图；
图4是本实施例中光识别码和电识别码之间的对应关系的说明图；
图5A到5C是示出了本发明的制造半导体芯片的方法的一个示例的图；
图6A到6D是示出了本发明制造半导体芯片的方法的另一个示例的图；
图7A和7B是示出了在本发明的半导体芯片中的识别码的布置的另一个示例的图；
图8A和8B是示出了读出存储在半导体芯片中的电识别码的逻辑电路的实施例的图。
具体实施方式
以下将参考附图来详细描述本发明的优选实施例。图1A至1C是本发明的具有识别码的半导体芯片的示意图，其中，识别码3形成在从晶片1分割出来的每个芯片2的外边沿附近的预定位置处。识别码3的特征在于结合形式的电存储码和光可读码。换句话说，如图1C所示，电识别码是由多个存储元件4(如图中虚线所示)的组合而形成的，并且作为存储元件4，例如使用如图2A到2C所示的反相器。存储元件4的布线图案5被配置成是从外部光可读的，并且被用作光识别码。光识别码将布线图案5读成二进制信息0或者1，并且形成电识别码的存储元件4的二进制输出值被配置成与光识别码的二进制输出值一一对应。
图2A到2C示出了本发明的实施例中所使用的存储元件的配置，其中，图2A是示意性的俯视图，图2B是沿图2A的线A-A’取出的截面(大体上是U形)的示意图，且图2C图示了等效电路。
如图2C所示，在本实施例中用作存储元件的C-MOS晶体管由耦合的p-MOS和n-MOS晶体管组成。如图2B所示，n区7在硅板6的p区中形成。一对p阱8在n区7中形成以作为p-MOS的源极和漏极。类似地，～对n阱9在原板的p区中形成以作为n-MOS的源极和漏极。
在两个p阱8之间和两个n阱9之间经由绝缘层10形成多晶硅栅极11，并且向两个栅极提供同一输入。通过铝导线，p阱的源极侧与VDD相连，n阱的漏极侧与VSS相连，且p阱的漏极与n阱的源极相连以取得输出。所述C-MOS晶体管是反相器，当输入为高时输出为低，而当输入为低时输出为高。
此外，本发明中使用的存储元件并不限于前面提到的例子，而可以仅仅是n-MOS或者p-MOS晶体管。此外，对于C-MOS，其布线方案并不限于前面提到的例子。
图3A和3B是本实施例中使用布线图案作为光识别码的方法的说明图。如图所示，通过将耦合到p-MOS和n-MOS两者的栅极的输入线12连接到VDD线13一边(图3A)或者VSS线14一边(图3B)，可以获取高或者低的二进制输出以作为电识别码，并且同时从光学上把布线图案识别成二进制信息。此外，如图3A和3B所示，使用缓冲器单元作为逻辑电路，但是本发明并不限于这种情形，且逻辑电路可以是反相器。
可以在半导体芯片的顶层或者在从顶层光可识别的层上形成布线图案。此外，至少使用光放大装置(optically expanding means)或者图象处理装置就足以可靠地区分图3A和3B的布线的缺失部分。因此，通过使用缺失部分作为光识别码，就可以获取对应于电识别码的1或者0的输出的光识别码的二进制输出。此外，输出线15总是出现在同一位置，且与二进制信息不相关。
图4是本实施例中光识别码和电识别码之间对应关系的说明图。在这个例子中，四个存储元件的信息被设为一组以用十六进制表示信息。换句话说，在光学上和电学上同时把与VSS线14一边相连的元件设置为0，而把与VDD线13一边相连的元件设置为1。这样，光识别码和电识别码彼此完全等同。
在这个示例中，四个高位或者低位存储元件的码是(0101)(用十六进制表示为“5h”)，且高位和低位元件的码是(01010101)(用十六进制表示为“55h”)。这只是一个示例，并且在本发明的半导体芯片中，因为光识别码和电识别码彼此完全一一对应(相等同)，因此没有必要将两种码彼此相关联地存储在存储器中。此外，不会发生由于某种错误使得码彼此不一致从而无法确定这样的问题。
以下将描述本发明的制造所述半导体芯片的方法。图5A到5C是示出本实施例中半导体芯片的制造过程的示例的说明图。首先，如图5A所示，掺杂元件通过离子注入而被加到硅板6中，形成p阱8和n阱9，且通过CVD等在绝缘层上形成多晶硅栅极11。然后，在其上形成厚绝缘层10，并且通过利用光刻胶掩模(resist mask)图案化形成接触孔16以将每一元件与金属导线相连。
然后，如图5B所示，通过真空沉积用铝膜17涂覆整个元件表面，在膜17上形成用于电子束的抗蚀膜18，通过利用电子束24的直接光刻在抗蚀膜18上形成与指定给每一芯片的识别码相对应的图案，以及蚀刻并移除不必要的部分。如此就得到了如图5C所示的预定布线图案。
为了保护布线图案，有必要时可以在图案的表面上形成透明的保护层。此外，以上描述的是在布线部分的光刻中使用电子束的情形，而使用激光束也能产生如以上描述的情形一样的处理。
图6A到6D是示出半导体芯片制造过程的另一个示例的说明图。在这个示例中，如图6A所示，使用如前所述相同的方法在硅板6上形成p阱8，n阱9，绝缘层10和接触孔16。如图6B所示，通过真空沉积利用铝膜17涂覆整个元件表面，并且使用光刻胶(photoresist)作为掩模蚀刻并移除不必要的部分以形成预定的布线图案。在这个阶段，形成布线图案(通过叠加图3A和3B的图案而获得)以使得栅极与VDD线和VSS线两者相连。
然后，如图6C所示，形成用于电子束的抗蚀膜18，并且通过电子束光刻得到铝导线的切割部分19。通过电子束得到的这部分的铝导线通过蚀刻而被切除，且抗蚀膜18被移除，这样就得到了如图6D所示的预定布线图案(图3A或3B的图案)。
在如前所述的处理步骤中，到图6B为止的步骤，即形成源极、漏极和栅极，形成层间绝缘层和接触孔，以及形成具有预定图案的铝导线，与在制造作为主体的集成电路中所使用的方法是相同的，并且通常可以同时与制造电路一起进行。因此，专用于识别码的步骤只有形成用于电子束的抗蚀膜，通过电子束光刻得到切割部分，和通过蚀刻移除该得到部分的导线，并因此减少了形成识别码的处理。
当极为精细的图案被用作光识别码时，有必要应用半导体光刻技术来形成图案，并且极大地增加处理步骤通常是必不可少的，但是根据本发明的方法，可以极大地减少处理步骤。
图7A和7B是示出本发明的半导体芯片中的识别码的布置的另一个示例的图，其中图7A是示意性俯视图，图7B是示意性地示出截面的一部分的透视图。在这个示例中，形成光识别码的布线图案5和形成电识别码的存储元件4被置于不同的上部位置和下部位置。如图7A所示，存储元件4被置于半导体芯片2的外围，布线图案5被置于中心附近，且元件和图案通过布线相连。
此外，如图7B所示，布线图案5被形成在半导体芯片2的顶层20的表面上，存储元件4被形成在底层22中，且图案5和元件4通过长布线被耦合。通过这种配置，中间层21可被自由地用于任何目的(例如，集成电路体和电路体的布线)。此外，顶层的上表面(保护层或者绝缘层)通常没有其它布线等，可被自由地使用，设置布线图案5和布线23是没有任何问题的。
图8A和8B示出了读出存储在半导体芯片中的电识别码的逻辑电路的实施例。图8A示出了将电识别码作为串行信号读出的逻辑电路的示例。
如图8A所示的并-串转换电路由移位寄存器(例如触发器(flip-flop))组成。将8比特的并行信号，即存储在半导体芯片中的电识别码，输入到并-串转换电路(移位寄存器)。在串-并转换电路(移位寄存器)中，当控制信号和用于安全性的内部电阻信号被使能(允许读取)后，构成并-串转换电路(移位寄存器)的触发器被时钟信号驱动，并且并行信号的每一比特被作为串行信号输出。
图8B示出了将电识别码作为并行信号读出的逻辑电路的示例。为了把作为并行信号输入到选择器的电识别码作为并行信号输出需要8比特的信号，并且作为这样的一种信号，使用的是在芯片中使用的信号而没有变化。是否要读取电识别码由选择器信号来选择。只有在选择器信号为“读出”且用于安全性的内部电阻信号被使能的情形下，存储在半导体芯片中的电识别码才作为并行信号被读出。
本发明并不限于上述实施例，且在不脱离本发明的范围的情况下可以做各种变化和修改。
本申请是基于申请日为2004年12月13日、申请号为No.2004-360181的日本专利申请的，该申请公开的全部内容通过引用结合于此。
Claims (12)
1.一种半导体芯片，其中，与电可读识别码相关联的光可读布线图案被形成为光识别码。
2.如权利要求1所述的半导体芯片，其中，所述光可读布线图案被形成在所述半导体芯片的顶层上或者从所述顶层光可识别的层上。
3.如权利要求1所述的半导体芯片，其中，所述光可读布线图案是以电形式存储识别码的存储元件的布线的一部分，并且由与所述存储元件的二进制输出值相对应的布线形式的组合组成。
4.一种制造半导体芯片的方法，包括以下步骤：
在晶片上形成多个存储元件用于存储电识别码；
经由绝缘层在所述存储元件上进一步形成布线层；
利用抗蚀膜涂覆所述布线层；
通过电子束光刻或者激光束光刻形成布线图案以使得所述存储元件中的每一个的输出值是1或0；以及
利用所述布线图案蚀刻所述布线层以形成与所述电识别码相关联的光可读布线图案。
5.如权利要求4所述的制造半导体芯片的方法，其中，所述布线图案被形成在从顶层光可识别的层上。
6.一种管理半导体芯片的系统，包括：
光读取装置，读取存储元件的光可读布线图案，所述图案与电可读识别码相关联并被形成为光识别码；
电读取装置，读取所述电可读识别码；以及
管理装置，使用所述光读取装置的输出信息和所述电读取装置的输出信息来管理半导体芯片。
7.如权利要求6所述的管理半导体芯片的系统，其中，所述光可读布线图案被形成在所述半导体芯片的顶层上或者从所述顶层光可识别的层上。
8.如权利要求7所述的管理半导体芯片的系统，其中，所述光可读布线图案是以电形式存储识别码的存储元件的布线的一部分，并且由与所述存储元件的二进制输出值相对应的布线形式的组合组成。
9.一种通过使用电识别码和光识别码来管理半导体芯片的方法，
所述光识别码是形成在光可识别的层上的存储元件的布线的一部分，所述存储元件的布线的一部分以下称为“布线图案”，并且
所述布线图案对应于所述电识别码。
10.如权利要求9所述的方法，其中所述光可识别的层是所述半导体芯片的顶层。
11.如权利要求10所述的方法，其中在所述半导体芯片的顶层上的中心部分形成所述布线图案。
12.如权利要求9至11中任一项所述的方法，其中所述布线图案由与所述存储元件的二进制输出值相对应的布线形式的组合组成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP360181/2004 | 2004-12-13 | ||
| JP2004360181 | 2004-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101111936A CN101111936A (zh) | 2008-01-23 |
| CN100555622C true CN100555622C (zh) | 2009-10-28 |
Family
ID=36588281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005800460926A Expired - Fee Related CN100555622C (zh) | 2004-12-13 | 2005-12-12 | 具有识别码的半导体芯片及其制造方法和管理系统 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20080121709A1 (zh) |
| EP (1) | EP1836729A2 (zh) |
| JP (1) | JP2008523607A (zh) |
| KR (1) | KR100934918B1 (zh) |
| CN (1) | CN100555622C (zh) |
| TW (1) | TW200701422A (zh) |
| WO (1) | WO2006064921A2 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8242603B2 (en) * | 2007-12-10 | 2012-08-14 | Agere Systems Inc. | Chip identification using top metal layer |
| US8187897B2 (en) | 2008-08-19 | 2012-05-29 | International Business Machines Corporation | Fabricating product chips and die with a feature pattern that contains information relating to the product chip |
| GB2485337A (en) * | 2010-11-01 | 2012-05-16 | Plastic Logic Ltd | Method for providing device-specific markings on devices |
| US9618566B2 (en) | 2015-02-12 | 2017-04-11 | Globalfoundries Inc. | Systems and methods to prevent incorporation of a used integrated circuit chip into a product |
| US9791502B2 (en) | 2015-04-30 | 2017-10-17 | Globalfoundries Inc. | On-chip usable life depletion meter and associated method |
| US20170221871A1 (en) * | 2016-02-01 | 2017-08-03 | Octavo Systems Llc | Systems and methods for manufacturing electronic devices |
| US20170242137A1 (en) * | 2016-02-19 | 2017-08-24 | Infineon Technologies Ag | Electronic device substrate and method for manufacturing the same |
| US10522472B2 (en) | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US10418324B2 (en) | 2016-10-27 | 2019-09-17 | Asml Netherlands B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| CN116666358A (zh) * | 2016-12-23 | 2023-08-29 | Asml荷兰有限公司 | 具有序列号的安全芯片 |
| US10242951B1 (en) | 2017-11-30 | 2019-03-26 | International Business Machines Corporation | Optical electronic-chip identification writer using dummy C4 bumps |
| JP6438619B1 (ja) * | 2018-06-28 | 2018-12-19 | 山佐株式会社 | 遊技機 |
| US11133206B2 (en) | 2019-04-15 | 2021-09-28 | Tokyo Electron Limited | Method for die-level unique authentication and serialization of semiconductor devices using electrical and optical marking |
| US11031258B2 (en) | 2019-08-22 | 2021-06-08 | Micron Technology, Inc. | Semiconductor packages with patterns of die-specific information |
| US11532490B2 (en) * | 2019-08-22 | 2022-12-20 | Micron Technology, Inc. | Semiconductor packages with indications of die-specific information |
| WO2024218689A1 (en) | 2023-04-18 | 2024-10-24 | Sandgrain B.V. | Hard-coding an ic-specific code in an integrated circuit, device |
| WO2024218695A1 (en) | 2023-04-18 | 2024-10-24 | Sandgrain B.V. | Integrated circuit with hard-coded ic-specific code, device and method |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598852A (en) * | 1979-01-23 | 1980-07-28 | Nec Corp | Memory device |
| JPS5771151A (en) * | 1980-10-22 | 1982-05-01 | Nec Corp | Pakage for semiconductor device |
| JPH04147647A (ja) * | 1990-10-09 | 1992-05-21 | Nec Yamaguchi Ltd | 半導体集積回路 |
| JP3659981B2 (ja) * | 1992-07-09 | 2005-06-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ダイ特定情報に特徴付けられるダイ上の集積回路を含む装置 |
| US5536968A (en) * | 1992-12-18 | 1996-07-16 | At&T Global Information Solutions Company | Polysilicon fuse array structure for integrated circuits |
| US5301143A (en) * | 1992-12-31 | 1994-04-05 | Micron Semiconductor, Inc. | Method for identifying a semiconductor die using an IC with programmable links |
| US5786827A (en) * | 1995-02-21 | 1998-07-28 | Lucent Technologies Inc. | Semiconductor optical storage device and uses thereof |
| US5927512A (en) * | 1997-01-17 | 1999-07-27 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US5844803A (en) * | 1997-02-17 | 1998-12-01 | Micron Technology, Inc. | Method of sorting a group of integrated circuit devices for those devices requiring special testing |
| US5984190A (en) * | 1997-05-15 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for identifying integrated circuits |
| JP2002184872A (ja) * | 2000-12-15 | 2002-06-28 | Hitachi Ltd | 認識番号を有する半導体装置、その製造方法及び電子装置 |
| US6817531B2 (en) * | 2001-03-07 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Apparatus and methods for marking content of memory storage devices |
| FR2837621A1 (fr) * | 2002-03-22 | 2003-09-26 | St Microelectronics Sa | Differenciation de puces au niveau d'une reticule |
| DE10258511A1 (de) * | 2002-12-14 | 2004-07-08 | Infineon Technologies Ag | Integrierte Schaltung sowie zugehörige gehäuste integrierte Schaltung |
| GB0419465D0 (en) * | 2004-09-02 | 2004-10-06 | Cavendish Kinetics Ltd | Method and apparatus for programming and reading codes |
| US20080142606A1 (en) * | 2006-12-19 | 2008-06-19 | Ping-Chang Wu | E-fuse bar code structure and method of using the same |
-
2005
- 2005-12-12 EP EP05816566A patent/EP1836729A2/en not_active Withdrawn
- 2005-12-12 WO PCT/JP2005/023185 patent/WO2006064921A2/en active Application Filing
- 2005-12-12 US US11/721,626 patent/US20080121709A1/en not_active Abandoned
- 2005-12-12 JP JP2007545155A patent/JP2008523607A/ja active Pending
- 2005-12-12 KR KR1020077015778A patent/KR100934918B1/ko not_active IP Right Cessation
- 2005-12-12 CN CNB2005800460926A patent/CN100555622C/zh not_active Expired - Fee Related
- 2005-12-13 TW TW094144118A patent/TW200701422A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2006064921A2 (en) | 2006-06-22 |
| WO2006064921A3 (en) | 2006-10-26 |
| EP1836729A2 (en) | 2007-09-26 |
| JP2008523607A (ja) | 2008-07-03 |
| KR20070095322A (ko) | 2007-09-28 |
| CN101111936A (zh) | 2008-01-23 |
| TW200701422A (en) | 2007-01-01 |
| US20080121709A1 (en) | 2008-05-29 |
| KR100934918B1 (ko) | 2010-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100555622C (zh) | 具有识别码的半导体芯片及其制造方法和管理系统 | |
| US10431551B2 (en) | Visual identification of semiconductor dies | |
| US5391892A (en) | Semiconductor wafers having test circuitry for individual dies | |
| EP1073118A1 (en) | Mixed fuse technologies | |
| US9741697B2 (en) | Three-dimensional 3D-oP-based package | |
| JP2008523607A5 (zh) | ||
| CN1866492B (zh) | 识别用于拾放设备的参考集成电路的系统和方法 | |
| CN102110659B (zh) | 半导体装置及其探针测试方法 | |
| JP2007258728A (ja) | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 | |
| KR100551932B1 (ko) | 불휘발성 강유전체 반도체 기억 장치 | |
| US20150294942A1 (en) | Indexing of electronic devices distributed on different chips | |
| JP2001337439A (ja) | 半導体集積回路の設計、製造方法および検査方法並びに半導体集積回路 | |
| TWI820734B (zh) | 具有辨識結構的半導體裝置、其製造方法及追溯其生產資訊的方法 | |
| US6291844B1 (en) | Semiconductor memory device with an improved layout of programmable fuses | |
| US20050280036A1 (en) | Semiconductor product having a first and at least one further semiconductor circuit and method | |
| KR20160097436A (ko) | 반도체 소자 | |
| KR20070051038A (ko) | 식별 마크를 갖는 반도체 소자 | |
| KR100853478B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100379084B1 (ko) | 반도체패키지제조방법 | |
| JPH04287369A (ja) | 半導体集積回路装置の製造方法 | |
| US6268228B1 (en) | Electrical mask identification of memory modules | |
| JP2006253438A (ja) | 半導体装置 | |
| JP2000021694A (ja) | 半導体装置 | |
| JP2001358144A (ja) | 半導体装置およびその製造方法 | |
| EP2306517B1 (en) | Indexing of electronic devices using marks distributed on two coupled chips |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091028 Termination date: 20121212 |