JPH04147647A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04147647A JPH04147647A JP2271768A JP27176890A JPH04147647A JP H04147647 A JPH04147647 A JP H04147647A JP 2271768 A JP2271768 A JP 2271768A JP 27176890 A JP27176890 A JP 27176890A JP H04147647 A JPH04147647 A JP H04147647A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- circuit configuration
- circuit
- products
- product name
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 6
- 238000002161 passivation Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 239000000047 product Substances 0.000 description 29
- 239000010410 layer Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4845—Details of ball bonds
- H01L2224/48451—Shape
- H01L2224/48453—Shape of the interface with the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関する。
近年、半導体集積回路（以下ＩＣと記す）の集積度が向
上するのに伴い、半導体チップ上の一部回路を修正する
だけで異なる機能を持ったＩＣを製造できる自由度も増
してきた。また、そのＩＣに対応する製品名は通常最終
配線層の形成工程で同時に製品名を半導体チップ上に形
成してきた。
上するのに伴い、半導体チップ上の一部回路を修正する
だけで異なる機能を持ったＩＣを製造できる自由度も増
してきた。また、そのＩＣに対応する製品名は通常最終
配線層の形成工程で同時に製品名を半導体チップ上に形
成してきた。
例えば、ダイナミックＲＡＭの主流は１Ｍビットの容量
を持ち、半導体チップの寸法も４５〜６０ｍｍ２と大型
化している。そのため、２５６にビットと同様の作動方
法をとると半導体チップの消費電力が増大し、発熱対策
に苦慮し始め、この対策として半導体チップの内部回路
を分割作動させる様になった。つまりＩＣは外部から見
た時、１ビツト構成のベージモードでも、半導体チップ
の内部は４ビツト構成のニブルモードで作動している場
合があり、数層の配線層（例えばコンタクトホールと金
層配線）のマスクパターンを変更するだけでベージモー
ドとニブルモードとの機能切換が可能になった。最近で
は尚−層の工夫により同一のマスクパターンを用いて、
ウェーハテスト工程でのヒユーズ切断、組立工程でのボ
ンディング位置変更等によっても機能切換が成される様
になった。
を持ち、半導体チップの寸法も４５〜６０ｍｍ２と大型
化している。そのため、２５６にビットと同様の作動方
法をとると半導体チップの消費電力が増大し、発熱対策
に苦慮し始め、この対策として半導体チップの内部回路
を分割作動させる様になった。つまりＩＣは外部から見
た時、１ビツト構成のベージモードでも、半導体チップ
の内部は４ビツト構成のニブルモードで作動している場
合があり、数層の配線層（例えばコンタクトホールと金
層配線）のマスクパターンを変更するだけでベージモー
ドとニブルモードとの機能切換が可能になった。最近で
は尚−層の工夫により同一のマスクパターンを用いて、
ウェーハテスト工程でのヒユーズ切断、組立工程でのボ
ンディング位置変更等によっても機能切換が成される様
になった。
第３図は従来の半導体集積回路のレイアウト図である。
第３図に示すように、製品名パターン１０５゜１０６と
パッド電極１０１，１０２はパッシベーション膜６で覆
われているが、パッド電極１０１．１０２の中央部分の
み開孔されている。電極１０１を外部に接続し、電極１
０２を開放しておくことにより、製品名１０５に対応す
る機能の回路構成を選択する。しかし、選択されなかっ
た製品名１０６は、製品上に元のままの形状で残される
。同様に、製品名１０６の機能の回路構成を選択した場
合にも、製品名１０５はそのまま残る。
パッド電極１０１，１０２はパッシベーション膜６で覆
われているが、パッド電極１０１．１０２の中央部分の
み開孔されている。電極１０１を外部に接続し、電極１
０２を開放しておくことにより、製品名１０５に対応す
る機能の回路構成を選択する。しかし、選択されなかっ
た製品名１０６は、製品上に元のままの形状で残される
。同様に、製品名１０６の機能の回路構成を選択した場
合にも、製品名１０５はそのまま残る。
上述した従来のＩＣは、配線が完成した後、ヒユーズ切
断又はボンディング配線を選択して所定の機能を有する
回路構成を形成しても、その回路構成に対応した唯一の
製品名を表示する手段が無かったため、製品の識別、機
能の特定を行なうことができないという問題点があった
。
断又はボンディング配線を選択して所定の機能を有する
回路構成を形成しても、その回路構成に対応した唯一の
製品名を表示する手段が無かったため、製品の識別、機
能の特定を行なうことができないという問題点があった
。
本発明の第１の半導体集積回路は、同一半導体チップ上
に形成した複数の回路ブロックと、前記回路ブロックに
接続して設け且つこれを選択的に切断することにより特
定の機能を有する回路構成を作動可能とするヒユーズと
を有する半導体集積回路において、前記ヒユーズがそれ
ぞれの機能を有する回路構成に対応する製品名にパター
ン化されており、且つ所望の製品名のみを残して他の製
品名を切断することにより前記所望の製品名に対応する
回路構成のみを作動可能としている。
に形成した複数の回路ブロックと、前記回路ブロックに
接続して設け且つこれを選択的に切断することにより特
定の機能を有する回路構成を作動可能とするヒユーズと
を有する半導体集積回路において、前記ヒユーズがそれ
ぞれの機能を有する回路構成に対応する製品名にパター
ン化されており、且つ所望の製品名のみを残して他の製
品名を切断することにより前記所望の製品名に対応する
回路構成のみを作動可能としている。
本発明の第２の半導体集積回路は、同一半導体チップ上
に形成した複数の回路ブロックと、前記回路ブロックに
接続して設け且つこれを選択的に外部回路に接続するこ
とにより所定の機能を有する回路構成を作動可能とする
パッド電極を有する半導体集積回路において、前記パッ
ド電極に近接して設けて前記パット電極に接続する金属
細線のボールにより所望の回路構成以外の回路構成に対
応する製品名を覆い隠して所望の回路構成に対応する製
品名のみを表示する製品名パターンを有する。
に形成した複数の回路ブロックと、前記回路ブロックに
接続して設け且つこれを選択的に外部回路に接続するこ
とにより所定の機能を有する回路構成を作動可能とする
パッド電極を有する半導体集積回路において、前記パッ
ド電極に近接して設けて前記パット電極に接続する金属
細線のボールにより所望の回路構成以外の回路構成に対
応する製品名を覆い隠して所望の回路構成に対応する製
品名のみを表示する製品名パターンを有する。
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図である。
及びＡ−Ａ’線断面図である。
Ｐ型シリコン基板１の上に設けたフィールド絶縁膜２の
上面には製品名にパターニングしたヒユーズ８，９を配
線層の形成工程と同時に形成した後に、所定の機能を有
する回路構成を形成するためにヒユーズ８を切断する。
上面には製品名にパターニングしたヒユーズ８，９を配
線層の形成工程と同時に形成した後に、所定の機能を有
する回路構成を形成するためにヒユーズ８を切断する。
ヒユーズ８．９の周囲には、ヒユーズ切断時に素子が受
ける破壊部からの汚染防止のためリンが導入されたＮ型
の拡散層４と中間配線層５によるガードリングが形成さ
れている。ヒユーズ８の切断後にヒユーズ８．９を含む
表面にパッシベーション膜６が堆積されている。ここで
、このＩＣが有する２つの機能のうち製品名９で表示さ
れる機能の回路構成が選択されたため、ヒユーズ９の製
品名は明瞭に判読できるが、ヒユーズ８は切断され、こ
の時同時にヒユーズ８の製品名も消去される。
ける破壊部からの汚染防止のためリンが導入されたＮ型
の拡散層４と中間配線層５によるガードリングが形成さ
れている。ヒユーズ８の切断後にヒユーズ８．９を含む
表面にパッシベーション膜６が堆積されている。ここで
、このＩＣが有する２つの機能のうち製品名９で表示さ
れる機能の回路構成が選択されたため、ヒユーズ９の製
品名は明瞭に判読できるが、ヒユーズ８は切断され、こ
の時同時にヒユーズ８の製品名も消去される。
第２図（ａ）、（ｂ）本発明の第２の実施例の平面図及
び断面模式図である。
び断面模式図である。
シリコン基板１の上にフィールド絶縁膜２を形成し、フ
ィールド絶縁膜２の上に設けたバ・ンド電極１３に近接
して製品名をパターニングして形成した製品名表示部１
７．１８を設け、全面をパッシベーション膜６で被覆し
、パッド電極１３の上面を開孔する６次にパッド電極１
３の上に外部引出し配線である金属細線ボール１６が接
続される。この素子が有する２つの機能とそれに対応す
る２つの製品名表示部１７．１８がパッド電極１９．２
０の近傍に配されている。製品名１７に対応する機能の
回路構成が選択され、パッド電極２０に金属細線ボール
１６が接続されるため、製品名１８は金属細線ボール１
６にがくれて判読できなくなる。
ィールド絶縁膜２の上に設けたバ・ンド電極１３に近接
して製品名をパターニングして形成した製品名表示部１
７．１８を設け、全面をパッシベーション膜６で被覆し
、パッド電極１３の上面を開孔する６次にパッド電極１
３の上に外部引出し配線である金属細線ボール１６が接
続される。この素子が有する２つの機能とそれに対応す
る２つの製品名表示部１７．１８がパッド電極１９．２
０の近傍に配されている。製品名１７に対応する機能の
回路構成が選択され、パッド電極２０に金属細線ボール
１６が接続されるため、製品名１８は金属細線ボール１
６にがくれて判読できなくなる。
この様にパッド電極に金属細線を接続することにより所
定の機能の回路構成が選択されると同時に、非選択の電
極近傍に配された所定の回路機能に対応する製品名が表
示されることになる。
定の機能の回路構成が選択されると同時に、非選択の電
極近傍に配された所定の回路機能に対応する製品名が表
示されることになる。
Ｃ発明の効果〕
以上説明したように本発明は、複数の回路ブロックを有
するＩＣにおいて、１つの機能を有する回路構成を選択
する手段によりそれに対応した１製品名のみを表示し、
他の製品名を消去することができ製造途中での製品の識
別を容易に行なうことができるという効果を有する。
するＩＣにおいて、１つの機能を有する回路構成を選択
する手段によりそれに対応した１製品名のみを表示し、
他の製品名を消去することができ製造途中での製品の識
別を容易に行なうことができるという効果を有する。
第１図（ａ）、（ｂ＞は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図、第２図（ａ）。 （ｂ）は本発明の第２の実施例の平面図及び断面模式図
、第３図は従来の半導体集積回路の平面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・層間絶縁膜、４・・・Ｎ型拡散層、５・・・
中間配線層、６・・・パッシベーション膜、８．９・・
・ヒユーズ、１６・・・金属細線ボール、１７，１８゜
１０５．１０６・・・製品名パターン、１９，２０゜１
０１．１０２・・・パッド電極。
及びＡ−Ａ’線断面図、第２図（ａ）。 （ｂ）は本発明の第２の実施例の平面図及び断面模式図
、第３図は従来の半導体集積回路の平面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・層間絶縁膜、４・・・Ｎ型拡散層、５・・・
中間配線層、６・・・パッシベーション膜、８．９・・
・ヒユーズ、１６・・・金属細線ボール、１７，１８゜
１０５．１０６・・・製品名パターン、１９，２０゜１
０１．１０２・・・パッド電極。
Claims (2)
- （１）同一半導体チップ上に形成した複数の回路ブロッ
クと、前記回路ブロックに接続して設け且つこれを選択
的に切断することにより特定の機能を有する回路構成を
作動可能とするヒューズとを有する半導体集積回路にお
いて、前記ヒューズがそれぞれの機能を有する回路構成
に対応する製品名にパターン化されており、且つ所望の
製品名のみを残して他の製品名を切断することにより前
記所望の製品名に対応する回路構成のみを作動可能とす
ることを特徴とする半導体集積回路。 - （２）同一半導体チップ上に形成した複数の回路ブロッ
クと、前記回路ブロックに接続して設け且つこれを選択
的に外部回路に接続することにより所定の機能を有する
回路構成を作動可能とするパッド電極を有する半導体集
積回路において、前記パッド電極に近接して設けて前記
パット電極に接続する金属細線のボールにより所望の回
路構成以外の回路構成に対応する製品名を覆い隠して所
望の回路構成に対応する製品名のみを表示する製品名パ
ターンを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271768A JPH04147647A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271768A JPH04147647A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147647A true JPH04147647A (ja) | 1992-05-21 |
Family
ID=17504577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271768A Pending JPH04147647A (ja) | 1990-10-09 | 1990-10-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5538924A (en) * | 1995-09-05 | 1996-07-23 | Vanguard International Semiconductor Co. | Method of forming a moisture guard ring for integrated circuit applications |
| JP2008523607A (ja) * | 2004-12-13 | 2008-07-03 | 東京エレクトロン株式会社 | 識別コードを有する半導体チップ、その製造方法及び半導体チップの管理システム |
| JP2011507265A (ja) * | 2007-12-10 | 2011-03-03 | アギア システムズ インコーポレーテッド | 頂部金属層を用いるチップ識別 |
-
1990
- 1990-10-09 JP JP2271768A patent/JPH04147647A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5538924A (en) * | 1995-09-05 | 1996-07-23 | Vanguard International Semiconductor Co. | Method of forming a moisture guard ring for integrated circuit applications |
| JP2008523607A (ja) * | 2004-12-13 | 2008-07-03 | 東京エレクトロン株式会社 | 識別コードを有する半導体チップ、その製造方法及び半導体チップの管理システム |
| JP2011507265A (ja) * | 2007-12-10 | 2011-03-03 | アギア システムズ インコーポレーテッド | 頂部金属層を用いるチップ識別 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531709B1 (en) | Semiconductor wafer and fabrication method of a semiconductor chip | |
| US5319224A (en) | Integrated circuit device having a geometry to enhance fabrication and testing and manufacturing method thereof | |
| JPS61111561A (ja) | 半導体装置 | |
| JP4601910B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPS6218732A (ja) | 集積回路とその個性化方法 | |
| JPH06349926A (ja) | 半導体装置 | |
| JPH04147647A (ja) | 半導体集積回路 | |
| US7768004B2 (en) | Semiconductor device including chips with electrically-isolated test elements and its manufacturing method | |
| GB2221090A (en) | Semiconductor devices | |
| JPS6080250A (ja) | 半導体装置 | |
| KR100541798B1 (ko) | 반도체 장치의 테그 패턴 형성방법 | |
| JPS6070742A (ja) | マスタ・スライス型半導体装置 | |
| JPH10270484A (ja) | 半導体装置およびその製造方法 | |
| JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
| JP2911980B2 (ja) | 半導体集積回路装置 | |
| JPH0661288A (ja) | 半導体集積回路の配線方法 | |
| JPH0786281A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6159774A (en) | Multi-layer interconnection layout between a chip core and peripheral devices | |
| JPH09199565A (ja) | プロセス監視回路 | |
| JPH023967A (ja) | 半導体集積回路装置 | |
| JPH04206562A (ja) | 半導体装置 | |
| JPH0498814A (ja) | 半導体集積回路の製造方法 | |
| JPH03206662A (ja) | 半導体集積回路装置 | |
| JPH11121723A (ja) | 半導体集積回路装置及び下地素子作製用レチクル | |
| JPH1154733A (ja) | 半導体集積回路装置及びその製造方法、半導体集積回路装置用半導体基板 |