JPH03206662A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03206662A JPH03206662A JP228490A JP228490A JPH03206662A JP H03206662 A JPH03206662 A JP H03206662A JP 228490 A JP228490 A JP 228490A JP 228490 A JP228490 A JP 228490A JP H03206662 A JPH03206662 A JP H03206662A
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- 239000000872 buffer Substances 0.000 claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 claims 1
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数の信号用人，出力ビン、電源用ビン等を有
する半導体集積回路装置に関する。
する半導体集積回路装置に関する。
一般にゲートアレイの種々の半導体集積回路を製造する
場合は、製造時間の短縮化，効率化を図るため品種間で
共通のマスク工程と、品質毎に異なる接続配線を行うス
ライス工程とに分けて行う、所謂マスクスライス方式が
採用されている。
場合は、製造時間の短縮化，効率化を図るため品種間で
共通のマスク工程と、品質毎に異なる接続配線を行うス
ライス工程とに分けて行う、所謂マスクスライス方式が
採用されている。
第６図はマスクスライス方式により製造されたチップの
模式的平面図であり、図中１は内部ゲート領域、２はバ
ッファ領域、３はパッド領域を示している。
模式的平面図であり、図中１は内部ゲート領域、２はバ
ッファ領域、３はパッド領域を示している。
内部ゲー｝ ６Ｎ域１はチップの中央部に配置され、そ
の周囲にこれを囲む態様でバッファ領域２が、更にその
周囲にこれを囲む態様でパッド領域３が夫々配置されて
いる。内部ゲート’６５域ｌには多数の基本セル１ａが
ｍ行．ｎ列のマトリソクス状に配列形成され、またバッ
ファ領域２にはバッファセル２ａが、更にパッド領域３
には信号用パッド３ａ，電源用パソド３ｂが配置されて
いる。
の周囲にこれを囲む態様でバッファ領域２が、更にその
周囲にこれを囲む態様でパッド領域３が夫々配置されて
いる。内部ゲート’６５域ｌには多数の基本セル１ａが
ｍ行．ｎ列のマトリソクス状に配列形成され、またバッ
ファ領域２にはバッファセル２ａが、更にパッド領域３
には信号用パッド３ａ，電源用パソド３ｂが配置されて
いる。
第７図は第１０図に示す如きＣＭＯＳバソファ回路を構
或した状態のバッファ領域２，パッド領域３の部分拡大
図であり、マスク工程を経た第８図に示す如きマスタチ
ソプ上におけるバッファ領域２，パッド領域３にスライ
ス工程で第９図に示す如き配線パターンを施して構威さ
れている。
或した状態のバッファ領域２，パッド領域３の部分拡大
図であり、マスク工程を経た第８図に示す如きマスタチ
ソプ上におけるバッファ領域２，パッド領域３にスライ
ス工程で第９図に示す如き配線パターンを施して構威さ
れている。
第８図において（ｉ）はバソファ領域２内に形成されて
いるＰＭＯＳトランジスタの領域、（ ｉｉ ）は同じ
＜ ＮＭＯＳ ｝ランジスタの領域、ＧはこれらＰｌ’
ｌＯＳトランジスタ，ＮＭＯＳトランジスタのゲート、
ＳＤは同じくソース／ドレイン拡散層、Ｇ１はパソド領
域３に形成されているパッド電極の下敷用多結晶シリコ
ンを示している。
いるＰＭＯＳトランジスタの領域、（ ｉｉ ）は同じ
＜ ＮＭＯＳ ｝ランジスタの領域、ＧはこれらＰｌ’
ｌＯＳトランジスタ，ＮＭＯＳトランジスタのゲート、
ＳＤは同じくソース／ドレイン拡散層、Ｇ１はパソド領
域３に形成されているパッド電極の下敷用多結晶シリコ
ンを示している。
このようなマスクチソプ上に内部ゲート領域には専用の
配線パターンである所謂マクロセルを、またバッファ領
域２には、第９図に示す如きバソファ用の配線パターン
である、所謂バソファセル２ａを夫々配置すると共に、
これらマクロセル，バッファセル２ａ＋ パソド３ａ間
に品種固有の配線パターンを施す場合は先ず第６，８図
に示す如くトランジスタが形成されているマスタチ・ノ
ブ上に絶縁膜（図示せず）を形成し、この絶縁膜上に第
９図にハソチングを付して示す如く一層目の配線２ｂを
施し、配線２ｂと各トランジスタ等とは絶縁膜を貫通す
るコンタクトホールＣＨにて接続する。次にこの一層目
の配線２ｂ上に別の絶縁膜（図示せず）を隔てて二層目
の配線である電源用配線２Ｃ、接地用配線２ｄ（第１０
図参照）を施し、各配線２ｃ． ２ｄは絶縁膜を貫通す
るスルーホールＴＨを通して一層目の配線２ｂ等と接続
する。
配線パターンである所謂マクロセルを、またバッファ領
域２には、第９図に示す如きバソファ用の配線パターン
である、所謂バソファセル２ａを夫々配置すると共に、
これらマクロセル，バッファセル２ａ＋ パソド３ａ間
に品種固有の配線パターンを施す場合は先ず第６，８図
に示す如くトランジスタが形成されているマスタチ・ノ
ブ上に絶縁膜（図示せず）を形成し、この絶縁膜上に第
９図にハソチングを付して示す如く一層目の配線２ｂを
施し、配線２ｂと各トランジスタ等とは絶縁膜を貫通す
るコンタクトホールＣＨにて接続する。次にこの一層目
の配線２ｂ上に別の絶縁膜（図示せず）を隔てて二層目
の配線である電源用配線２Ｃ、接地用配線２ｄ（第１０
図参照）を施し、各配線２ｃ． ２ｄは絶縁膜を貫通す
るスルーホールＴＨを通して一層目の配線２ｂ等と接続
する。
ところで上述した如き従来の半導体集積回路装置にあっ
ては、バンファセル２ａの上方を横切る態様で二層目の
幅の広い電源用配線２ｃ，接地用配線２ｄが配置され、
一層目の配線２ｂ上を覆うために、製造後にチップの不
良解析に際し、試験装置等を接続するため第１０図に示
す如き回路図に基づき第７図上で配線２ｂ， ２ｃ，
２ｄを見分ける必要があるが、各配線２ｂ， ２ｃ，
２ｄ等を識別しこれをたどるのは容易でなく、バソファ
領域２に配置されたバッファの種別、例えばＴＴＬ／Ｃ
ＭＯＳ，プルダウン／ブルアンプ抵抗付き入力，出力，
双方向トライステート等の形式の見分けが煩わしく、誤
認を招き易いという問題があった。
ては、バンファセル２ａの上方を横切る態様で二層目の
幅の広い電源用配線２ｃ，接地用配線２ｄが配置され、
一層目の配線２ｂ上を覆うために、製造後にチップの不
良解析に際し、試験装置等を接続するため第１０図に示
す如き回路図に基づき第７図上で配線２ｂ， ２ｃ，
２ｄを見分ける必要があるが、各配線２ｂ， ２ｃ，
２ｄ等を識別しこれをたどるのは容易でなく、バソファ
領域２に配置されたバッファの種別、例えばＴＴＬ／Ｃ
ＭＯＳ，プルダウン／ブルアンプ抵抗付き入力，出力，
双方向トライステート等の形式の見分けが煩わしく、誤
認を招き易いという問題があった。
特に配置されるバッファの数が増大し、例えばｌ００
ピンを越えるとチップ周囲に設けられるパッケージとパ
ソド３ａ， ３ｂ等との対応も煩雑になり、見分けを誤
る虞がある等の問題があった。更に電源バッド３ｂにつ
いても複数の電源を必要とする場合にはチップ上に種類
の異なる複数の電源用パソドを設けるため信号パッド３
ａと同様に見分けが困難となるという問題もあった。
ピンを越えるとチップ周囲に設けられるパッケージとパ
ソド３ａ， ３ｂ等との対応も煩雑になり、見分けを誤
る虞がある等の問題があった。更に電源バッド３ｂにつ
いても複数の電源を必要とする場合にはチップ上に種類
の異なる複数の電源用パソドを設けるため信号パッド３
ａと同様に見分けが困難となるという問題もあった。
本発明はかかる事情に鑑みなされたものであって、その
目的とするところはマクロセノレ，バッファセル，パッ
ド，セル間配線等の種類を視覚的に見分け易くした半導
体集積回路装置を提供するにある。
目的とするところはマクロセノレ，バッファセル，パッ
ド，セル間配線等の種類を視覚的に見分け易くした半導
体集積回路装置を提供するにある。
本発明に係る半導体集積回路装置は夫々のマクロセル，
バソファセル．パッド，セル間配線等の少なくともいず
れかの上面又は近傍に部品名，人出力信号名，電源名等
の機能，用途を示す視認可能な表示を設ける。
バソファセル．パッド，セル間配線等の少なくともいず
れかの上面又は近傍に部品名，人出力信号名，電源名等
の機能，用途を示す視認可能な表示を設ける。
本発明にあってはこれによって、各マクロセル．バンフ
ァセル，バンド，セル間配線等の機能，用途を容易に見
分ける−ことが可能となる。
ァセル，バンド，セル間配線等の機能，用途を容易に見
分ける−ことが可能となる。
以下本発明をその実施例を示す図面に基づき具体的に説
明する。
明する。
第１図は本発明に係る半導体集積回路装置のチップの模
式的平面図であり、図中１は内部ゲート領域、２はバッ
ファ領域、３はパッド領域を示している。内部ゲート領
域１はチップの中央に配置され、その周囲にこれを囲む
態様でバソファ領域２が、またその周囲にこれを囲む態
様でパッド領域３が夫々配置されている。内部ゲート領
域１には従来と同様に基本セル１ａがｍ行，ｎ列のアレ
イ状に配列され、バソファ領域に２はバッファセル２ａ
が、更にパッド領域３には信号用パソド３ ａ ＋電源
用バソド３ｂと共にこれら夫々に対応して信号識別用の
表示４ａ．電源種類識別用の表示４ｂが設けられている
。
式的平面図であり、図中１は内部ゲート領域、２はバッ
ファ領域、３はパッド領域を示している。内部ゲート領
域１はチップの中央に配置され、その周囲にこれを囲む
態様でバソファ領域２が、またその周囲にこれを囲む態
様でパッド領域３が夫々配置されている。内部ゲート領
域１には従来と同様に基本セル１ａがｍ行，ｎ列のアレ
イ状に配列され、バソファ領域に２はバッファセル２ａ
が、更にパッド領域３には信号用パソド３ ａ ＋電源
用バソド３ｂと共にこれら夫々に対応して信号識別用の
表示４ａ．電源種類識別用の表示４ｂが設けられている
。
第２図は第５図に示す如き回路を構威すべくスライス工
程でマスクチップ上のバッファセル領域２、パッド領域
３の信号用パッド３８部分に施される配線パターン図、
第３図は同じく電源用パソド３ｂ部分に施される配線パ
ターン図であり、バッファセル２ａと信号用パソド３ａ
との間を結ぶ配線２ｂ上には第５図に示す人力信号名Ｉ
ＮＯＬ，部品名ＢＩＩＮが、また電源用配線２ｃと電源
用バッド３ｂとの間を結ぶ配線２ｂ上には電源名ｖａｎ
等の識別用表示４ａ， ４ｂが夫々配設されている。こ
れらの表示４ａ， ４ｂは一層目の配＆’ｉ２ｂ上に絶
縁膜を介在させて配ｖＡ２ｂと同じ材料による薄膜を形
成し、ＩＮＯＩ （．論理設計で回路図につけられる固
有の名称） ，ＢＩＩＮ（例えばゲートアレイの論理設
計で用いられるセルライブラリのタイプ名），ｖＩ，Ｄ
の如き文字となるようエソチングすることにより形成さ
れている。
程でマスクチップ上のバッファセル領域２、パッド領域
３の信号用パッド３８部分に施される配線パターン図、
第３図は同じく電源用パソド３ｂ部分に施される配線パ
ターン図であり、バッファセル２ａと信号用パソド３ａ
との間を結ぶ配線２ｂ上には第５図に示す人力信号名Ｉ
ＮＯＬ，部品名ＢＩＩＮが、また電源用配線２ｃと電源
用バッド３ｂとの間を結ぶ配線２ｂ上には電源名ｖａｎ
等の識別用表示４ａ， ４ｂが夫々配設されている。こ
れらの表示４ａ， ４ｂは一層目の配＆’ｉ２ｂ上に絶
縁膜を介在させて配ｖＡ２ｂと同じ材料による薄膜を形
成し、ＩＮＯＩ （．論理設計で回路図につけられる固
有の名称） ，ＢＩＩＮ（例えばゲートアレイの論理設
計で用いられるセルライブラリのタイプ名），ｖＩ，Ｄ
の如き文字となるようエソチングすることにより形成さ
れている。
勿論最初からこれらの文字を配線材料を用いてバターニ
ングすることとしてもよい。
ングすることとしてもよい。
第４図は第５図に示す如き回路を構成したチップの内部
ハソファ領域の部分拡大図であり、ＦＤＩＳ，ＶＯＩＳ
， ＮＯ２Ｓは夫々マクロセル５ａ， ５ｂ， ５ｃが
司る部品名、Ａ， Ｂ， Ｙ， Ｄ， Ｔ，ロ，ロＣは
入力端，出力端の端子名を示している。例えば第５図に
示す部品ＦＯｒＳ及びその各端子Ｄ， Ｑ， Ｔ， Ｑ
−Ｃに対応させて第４図のマクロセル５ａに部品名ＦＤ
ＥＳ，端子名Ｄ， Ｔ， Ｑ， ＱＣが付されている。
ハソファ領域の部分拡大図であり、ＦＤＩＳ，ＶＯＩＳ
， ＮＯ２Ｓは夫々マクロセル５ａ， ５ｂ， ５ｃが
司る部品名、Ａ， Ｂ， Ｙ， Ｄ， Ｔ，ロ，ロＣは
入力端，出力端の端子名を示している。例えば第５図に
示す部品ＦＯｒＳ及びその各端子Ｄ， Ｑ， Ｔ， Ｑ
−Ｃに対応させて第４図のマクロセル５ａに部品名ＦＤ
ＥＳ，端子名Ｄ， Ｔ， Ｑ， ＱＣが付されている。
第４図における各部品名，端子名等はマスクチップ上に
絶縁膜を介在させて一層目の配線ＩＡＬ（一点鎖線で示
す）を形成する過程で夫々の部品名，端子名を配置する
領域に薄膜を形成し、これにエッチングを施して文字と
した後、全面に絶縁膜を介在させて二層目の配線２ＡＬ
（実線で示す）を形成してある。
絶縁膜を介在させて一層目の配線ＩＡＬ（一点鎖線で示
す）を形成する過程で夫々の部品名，端子名を配置する
領域に薄膜を形成し、これにエッチングを施して文字と
した後、全面に絶縁膜を介在させて二層目の配線２ＡＬ
（実線で示す）を形成してある。
勿論一層目，二層目の配線ＩＡＬ． ２ＡＬとは別に、
更に絶縁膜を介在させて三層目に部品名等をも設けても
よいことは言うまでもない。
更に絶縁膜を介在させて三層目に部品名等をも設けても
よいことは言うまでもない。
その他図中Ｔ｝ｌ−は一層目の配線ＩＡＬと二層目の配
線２ＡＬとを接続するためのスルーホール，Ｔｌはマク
ロセルからの信号取り出し用端子である。
線２ＡＬとを接続するためのスルーホール，Ｔｌはマク
ロセルからの信号取り出し用端子である。
なお上述の実施例では表示として文字を用いた場合を示
したが、電気的な記号或いは数値を用いてもよいことは
言うまでもない。
したが、電気的な記号或いは数値を用いてもよいことは
言うまでもない。
また上述の実施例では部品名，端子名，信号名等を単独
に表示する場合を示したが、例えば人力バソファ，出力
バソファ，双方向バソファ等には信号名に加えてバソフ
ァのタイプ名を表示することとしてもよい。
に表示する場合を示したが、例えば人力バソファ，出力
バソファ，双方向バソファ等には信号名に加えてバソフ
ァのタイプ名を表示することとしてもよい。
〔発明の効果〕
以上の如く本発明装置にあってはチップ上に各部品名，
人出力信号名，電源名等の識別用表示を設けたから、配
線が複雑になった場合においても夫々に対する識別が容
易となり、製造後の不良解析等が容易に行い得、作業性
が向上するなど本発明は優れた効果を奏するものである
。
人出力信号名，電源名等の識別用表示を設けたから、配
線が複雑になった場合においても夫々に対する識別が容
易となり、製造後の不良解析等が容易に行い得、作業性
が向上するなど本発明は優れた効果を奏するものである
。
第１図は本発明に係る半導体集積回路におけるチップの
模式的平面図、第２図は第５図に示す回路を構威すべく
スライス工程で施されるチップのバッファ領域，信号用
パッドのパッド領域の一部を示す配線パターン図、第３
図は同じく電源用パッドのバンド領域の一部を示す配線
パターン図、第４図は内部ゲート領域の部分拡大図、第
５図はチップ上に形成すべき回路例を示す回路図、第６
図は従来の半導体集積回路におけるチップの模式的平面
図、第７図はチップのバッファ領域，バンド領域の部分
拡大平面図、第８図はマスクチップ上におけるバッファ
領域，パッド領域を示す模式的平面図、第９図はスライ
ス工程で施すべき配線パターン図、第１０図は第８図に
示すマスクチップ上に形成すべき回路例を示す回路図で
ある。 １・・・内部ゲート領域 １ａ・・・基本セル ２
・・・バッファ？ｉＪｌ域２ａ・・・バンファセル
３・・・パソド領域 ３ａ・・・信号用バソド ３
ｂ・・・電源用パソド ４ａ・・・電源用配線 ４
ｂ・・・接地用配線なお、図中、同一符号は同一、又は
相当部分を示す。 代 理 人 大 石 増 雄 １・・・内部ゲート領域 １ａ・・・基本セル ２・・・バッファ領域 ２ａ−バツファセル ３・・・パッド領域 ３ａ・・・信号用バッド ３ｂ・・・電源用パッド 図 ４ａ・・・認識用表示 第 ２ 図 ４ｂ・・・認識用表示 第 ３ 図 第 ４ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
模式的平面図、第２図は第５図に示す回路を構威すべく
スライス工程で施されるチップのバッファ領域，信号用
パッドのパッド領域の一部を示す配線パターン図、第３
図は同じく電源用パッドのバンド領域の一部を示す配線
パターン図、第４図は内部ゲート領域の部分拡大図、第
５図はチップ上に形成すべき回路例を示す回路図、第６
図は従来の半導体集積回路におけるチップの模式的平面
図、第７図はチップのバッファ領域，バンド領域の部分
拡大平面図、第８図はマスクチップ上におけるバッファ
領域，パッド領域を示す模式的平面図、第９図はスライ
ス工程で施すべき配線パターン図、第１０図は第８図に
示すマスクチップ上に形成すべき回路例を示す回路図で
ある。 １・・・内部ゲート領域 １ａ・・・基本セル ２
・・・バッファ？ｉＪｌ域２ａ・・・バンファセル
３・・・パソド領域 ３ａ・・・信号用バソド ３
ｂ・・・電源用パソド ４ａ・・・電源用配線 ４
ｂ・・・接地用配線なお、図中、同一符号は同一、又は
相当部分を示す。 代 理 人 大 石 増 雄 １・・・内部ゲート領域 １ａ・・・基本セル ２・・・バッファ領域 ２ａ−バツファセル ３・・・パッド領域 ３ａ・・・信号用バッド ３ｂ・・・電源用パッド 図 ４ａ・・・認識用表示 第 ２ 図 ４ｂ・・・認識用表示 第 ３ 図 第 ４ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- （１）マクロセル、バッファセル、パッド又はこれらを
結ぶ配線を形成した半導体チップにおける少なくとも前
記一の部分の形成領域の上面又はその近傍に位置して、
夫々の機能又は用途の視認可能な表示を設けたことを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP228490A JPH03206662A (ja) | 1990-01-08 | 1990-01-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP228490A JPH03206662A (ja) | 1990-01-08 | 1990-01-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03206662A true JPH03206662A (ja) | 1991-09-10 |
Family
ID=11525071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP228490A Pending JPH03206662A (ja) | 1990-01-08 | 1990-01-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03206662A (ja) |
-
1990
- 1990-01-08 JP JP228490A patent/JPH03206662A/ja active Pending
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