JPH046850A - 半導体集積回路の自動レイアウト方式 - Google Patents
半導体集積回路の自動レイアウト方式Info
- Publication number
- JPH046850A JPH046850A JP2108360A JP10836090A JPH046850A JP H046850 A JPH046850 A JP H046850A JP 2108360 A JP2108360 A JP 2108360A JP 10836090 A JP10836090 A JP 10836090A JP H046850 A JPH046850 A JP H046850A
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- JP
- Japan
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- circuit
- digital
- analog
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- analog circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000203 mixture Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241000288673 Chiroptera Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 230000003449 preventive effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置のレイアウトに関し、特に
、デジタル回路とアナログ回路が混在する半導体集積回
路のレイアウトの自動化に関する。
、デジタル回路とアナログ回路が混在する半導体集積回
路のレイアウトの自動化に関する。
従来、この種の半導体集積回路の自動レイアウトにおい
ては、例えばアナログ−デジタル（Ａ／Ｄ）変換回路の
様なアナログ回路とデジタル回路の混在する装置におけ
る電源配線の場合、チップの端部に隣接してアナログ回
路を設け、その他の部分にデジタル回路を設けている。
ては、例えばアナログ−デジタル（Ａ／Ｄ）変換回路の
様なアナログ回路とデジタル回路の混在する装置におけ
る電源配線の場合、チップの端部に隣接してアナログ回
路を設け、その他の部分にデジタル回路を設けている。
又デジタル回路に電源電位ＶＤＤ及び接地電位Ｖ。ＮＤ
を供給する為の一対の電源配線をチップの外周部に沿っ
て設けている。そしてアナログ回路の電源供給用ボンデ
ィングパッドをデジタル回路用の電源配線との間に設け
ている。
を供給する為の一対の電源配線をチップの外周部に沿っ
て設けている。そしてアナログ回路の電源供給用ボンデ
ィングパッドをデジタル回路用の電源配線との間に設け
ている。
一方、自動マスクレイアウトのツールを使用してのレイ
アウトは、一般にチップ全体がデジタル回路である事を
前提に自動マスクレイアウトのアルゴリズムが組まれて
いる為にアナログ回路とデジタル回路との区別なく電源
を引き回わし配線してしまう。この為、製品において高
速動作をするデジタル回路の雑音等が電源配線を介して
アナログ回路へ回り込み、アナ７７回路の精度を劣化さ
せる。
アウトは、一般にチップ全体がデジタル回路である事を
前提に自動マスクレイアウトのアルゴリズムが組まれて
いる為にアナログ回路とデジタル回路との区別なく電源
を引き回わし配線してしまう。この為、製品において高
速動作をするデジタル回路の雑音等が電源配線を介して
アナログ回路へ回り込み、アナ７７回路の精度を劣化さ
せる。
この様な問題を避ける為、従来、この種の自動マスクレ
イアウトの方式はデジタル回路のみをエンジニアリング
ワークステーション（以後ＥＷｓと記す）で予め用意さ
れているＮＡＮＤ回路やＮＯＲ回路等の標準セルと、ボ
ンディングパッドセルを自動配置、自動配線させ、その
後アナログ回路とアナログ回路への電源供給用のボンデ
ィングパッドの付加、及びそれに伴なう信号線、電源配
線の修正を行っていた。
イアウトの方式はデジタル回路のみをエンジニアリング
ワークステーション（以後ＥＷｓと記す）で予め用意さ
れているＮＡＮＤ回路やＮＯＲ回路等の標準セルと、ボ
ンディングパッドセルを自動配置、自動配線させ、その
後アナログ回路とアナログ回路への電源供給用のボンデ
ィングパッドの付加、及びそれに伴なう信号線、電源配
線の修正を行っていた。
第３図及び第４図に従来の自動マスクレイアウト例を示
す。第３図に示すようにチップ１内にはデジタル回路を
構成する標準セル２ａ〜２Ｃの列が形成され、これらを
取り巻くようにチップ１外周部にボンティングパッドの
セル３ａ〜３ｊが設けられる。その内セル３ｃと３ｊは
、後工程でアナログ回路を付加修正する時、デジタル回
路とアナログ回路とが信号を遺り取りするための配線６
ａ。
す。第３図に示すようにチップ１内にはデジタル回路を
構成する標準セル２ａ〜２Ｃの列が形成され、これらを
取り巻くようにチップ１外周部にボンティングパッドの
セル３ａ〜３ｊが設けられる。その内セル３ｃと３ｊは
、後工程でアナログ回路を付加修正する時、デジタル回
路とアナログ回路とが信号を遺り取りするための配線６
ａ。
６ｂを導く為に疑似的に配置したパッドセルである。ま
た、自動マスクレイアウトツールによるレイアウト設計
では、チップ１の四隅に疑似的存在のコーナーパッドセ
ル４ａ〜４ｄを必要とする。
た、自動マスクレイアウトツールによるレイアウト設計
では、チップ１の四隅に疑似的存在のコーナーパッドセ
ル４ａ〜４ｄを必要とする。
パッド３ａ〜３ｊ、４ａ〜４ｄの外周と内周には、デジ
タル回路に電源電位ＶＤＤ、接地電位Ｖ。ＮＤを供給す
る為の一対の電源配線５ａ、５ｂが設けられる。このよ
うにして、デジタル回路のレイアウト設計により、デジ
タル回路部Ａと疑似アナログ回路部Ｂとが完成される。
タル回路に電源電位ＶＤＤ、接地電位Ｖ。ＮＤを供給す
る為の一対の電源配線５ａ、５ｂが設けられる。このよ
うにして、デジタル回路のレイアウト設計により、デジ
タル回路部Ａと疑似アナログ回路部Ｂとが完成される。
次に第４図のように疑似アナログ部Ｂを切り取って新た
にアナログ回路部分であるＣを人手により修正し付は加
える。このアナログ回路部Ｃには、アナログ回路を構成
する領域９．アナログ回路９に信号及び電源を供給する
ホンティングパッド７ａ〜７ｈ、アナログ回路に電源を
供給する為の一対の電源配線８ａと８ｂとが、人手によ
りレイアウトされている。修正の結果テシタル回路部分
Ａにはデジタル用電源配線５ａ、５ｂにより、アナログ
回路部分Ｃにはアナロク用電源配線８ａ。
にアナログ回路部分であるＣを人手により修正し付は加
える。このアナログ回路部Ｃには、アナログ回路を構成
する領域９．アナログ回路９に信号及び電源を供給する
ホンティングパッド７ａ〜７ｈ、アナログ回路に電源を
供給する為の一対の電源配線８ａと８ｂとが、人手によ
りレイアウトされている。修正の結果テシタル回路部分
Ａにはデジタル用電源配線５ａ、５ｂにより、アナログ
回路部分Ｃにはアナロク用電源配線８ａ。
８ｂによりそれぞれの電源が供給される。
上述した自動マスクレイアウトツールを使用した従来の
レイアウト方式では、デジタル回路とアナログ回路が混
在する半導体集積回路をレイウアトする場合、電源配線
が共通となるため、この防止策として、人手による修正
で電源配線の分離を行わなければならないという欠点が
ある。
レイアウト方式では、デジタル回路とアナログ回路が混
在する半導体集積回路をレイウアトする場合、電源配線
が共通となるため、この防止策として、人手による修正
で電源配線の分離を行わなければならないという欠点が
ある。
本発明の目的は、デジタル回路の自動マスクレイアウト
後に人手によるアナログ回路のレイアウト工程を必要と
せず、事前にアナログ回路部を任意に設定することによ
り自動マスクレイアウトツールによるレイアウトのみで
、デジタル回路とアナログ回路の電源配線を分離形成で
きるレイアウト方式を提供することにある。
後に人手によるアナログ回路のレイアウト工程を必要と
せず、事前にアナログ回路部を任意に設定することによ
り自動マスクレイアウトツールによるレイアウトのみで
、デジタル回路とアナログ回路の電源配線を分離形成で
きるレイアウト方式を提供することにある。
本発明の自動マスクレイアウト方法は、レイアウト領域
内にデジタル回路とアナログ回路を隣接して配置する半
導体集積回路の自動マスクレイアウト方式において、前
記レイアウト領域を第１および第２の領域に分割し、前
記第１の領域に所定のデジタル回路、前記デジタル回路
専用の電源配線及びボンティングパッドをレイアウトし
、所定のアナログ回路、前記アナ四り回路専用の電源配
線及びボンディングパッドからなるアナログ回路部を複
数の領域に分割し、複数の疑似バットとして前記第２の
領域にレイアウトするものである。
内にデジタル回路とアナログ回路を隣接して配置する半
導体集積回路の自動マスクレイアウト方式において、前
記レイアウト領域を第１および第２の領域に分割し、前
記第１の領域に所定のデジタル回路、前記デジタル回路
専用の電源配線及びボンティングパッドをレイアウトし
、所定のアナログ回路、前記アナ四り回路専用の電源配
線及びボンディングパッドからなるアナログ回路部を複
数の領域に分割し、複数の疑似バットとして前記第２の
領域にレイアウトするものである。
このような方式によりデジタル回路の自動レイアウト後
に人手により改めてアナログ回路を付加修正する必要は
なく、あらかじめアナログ回路部を擬似パッドに分割配
置しておけば、自動レイプラトツールを用いてデジタル
回路部のレイアウト時に同時に設けることができる。
に人手により改めてアナログ回路を付加修正する必要は
なく、あらかじめアナログ回路部を擬似パッドに分割配
置しておけば、自動レイプラトツールを用いてデジタル
回路部のレイアウト時に同時に設けることができる。
次に本発明の構成について実施例に基づき図面を参照し
ながら説明する。第１図に示すように実施例による半導
体集積回路装置のマスクレイアウトにおいては半導体基
板上にデジタル回路部分とアナログ回路部分とに分けて
配置され、そのデジタル回路を構成する標準セル列２ａ
〜２Ｃが自動マスクレイアウトによりチップ１内に配置
される。
ながら説明する。第１図に示すように実施例による半導
体集積回路装置のマスクレイアウトにおいては半導体基
板上にデジタル回路部分とアナログ回路部分とに分けて
配置され、そのデジタル回路を構成する標準セル列２ａ
〜２Ｃが自動マスクレイアウトによりチップ１内に配置
される。
そしてそのデジタル回路部分を囲んでデジタル回路への
入・出力端子であるボンディングパッドセル３ａ〜３１
．チップ１の四隅に自動配置されるコーナーパッドセル
４ａ〜４ｄ、デジタル回路専用の電源配線５ａ、５ｂが
自動配線される。
入・出力端子であるボンディングパッドセル３ａ〜３１
．チップ１の四隅に自動配置されるコーナーパッドセル
４ａ〜４ｄ、デジタル回路専用の電源配線５ａ、５ｂが
自動配線される。
この実施例の特徴は、コーナーパッドセルの４ａ。
４ｂとボンティングパッドセルの３０とが隣接配置され
、しかも、これらのパッドセル３ｃ、４ａ。
、しかも、これらのパッドセル３ｃ、４ａ。
４ｂが第２図に示す様にアナログ回路９とアナログ回路
９への入出力端子であるボンディングパッド７ａ〜７ｈ
、及びアナログ回路専用の電源配線８ａ、８ｂを含む様
に構成されていることである。
９への入出力端子であるボンディングパッド７ａ〜７ｈ
、及びアナログ回路専用の電源配線８ａ、８ｂを含む様
に構成されていることである。
この様にアナログ回路部を擬似的にコーナーパッドセル
４ａ、４ｂとそのコーナーパッドセル間のポンチインク
パッドセル３ｃに見立てる事により、アナ；グ回路専用
電源配線と、デジタル回路専用電源配線とを、ＥＷＳを
使用した自動マスクレイアウトでも分離して自動配線す
る事が出来、デジタル回路とアナログ回路とが混在する
半導体集積回路の自動マスクレイアウト設計においても
高精度の特性を達成するレイアウトが可能となる。
４ａ、４ｂとそのコーナーパッドセル間のポンチインク
パッドセル３ｃに見立てる事により、アナ；グ回路専用
電源配線と、デジタル回路専用電源配線とを、ＥＷＳを
使用した自動マスクレイアウトでも分離して自動配線す
る事が出来、デジタル回路とアナログ回路とが混在する
半導体集積回路の自動マスクレイアウト設計においても
高精度の特性を達成するレイアウトが可能となる。
以上説明した様に本発明によれば、自動マスクレイアウ
トツールを利用したアナログ回路とデジタル回路が混在
する半導体集積回路のレイアウト設計において、アナロ
グ回路専用の電源配線とデジタル回路専用の電源配線を
分離して配線する事が可能となり、これによって製品化
した場合、デジタル回路より発生する雑音等のアナログ
回路への影響を低減した高精度の半導体集積回路を容易
に設計することが可能となる。
トツールを利用したアナログ回路とデジタル回路が混在
する半導体集積回路のレイアウト設計において、アナロ
グ回路専用の電源配線とデジタル回路専用の電源配線を
分離して配線する事が可能となり、これによって製品化
した場合、デジタル回路より発生する雑音等のアナログ
回路への影響を低減した高精度の半導体集積回路を容易
に設計することが可能となる。
第１図は本発明の実施例により自動レイアウトされた半
導体集積回路装置を示す平面図、第２図は第１図の３ｃ
、４ａ、４ｂ中のレイアウトを示す平面図、第３図は半
導体集積回路のデジタル回路部分を従来の方法で自動レ
イアウトした結果を示す平面図、第４図は第３図のデジ
タル回路にアナログ回路部分を付加修正した状態を示す
平面図である。 １・・・・・・半導体基板（チップ）、２ａ〜２ｃ・・
・デジタル回路のセル列、３ａ〜３１・・・・・・デジ
タル回路用ポンディンダパッドセル、４ａ〜４ｄ・・・
・・コーナーパッドセル、５ａ、５ｂ・・・・・・テジ
タル電源配線、６ａ、６ｂ・・・・・・デジタル回路と
アナログ回路間の信号配線、７ａ〜７ｈ・・・・・・ア
ナログ回路用ボンティングパッドセル、８ａ、８ｂ・・
・・・・アナログ電源配線、９・・・・・・アナログ回
路のセル。 代理人 弁理士 内 原 音 部２ ｌ
導体集積回路装置を示す平面図、第２図は第１図の３ｃ
、４ａ、４ｂ中のレイアウトを示す平面図、第３図は半
導体集積回路のデジタル回路部分を従来の方法で自動レ
イアウトした結果を示す平面図、第４図は第３図のデジ
タル回路にアナログ回路部分を付加修正した状態を示す
平面図である。 １・・・・・・半導体基板（チップ）、２ａ〜２ｃ・・
・デジタル回路のセル列、３ａ〜３１・・・・・・デジ
タル回路用ポンディンダパッドセル、４ａ〜４ｄ・・・
・・コーナーパッドセル、５ａ、５ｂ・・・・・・テジ
タル電源配線、６ａ、６ｂ・・・・・・デジタル回路と
アナログ回路間の信号配線、７ａ〜７ｈ・・・・・・ア
ナログ回路用ボンティングパッドセル、８ａ、８ｂ・・
・・・・アナログ電源配線、９・・・・・・アナログ回
路のセル。 代理人 弁理士 内 原 音 部２ ｌ
Claims (1)
- 自動マスクレイアウトツールを使い、レイアウト領域
内にデジタル回路とアナログ回路を隣接して配置する半
導体集積回路の自動マスクレイアウト方式において、前
記レイアウト領域を第１および第２の領域に分割し、前
記第１の領域に所定のデジタル回路、前記デジタル回路
専用の電源配線及びボンディングパッドをレイアウトし
、所定のアナログ回路、前記アナログ回路専用の電源配
線及びボンディングパッドからなるアナログ回路部を複
数の領域に分割し、複数の疑似パッドとして前記第２の
領域にレイアウトすることを特徴とする半導体集積回路
の自動マスクレイアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108360A JP2641960B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体集積回路の自動レイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108360A JP2641960B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体集積回路の自動レイアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046850A true JPH046850A (ja) | 1992-01-10 |
| JP2641960B2 JP2641960B2 (ja) | 1997-08-20 |
Family
ID=14482764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108360A Expired - Fee Related JP2641960B2 (ja) | 1990-04-24 | 1990-04-24 | 半導体集積回路の自動レイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641960B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880529A (en) * | 1996-10-22 | 1999-03-09 | Intel Corporation | Silicon metal-pillar conductors under stagger bond pads |
| US7039536B2 (en) | 2001-02-02 | 2006-05-02 | Semiconductor Technology Academic Research Center | Method and apparatus for analyzing a source current waveform in a semiconductor integrated circuit |
-
1990
- 1990-04-24 JP JP2108360A patent/JP2641960B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880529A (en) * | 1996-10-22 | 1999-03-09 | Intel Corporation | Silicon metal-pillar conductors under stagger bond pads |
| US7039536B2 (en) | 2001-02-02 | 2006-05-02 | Semiconductor Technology Academic Research Center | Method and apparatus for analyzing a source current waveform in a semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641960B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |